JP2935063B2

JP2935063B2 - デジタルｖｆｏ

Info

Publication number: JP2935063B2
Application number: JP2254262A
Authority: JP
Inventors: 尚史末永
Original assignee: KASHIO KEISANKI KK
Current assignee: KASHIO KEISANKI KK
Priority date: 1990-09-26
Filing date: 1990-09-26
Publication date: 1999-08-16
Anticipated expiration: 2014-08-16
Also published as: JPH04134672A

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、出力信号を発生するデジタルVFOに関す
る。

［従来の技術］一般に、FDC（フロッピーディスクコントローラ）で
はFDDから送られて来るMFM記録方式のリードデータ信号
をクロックパルスとデータパルスに分離する為に、リー
ドデータ信号の周波数変化に追従するウィンドゥ信号を
発生するFDD用データセパレータを必要とする。

このデータセパレータは一般にアナログVFO（可変周
波数発生器）を用いてウィンドゥ信号を発生させるが、
このアナログVFOデータセパレータは、温度によってフ
ィルタ特性が変わるなどの外部環境の影響を受け易く、
外付け部品（抵抗、コンデンサ）を必要とする等の欠点
があった。

そこで、近年、論理回路のみで構成したデジタルVFO
データセパレータが知られている。

この種のデータセパレータは第16図に示す如く、位相
比較回路１、バイアス発生回路２、デジタルVFO3、デー
タセパレート回路４を有し、リードデータ信号の周波数
変化に追従するウィンドゥ信号を発生させる為に、位相
比較回路１は第17図に示す如くウィンドゥ信号の半周期
の中心と、リードデータ信号との位相差を検出し、この
位相差でバイアス発生回路２のバイアス値を変化させ、
このバイアス値をもってデジタルVFO3の発振周波数を制
御し、このデジタルVFO3の出力をウィンドゥ信号として
位相比較回路１にフィードバックするPLL構成となって
いる。

このように構成されたデータセパレータにおいては、
デジタルVFO3の発振周波数を制御することより、リード
データ信号にロック（同期）した正確なウィンドゥ信号
が得られる。なお、デジタルVFO3はウィンドゥ信号に同
期し、その1/2周期の信号（位相比較用信号）を発生さ
せる必要があり（第17図参照）、この位相比較用信号を
バイアス値によって得られればその２分周信号をもって
ウィンドウ信号とすればよい。

第18図はデジタルVFO3のブロック構成図で、デジタル
VFO3はロード付きカウンタ３−１、２ビットバイナリカ
ウンタ３−２を有し、ロード付きカウンタ３−１はバイ
ナリカウンタで、16MHzの基本クロック信号CLOCKを計数
し、その値が「０」となる毎にアクティブロウの信号
（カウンタ出力）▲▼を２ビットバイナリカウンタ
３−２に与えると共に、自己にロード信号▲▼とし
て帰還させる。この場合、ロード付きカウンタ３−１は
ロード信号▲▼に同期して５ビットのバイアス値BI
T0〜BIT4をロードする。２ビットバイナリカウンタ３−
２はロード付きカウンタ３−１からの信号▲▼を計
数することによりウィンドゥ信号WINDOWおよびその半周
期の位相比較用信号WMIDを出力する。なお、ウィンドゥ
信号WINDOWの基準周期は4us（基本クロック信号CLOKの6
4分周）である。

このように構成されたデジタルVFO3は第19図および第
20図に示す如く動作する。

第19図はバイアス値BIT0〜BIT4の出力タイミングを示
し、通常MFM記録方式のリードデータ信号とウィンドゥ
信号WINDOWとの位相比較は最高でもウィンドゥ信号の１
周期に１回なので、バイアス値もウィンドゥ信号の１周
期に１回の割り合いで送られて来る。

第20図は入力されたバイアス値からウィンドゥ信号の
周期が変化する様子を示している。

ここで、ロード付きカウンタ３−１はその値が「00
H」（16進表現、以下同じ）の時に出力する信号▲
▼によってバイアス値をロードするが、この場合、５ビ
ットのバイアス値が「0FH」のときにそれをロードする
と、カウンタ値は基本クロック信号CLOKの１周期毎に
「0FH」、「0EH」、……「01H」、「00H」の如く変化
し、ロード付きカウンタ３−１は16進カウンタとして動
作する（第20図Ａ参照）。ここで、バイアス値「0FH」
の時、基準周期（基本クロック信号に換算すると64クロ
ック）のウィンドゥ信号を発生するが、この場合のカウ
ンタ周期は16クロックで、ウィンドゥ信号の1/4周期、
位相比較用信号の1/2周期に相当し、この値がカウンタ
基準周期となる。

しかして、バイアス値が「0FH」に対して「−１（0E
H）」、「−２（0DH）」、「＋１（10H）」、「＋２（1
1H）」された場合には、カウンタ周期は第20図Ｂ、Ｃ、
Ｄ、Ｅの如く変化する。

即ち、バイアス値「0EH」の場合、カウンタ周期はそ
の基準周期に対して基本クロック信号の１周期分少なく
なり、また、バイアス値が「0DH」の場合、カウンタ周
期はその基準周期に対して基本クロック信号の２周期分
少なくなる。一方、バイアス値が「10H」の場合、カウ
ンタ周期は１周期分多くなり、また「11H」の場合、カ
ウンタ周期は２周期分多くなる。

このようにデジタルVFO3に入力されるバイアス値が変
化すると、カウンタ周期がその基準周期に対して伸び縮
みし、それに伴ってウィンドゥ信号および位相比較用信
号の周期が変化する為、リードデータ信号の周波数変動
に対してウィンドゥ信号や位相比較用信号が追従するよ
うになる。

［発明が解決しようとする課題］ところで、この種のデータセパレータにおいてバイア
ス値は、ウィンドゥ信号の１周期に１回の割り合いで送
られて来る為、同じバイアス値がウィンドゥ信号の1/4
周期毎にロード付きカウンタ３−１にロードされる。し
たがって、第21図に示す如く、例えばバイアス値がその
基準値「0FH」に対して＋１「10H」された場合、カウン
タ周期はウィンドゥ信号の1/4周期毎にその基準周期に
対して夫々「＋１」される結果、ウィンドゥ信号（デュ
ーティ比50％）は、１周期全体として４クロック分周期
が増加したものとなる。

また、バイアス値がその基準値に対して−２「0DH」
された場合、カウンタ周期はウィンドゥ信号の1/4周期
毎にその基準周期に対して夫々「−２」される結果、ウ
ィンドゥ信号（デューティ比50％）は１周期全体として
８クロック分周期が減少したものとなる。

この為、ウィンドゥ信号は最高でも基本クロック信号
の４クロック分の精度でしかその周期を増減することが
できないという欠点があった。

いま、基本クロック信号の周期をT_C＝62.5ns＝16MH
z、バイアス値をｎ、VFO基本出力信号周期（ウィンドゥ
信号の基準周期）をT₀＝4us＝250KHz、VFO出力信号周期
をＴ、その周波数をｆとすると、ｎ＝０、±１、±２、……±15の時、となる。

すると、デジタルVFOにおいて周波数制御の細かさ、
つまり分解能の限界は、となり、これ以上の分解能で周波数を制御することがで
きなかった。

この発明の課題は、ウィンドゥ信号等の出力信号のデ
ューティ比≒50％をくずすことなく簡単な回路構成で出
力信号の周波数を精度良く調整できるようにすることで
ある。

［課題を解決するための手段］この発明の手段は次の通りである。

基本クロック信号を計数すると共にこの計数値に応じ
て出力信号を出力する計数制御回路と、入力される入力値を変化させることにより、出力する
前記出力信号の発信周波数を制御する制御回路と、前記出力する計数制御回路の出力ビットの重みを反転
した反転結果と前記入力値とを比較する比較器と、この比較器からの出力結果に応じて所定回路の動作を
制御する為の制御信号を発生する信号発生器とを具備す
る。

［作用］この発明の手段の作用は次の通りである。

計数制御回路によって基本のクロック信号が計数され
ると共にこの計数値に応じて出力信号が出力され、入力
される入力値を変化させることにより、制御回路により
前記出力信号の発信周波数が制御される。また、比較器
によって前記計数制御回路の出力ビットの重みを反転し
た反転結果と前記入力値とが比較され、この比較器から
の出力結果に応じて所定回路の動作を制御する為の制御
信号が信号発生器によって発生される。

したがって、出力信号のデューティ比≒50％をくずす
ことなく簡単な回路構成で出力信号の周波数を精度良く
調整することができる。

［第１実施例］以下、第１図〜第10図を参照して第１実施例を説明す
る。

なお、本実施例において、FDDデータセパレータを構
成するデジタルVFO3は第１図に示す如く構成されている
が、位相比較回路１、バイアス発生回路２、データセパ
レート回路４は上述した第16図と同様に構成されている
ので以下その説明を省略するものとする。

第１図はデジタルVFO3のブロック構成図で、デジタル
VFO3は絶対値変換器３−11、比較器３−12、カウンタ３
−13、発振器３−14、タイミング生成器３−15を有する
構成となっている。

絶対値変換器３−11はバイアス発生回路２から送られ
て来た５ビット構成のバイアス値D0〜D4を絶対値に変換
出力し、比較器３−12に与える。ここで、第２図はバイ
アス値D0へD4とそれに対応する絶対値変換器３−11の出
力値|D0|〜|D3|との関係を示している。なお、バイアス
値D0へD4はリードデータ信号とウィンドゥ信号とが同期
する場合の値「０（10進数」）を基準とし、リードデー
タ信号がウィンドゥ信号よりも遅れ位相の場合にはその
位相差に応じて「１」、「２」……「15」の範囲内で変
化し、また進み位相の場合にはその位相差に応じて「−
１」、「−２」……「−15」の範囲内で変化する。これ
によって変換された絶対値|D0|〜|D3|は比較器３−12に
データA0〜A3として与えられる。

カウンタ３−13は発振器３−14からの基本クロック信
号（16MHz）を計数するｎ段（本実施例においては６
段）のバイナリカウンタで、その各ビット出力Q0〜Q5の
うち下位２ビットQ0、Q1はタイミング生成器３−15にそ
のまま入力され、他の上位ビットQ2〜Q5はその重みを反
転した比較器３−12の入力端子にデータB3〜B0として入
力されている。

第３図はカウンタ３−13のビット出力Q2〜Q5とその重
みを反転したデータB0〜B3との対応図で、ビット出力Q2
〜Q5の値は基本クロック信号に応じて「０」〜「15」の
範囲内において連続的に「１」ずつカウントアップされ
てゆくのに対し、データB0〜B3は連続的に変化せず、
「０」〜「15」の値が適当に分散されたものとなる。

なお、カウンタ３−13の最上位ビットの出力Q5はVFO
出力信号（ウィンドゥ信号）となる。

第４図は基本クロック信号CLKに応じて変化するカウ
ンタ３−13のビット出力Q0〜Q5の出力波形を示してい
る。

比較器３−12はデータA0〜A3とデータB0〜B3とを比較
し、データA0〜A3の方がデータB0〜B3よりも大きければ
この条件成立毎にＡ＞Ｂ信号を出力し、タイミング生成
器３−15に与える。

タイミング生成器３−15には更に発振器３−14から基
本クロック信号が入力されていると共に、バイアス値D0
〜D4の最上位ビットD4が＋／−信号として入力されてお
り、タイミング生成器３−15はこの＋／−信号とカウン
タ３−13からのビット出力Q0、Q1、比較器３−12からの
Ａ＞Ｂ信号をデコードすることによりスキップ信号SKIP
あるいはストップ信号STOPを出力し、カウンタ３−13に
与える。ここで、スキップ信号SKIPはカウンタ３−13を
基本クロック信号の１パルス分余計に進めてカウンタ周
期をその基準周期よりも１パルス分減少させることによ
りウィンドゥ信号の周期を減少（周波数を増加）させる
為の信号である。また、ストップ信号STOPはカウンタ３
−13を基本クロック信号の１パルス分停止させてカウン
タ周期をその基準周期よりも１パルス分増加させること
によりウィンドウ信号の周期を増加（周波数を減少）さ
せる為の信号である。

第５図はスキップ信号SKIPおよびストップ信号STOPの
出力タイミングを示し、第６図はタイミング生成器３−
15の具体的な回路構成を示している。

タイミング生成器３−15は比較器３−12からのＡ＞Ｂ
信号がハイレベルの時にスキップ信号SKIPするのはスト
ップ信号STOPの何れか一方を出力すると共に、＋／−信
号がローレベル（リードデータ信号かウィンドゥ信号に
対して遅れ位相）の場合にはストップ信号STOPを出力
し、＋／−信号がハイレベル（リードデータ信号かウィ
ンドゥ信号に対して進み位相）の場合にはスキップ信号
SKIPを出力するように構成されている。

即ち、第６図に示されるようにタイミング生成器３−
15は信号C0、C1（カウンタ３−13のビット出力Q0、Q1）
が入力されているノアゲートG1と、このノアゲートG1の
出力信号およびＡ＞Ｂ信号が入力されているナンドゲー
トG2と、＋／−信号がインバータINを介して入力されて
いると共にナンドゲートG2の出力信号が入力されている
ノアゲートG3と、＋／−信号が直接入力されていると共
に、ナンドゲートG2の出力信号が入力されているノアゲ
ートG4と、このノアゲートG4の出力信号がＤ入力端子
に、また発振器３−14からの基本クロック信号がCLK入
力端子に与えられている遅延型フリップフロップFFとを
有する。なお、ノアゲートG3はスキップ信号SKIPを出力
し、ノアゲートG4はストップ信号STOPを出力し、ノアゲ
ートG4はストップ信号STOPを出力するが、デコードの関
係上ストップ信号STOPを１クロック分遅らせる為に遅延
型フリップフロップFFが設けられている。なお、信号C
0、C1はストップ信号STOP、スキップ信号SKIPの出力タ
イミングを規制する為に入力された信号である。

次に、本実施例の動作を第７図〜第10図を参照して説
明する。

第７図は絶対値変換器３−11の出力値|D0|〜|D3|が
「０」、「１」……「15」の時、それに応じて比較器３
−12から出力されるＡ＞Ｂ信号の出力波形を示してい
る。

例えば、絶対値変換器３−11の出力値|D0|〜|D3|が
「２」の時、Ａ＞Ｂが成立するのはデータB0〜B3が
「０」、「１」の場合である。ここで、データB0〜B3が
「０」、「１」の時、カウンタ３−13の出力Q2〜Q5は第
３図に示す如く「０」、「８」となる。したがって、Ａ
＞Ｂ信号はカウンタ３−13の出力Q2〜Q5が「０」、
「８」の間、ハイレベルの信号となる。同様に絶対値変
換器３−11の出力値|D0|〜|D3|が「４」の時、Ａ＞Ｂが
成立するのはデータB0〜B3が「０」、「１」、「２」、
「３」の場合である。ここで、データB0〜B3が「０」、
「１」、「２」、「３」の時、カウンタ３−13の出力Q2
〜Q5は「０」、「４」、「８」、「12」となる為、Ａ＞
Ｂ信号はカウンタ３−13の出力Q2〜Q5は「０」、
「４」、「８」、「12」の間、ハイレベルの信号とな
る。この様にバイアス値（絶対値）が大きくなればなる
ほど、換言すればリードデータ信号とウィンドゥ信号と
の位相差が大きくなればなるほどＡ＞Ｂの条件成立回数
も多くなるが、その成立箇所（Ａ＞Ｂ信号がハイレベル
となっている箇所）はカウンタ３−13の出力Q2へQ15が
「０」から「15」へと連続的に変化するウィンドゥ信号
の１周期において、適当に分散されたものとなる。

この様にして比較器３−12からＡ＞Ｂ信号が出力さ
れ、タイミング生成器３−15に与えられると、タイミン
グ生成器３−15は次の如く動作する。

第８図Ａ〜Ｃはバイアス値D0〜D4が「−１」、「−
２」、「−３」のときにＡ＞Ｂの成立に伴ってタイミン
グ生成器３−15からスキップ信号SKIPが出力される出力
タイミングを示している。

先ず、バイアス値D0〜D4が「−１（負）」のとき、タ
イミング生成器３−15に入力される＋／−信号はハイレ
ベルとなり（第２図参照）、またＡ＞Ｂが成立するのは
カウンタ３−13の出力Q2〜Q5が「０」のときである。こ
の場合、タイミング生成器３−15において、ノアゲート
G3には＋／−信号の反転出力（ローレベル）が入力さ
れ、またカウンタ３−13の出力Q2〜Q5が「０」（B3〜B0
＝０）のとき、ナンドゲートG2にはハイレベルのＡ＞Ｂ
信号が入力されている。この状態において、信号C0、C1
が共にローレベルとなるタイミングでノアゲートG1の出
力はハイレベル、したがってナンドゲートG2の出力はロ
ーレベルとなる為、ノアゲートG3からはハイレベルのス
キップ信号SKIPが出力される（第８図Ａ参照）。

また、バイアス値D0〜D4が「−２」のとき、Ａ＞Ｂが
成立するのはデータB3〜B0が「０」、「１」（Q2〜Q5＝
「０」、「８」）のときである。したがって、この場合
にはカウンタ３−13の出力Q2〜Q5が「０」、「８」とな
るタイミング（基本クロック信号CLKでは１発目と32発
目のタイミング）でスキップ信号SKIPが夫々出力される
（第８図Ｂ参照）。

同様に、バイアス値Q0〜D4が「−３」のとき、Ａ＞Ｂ
が成立するのはデータB3〜B0が「０」、「１」、「２」
（Q2〜Q5＝「０」、「８」、「４」）のときである。し
たがって、この場合にはカウンタ３−13の出力Q2〜Q5が
「０」、「４」、「８」となるタイミング（基本クロッ
ク信号CLKでは１発目、16発目、32発目のタイミング）
でスキップ信号SKIPが夫々出力される（第８図Ｃ参
照）。

このようにしてタイミング生成器３−15から出力され
たスキップ信号SKIPがカウンタ３−13に与えられると、
スキップ信号SKIPが与えられる毎にそのカウント値は
「＋１」余計に歩進される為、カウンタ周期はそれだけ
減少するようになる。したがって、第８図Ａ、Ｂ、Ｃに
示す場合、カウンタ周期はその基準周期（基本クロック
信号CLKの64クロックに相当する）に対して１クロック
分減少し（第８図Ａ）、２クロック分減少し（第８図
Ｂ）、３クロック分減少するようになる（第８図Ｃ）。
なお、カウント周期の減少によってカウンタ３−13から
のVFO出力信号、つまりウィンドゥ信号の周期は減少す
る。

第９図Ａ〜Ｃはバイアス値D0〜D4が「＋１」、「＋
２」、「＋３」のときにＡ＞Ｂの成立に伴ってタイミン
グ生成器３−15からストップ信号STOPが出力される出力
タイミングを示している。

この場合、タイミング生成器３−15に入力される＋／
−信号はローレベルとなり（第２図参照）、ストップ信
号STOPはこの＋／−信号がローレベルのときに出力され
る。その他は第８図と基本的には同様で、バイアス値D0
〜D4が「＋１」の場合にはストップ信号STOPは１発、
「＋２」の場合には２発、「＋３」の場合には３発出力
されるが、ストップ信号STOPは遅延型フリップフロップ
FFによって１クロック分遅れて出力される。

このようにしてタイミング生成器３−15から出力され
たストップ信号STOPがカウンタ３−13に与えられると、
ストップ信号STOPが与えられる毎にカウント値は１クロ
ック分停止したものとなる為、カウント周期は増加する
ようになる。したがって、第９図Ａ、Ｂ、Ｃに示す場合
カウンタ周期はその基準周期に対して第９図Ａでは１ク
ロック分増加し、第９図Ｂでは２クロック分増加し、更
に第９図Ｃでは３クロック分増加するようになる。な
お、カウンタ周期の増加によってカウンタ３−13からの
VFO出力信号の周期は増加する。

そして、カウンタ３−13をスキップ／ストップさせる
タイミングはウィンドゥ信号の１周期において適度に分
散されているので、ウィンドゥ信号のデューティ比はほ
ぼ50％に近似したものとなる。

ところで、基本クロック信号の周期はT_c＝62.5ns＝16
MHz、バイアス値ｎ、VFO基本信号周期（ウィンドゥ信号
の基準周期）をT₀＝4us＝250KHz、VFO出力信号周期を
Ｔ、その周波数をｆとすると、ｎ＝０、±１、±２……±15の時、となる。

すると、分解能はとなり、従来に比べ４倍の精度で周波数を制御すること
ができる。

第10図はバイアス値ｎとVFO出力信号の周波数ｆとの
関係を示したグラフで、バイアス値の増減に対してVFO
出力信号の周波数は直線的に変化するようになる為、細
かな周波数制御が可能となる。

［第２実施例］以下、第11図〜第13図は第２実施例を示し、第11図は
デジタルVFO3のブロック構成図である。

なお、本実施例においては、更に分解能の向上を図る
為に、基本クロック信号の周波数を変えることなく、デ
ジタルVFO3を構成する絶対値変換器３−21、比較器３−
22、カウンタ３−23のビット数を増すだけで分解能の向
上を簡単に実現できるようにしたものである。

この場合、本実施例においては、上記第１実施例に比
べて３ビット増した構成となっている。即ち、絶対値変
換器３−21には８ビット構成のバイアス値D0〜D7が入力
され、その出力値|D0|〜|D6|は比較器３−22にデータA0
〜A6として入力されている。また、カウンタ３−23は発
振器３−24からの基本クロック信号を計数し、その出力
ビットQ0〜Q8のうち下位２ビットQ0、Q1を信号C0、C1と
してタイミング生成器３−25に与え、またその他のビッ
トQ2〜Q8をその重みを反転してデータB6〜B0としてタイ
ミング生成器３−25に与える。タイミング生成器３−25
にはバイアス値の最上位ビットD7が＋／−信号として与
えられ、またカウンタ３−23からＡ＞Ｂ信号が与えら
れ、それに応じてスキップ信号SKIPやストップ信号STOP
をカウンタ３−23に与え、そのカウント動作を制御す
る。

なお、第12図はカウンタ３−23の出力Q2〜Q8とその重
みを反転したデータB0〜B6との値を示し、ビット出力Q2
〜Q8の値は「０」〜「127」の範囲内において連続的に
「１」ずつカウントアップされてゆくのに対し、データ
B0〜B6は連続的に変化せず、「０」〜「127」の範囲内
においてその値は適当に分散されたものとなる。したが
って、上記第１実施例と同様にウィンドゥ信号のデュー
ティ比≒50％を保つことができる。

ところで、基本クロック信号の周期をT_c＝62.5ns＝16
MHz、バイアス値をｎ、VFO基本出力信号周期（ウィンド
ゥ信号の基準周期）をT₀＝4us＝250KHz、VFO出力信号周
期をＴ、その周波数をｆとすると、ｎ＝０、±１、±２……±127の時の時となる。

すると、分解能はとなり、第１実施例に比べ、更に分解能が向上したこと
が判る。

第13図はバイアス値ｎとVFO出力信号の周波数ｆとの
関係を示したグラフで、周波数変化の直線性に優れたも
のとなる。

［第３実施形］第14図、第15図は第３実施例を示し、上記各実施例で
はバイアス値を絶対値に変換する為の絶対値変換器を用
いたが、本実施例においてはこれを省略する構成となっ
ている。

即ち、本実施例のデジタルVFO3は第14図に示す如く比
較器３−31、カウンタ３−32、タイミング生成器３−3
3、発振器３−34のみによって構成され、比較器３−31
の出力にＡ＞Ｂ信号の他、Ａ≦Ｂ信号を備えることによ
り絶対値変換器を省略し、また第２実施例と同様に第１
実施例に比べて３ビット増した構成となっている。

第15図はタイミング生成器３−33の回路構成図であ
る。

Ａ≦Ｂ信号は比較器３−31によってＡ≦Ｂが検出され
る毎にハイレベルとなる信号でアンドゲートG11に与え
られている。このアンドゲートG11にはＡ≦Ｂ信号の他
に＋／−信号、ノアゲートG12の出力が入力されてお
り、Ａ≦Ｂ信号および＋／−信号が共にハイレベルの時
に、信号C0、C1が共にローレベルとなる毎に（アンドゲ
ートG11の出力がハイレベルとなる毎に）スキップ信号S
KIP信号を出力する。また、Ａ＞Ｂ信号はアンドゲートG
13に与えられており、このアンドゲートG13には＋／−
信号がインバータIN11を介して入力されている他、ノア
ゲートG12の出力が入力されている。このアンドゲートG
13は＋／−信号がローレベル、Ａ＞Ｂ信号がハイレベル
の時、信号C0、C1が共にローレベルとなる毎に、ストッ
プ信号STOPを出力するが、この出力信号は遅延型フリッ
プフロップFF11を介して１クロック分遅れて出力され
る。

この様に構成した本実施例においても上記第１実施例
と同様の効果を有する。

なお、上記各実施例においてはVFO出力信号をウィン
ドゥ信号のみとしたが、VFO出力信号の1/2周期の信号
（位相比較用信号）も簡単に得ることができる。

［発明の効果］この発明によれば、デジタルVFOを構成するカウンタ
をストップ／スキップさせると共にそのタイミングをウ
ィンドゥ信号等の出力信号の１周期において適度に分散
させるので、出力信号のデューティ比≒50％をくずすこ
となく簡単な回路構成で出力信号の周波数を精度良く調
整することができる。

【図面の簡単な説明】

第１図〜第10図は第１実施例を示し、第１図はFDDデー
タセパレータを構成するデジタルVFO3のブロック構成
図、第２図はバイアス値D0〜D4とそれに対応する絶対値
変換器３−11の出力値|D0|〜|D3|との対応関係を示した
図、第３図はカウンタ３−13のビット出力Q2〜Q5とその
重みを反転したデータB0〜B3との対応関係を示した図、
第４図は基本クロック信号CLKに応じて変化するカウン
タ３−13のビット出力Q0〜Q5の出力波形を示した図、第
５図はタイミング生成器３−15から出力されるスキップ
信号SKIPおよびストップ信号STOPの出力タイミングを示
した図、第６図はタイミング生成器３−15の具体的な回
路構成を示した図、第７図は絶対値変換器３−11の出力
値|D0|〜|D3|が「０」、「１」……「15」の時、それに
応じて比較器３−12から出力されるＡ＞Ｂ信号の出力波
形を示した図、第８図Ａ〜Ｃはバイアス値D0〜D4が「−
１」、「−２」、「−３」のときにＡ＞Ｂの成立に伴っ
てタイミング生成器３−15からスキップ信号SKIPが出力
される出力タイミングを示した図、第９図Ａ〜Ｃはバイ
アス値D0〜D4が「＋１」、「＋２」、「＋３」のときに
Ａ＞Ｂの成立に伴ってタイミング生成器３−15からスト
ップ信号STOPが出力される出力タイミングを示した図、
第10図はバイアス値の変化とVFO出力信号の周波数変化
との関係を示したグラフ、第11図〜第13図は第２実施例
を示し、第11図はデジタルVFO3のブロック構成図、第12
図はカウンタ３−23の出力Q2〜Q8とその重みを反転した
データB0〜B6との対応関係を示した図、第13図はバイア
ス値の変化とVFO出力信号の周波数変化との関係を示し
たグラフ、第14図および第15図は第３実施例を示し、第
14図はデジタルVFO3のブロック構成図、第15図はタイミ
ング生成器３−33の回路構成図、第16図〜第21図は従来
例を示し、第16図はFDDデータセパレータのブロック構
成図、第17図はリードデータ信号とウィンドゥ信号との
位相差と位相比較用信号を示した図、第18図はデジタル
VFO3のブロック構成図、第19図はバイアス値の出力タイ
ミングを示した図、第20図は入力されたバイアス値から
ウィンドゥ信号の周期が変化する様子を示した図、第21
図はロード付きカウンタの変化に対する位相比較用信号
およびウィンドゥ信号の変化を示した図である。１……位相比較回路、２……バイアス発生回路、３……
デジタルVFO、３−11、３−21……絶対値変換器、３−1
2、３−22、３−31……比較器、３−13、３−23、３−3
2……カウンタ、３−14、３−24、３−34……発振器、
３−15、３−25、３−33……タイミング生成器、４……
データセパレート回路。

Claims

(57)【特許請求の範囲】

【請求項１】基本クロック信号を計数すると共にこの計
数値に応じて出力信号を出力する計数制御回路と、入力される入力値を変化させることにより、出力する前
記出力信号の発信周波数を制御する制御回路と、前記出力する計数制御回路の出力ビットの重みを反転し
た反転結果と前記入力値とを比較する比較器と、この比較器からの出力結果に応じて所定回路の動作を制
御する為の制御信号を発生する信号発生器と、を具備したことを特徴とするデジタルVFO。