JPH06188727A - 入力データ信号とクロック信号との同期方法とデータシステム - Google Patents
入力データ信号とクロック信号との同期方法とデータシステムInfo
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- 238000000034 method Methods 0.000 title claims description 20
- 230000007704 transition Effects 0.000 claims abstract description 79
- 230000000630 rising effect Effects 0.000 claims description 9
- 238000002347 injection Methods 0.000 claims 2
- 239000007924 injection Substances 0.000 claims 2
- 230000003213 activating effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 8
- 238000013461 design Methods 0.000 description 4
- 230000001419 dependent effect Effects 0.000 description 3
- 229920000729 poly(L-lysine) polymer Polymers 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000013016 damping Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 230000018199 S phase Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 239000013642 negative control Substances 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 239000013641 positive control Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 ＰＬＬのループ利得をほぼ一定にする方法を
提供する。 【構成】 位相同期ループ１０のループ利得は入力デー
タ信号の遷移に制御可能に応答させることができる。位
相検出器１４とループ濾波器１８の間に配置されたチャ
ージポンプ１６はループ濾波器に位相−振幅変調電流パ
ルスを供給する。このパルスの振幅はデータ遷移密度に
関連する。
提供する。 【構成】 位相同期ループ１０のループ利得は入力デー
タ信号の遷移に制御可能に応答させることができる。位
相検出器１４とループ濾波器１８の間に配置されたチャ
ージポンプ１６はループ濾波器に位相−振幅変調電流パ
ルスを供給する。このパルスの振幅はデータ遷移密度に
関連する。
Description
【０００１】
【産業上の利用分野】本発明はデータ信号におけるデー
タ遷移密度が変動する位相同期ループ（ＰＬＬ）システ
ムに関する。
タ遷移密度が変動する位相同期ループ（ＰＬＬ）システ
ムに関する。
【０００２】
【従来の技術】モノリシックＰＬＬ回路は多くの消費者
および工業的電子システムの基本的な構成回路になりつ
つある。例えば、データ通信システムでは、ＰＬＬはク
ロック回復サブシステムの不可欠な部分である。ＰＬＬ
はデータ信号からクロック信号を回復するのに使用さ
れ、回復されたクロックは次いで、例えば、データ信号
の再生に使用される。
および工業的電子システムの基本的な構成回路になりつ
つある。例えば、データ通信システムでは、ＰＬＬはク
ロック回復サブシステムの不可欠な部分である。ＰＬＬ
はデータ信号からクロック信号を回復するのに使用さ
れ、回復されたクロックは次いで、例えば、データ信号
の再生に使用される。
【０００３】基本的なＰＬＬシステムは一般的に、次の
３種類の要素から構成されている。(1) 位相検出器，
(2) ループ濾波器および(3) 電圧制御発振器（ＶＣ
Ｏ）。これらの要素は、エー・ビー・グレベン(A.B.Gre
bene) の「バイポーラおよびＭＯＳアナログ集積回路設
計」（１９８４年，ジョン・ウイリー・アンド・サンズ
出版社発行）の図１２．１に示されるように、帰還系内
で相互接続されている。位相検出器は入力信号Ｖs の位
相をＶＣＯの位相と比較し、そして、制御電圧Ｖd を発
生する。この電圧Ｖd はループ濾波器で濾波され、その
出力はＶＣＯの制御端末に印加され、その発振周波数を
制御する。
３種類の要素から構成されている。(1) 位相検出器，
(2) ループ濾波器および(3) 電圧制御発振器（ＶＣ
Ｏ）。これらの要素は、エー・ビー・グレベン(A.B.Gre
bene) の「バイポーラおよびＭＯＳアナログ集積回路設
計」（１９８４年，ジョン・ウイリー・アンド・サンズ
出版社発行）の図１２．１に示されるように、帰還系内
で相互接続されている。位相検出器は入力信号Ｖs の位
相をＶＣＯの位相と比較し、そして、制御電圧Ｖd を発
生する。この電圧Ｖd はループ濾波器で濾波され、その
出力はＶＣＯの制御端末に印加され、その発振周波数を
制御する。
【０００４】ＰＬＬのループ利得ＫL は次式で定義され
る。 ＫL ＝ＫD Ｋ0 （式中、ＫD （Ｖ／ｒａｄ）は位相検出器変換利得であ
り、Ｋ0 （Ｈz ／Ｖ）はＶＣＯの電圧対周波数変換利得
である。）
る。 ＫL ＝ＫD Ｋ0 （式中、ＫD （Ｖ／ｒａｄ）は位相検出器変換利得であ
り、Ｋ0 （Ｈz ／Ｖ）はＶＣＯの電圧対周波数変換利得
である。）
【０００５】クロック回復ＰＬＬの位相検出器利得ＫD
（すなわちループ利得）がデータ信号の遷移密度に左右
されることは周知である。（デイー・エル・ダットワイ
ラー(D.L.Duttweiler), ＢＳＴＪ，Vol.55，No.1 (197
6) 参照）すなわち、データ信号が殆どデータ遷移を受
けない場合、位相検出器は、ＶＣＯ回復クロックと比較
するためのデータ遷移が起こらない期間を有する。有効
位相検出器利得ＫDDはその後、Ｄ＝ｆtrans ／ｆclk
（式中、ｆtrans はデータ遷移の周波数であり、ｆclk
は回復クロックの周波数である）で定義される係数Ｄ＜
１により低下され、次式で求められる。 ＫDD＝ＫD Ｄ
（すなわちループ利得）がデータ信号の遷移密度に左右
されることは周知である。（デイー・エル・ダットワイ
ラー(D.L.Duttweiler), ＢＳＴＪ，Vol.55，No.1 (197
6) 参照）すなわち、データ信号が殆どデータ遷移を受
けない場合、位相検出器は、ＶＣＯ回復クロックと比較
するためのデータ遷移が起こらない期間を有する。有効
位相検出器利得ＫDDはその後、Ｄ＝ｆtrans ／ｆclk
（式中、ｆtrans はデータ遷移の周波数であり、ｆclk
は回復クロックの周波数である）で定義される係数Ｄ＜
１により低下され、次式で求められる。 ＫDD＝ＫD Ｄ
【０００６】図１および図２に示された２つのケースに
ついて検討する。何方のケースでも、ＰＬＬは入力デー
タ信号に対してロックされるが、クロック信号は位相誤
差Δによりデータ信号を遅らせる。図１において、隣接
するデータ遷移間の立上がりクロック周期遷移は１個し
か存在しない。従って、低下係数はＤ＝１である。しか
し、図２では、隣接するデータ遷移間の立上がりクロッ
ク周期遷移は３個存在するので、Ｄ＝１／３である。従
って、Ｄ＝１のケースにおけるエラー補正の数はＤ＝１
／３のケースの３倍である。位相検出器自体は物理的に
同じ実現値を有するが、この差は、図２の位相検出器利
得を効果的にＫD2＝１／３ＫD1（式中、ＫD1は図１の位
相検出器利得である）にする。
ついて検討する。何方のケースでも、ＰＬＬは入力デー
タ信号に対してロックされるが、クロック信号は位相誤
差Δによりデータ信号を遅らせる。図１において、隣接
するデータ遷移間の立上がりクロック周期遷移は１個し
か存在しない。従って、低下係数はＤ＝１である。しか
し、図２では、隣接するデータ遷移間の立上がりクロッ
ク周期遷移は３個存在するので、Ｄ＝１／３である。従
って、Ｄ＝１のケースにおけるエラー補正の数はＤ＝１
／３のケースの３倍である。位相検出器自体は物理的に
同じ実現値を有するが、この差は、図２の位相検出器利
得を効果的にＫD2＝１／３ＫD1（式中、ＫD1は図１の位
相検出器利得である）にする。
【０００７】この位相検出器利得のデータ依存性変動は
ＰＬＬ閉ループダイナミックスに変動を起こすので、望
ましくない。例えば、二次能動ループ濾波器ＰＬＬ（エ
ー・ビー・グレベン(A.B.Grebene) ，前掲書，図１２．
９参照），自然周波数，制動係数および３ｄＢ周波数
は、ＫDDが低下するにつれて、全て低下するが、ジッタ
ー最高値は増加する。この作用は、ＰＬＬ（または、Ｐ
ＬＬを含むレピータ）がカスケードされているシステム
では特に問題となる。例えば、トークンリングシステム
データは別々のノードで挿入／抽出されるので、別々の
レピータ／ＰＬＬが別々のデータ流れを検分する。従来
のＰＬＬの場合、ＰＬＬの転送機能は遷移密度に応じて
変化するので、若干のＰＬＬは同期しなくなるが、他の
ＰＬＬは同期する。
ＰＬＬ閉ループダイナミックスに変動を起こすので、望
ましくない。例えば、二次能動ループ濾波器ＰＬＬ（エ
ー・ビー・グレベン(A.B.Grebene) ，前掲書，図１２．
９参照），自然周波数，制動係数および３ｄＢ周波数
は、ＫDDが低下するにつれて、全て低下するが、ジッタ
ー最高値は増加する。この作用は、ＰＬＬ（または、Ｐ
ＬＬを含むレピータ）がカスケードされているシステム
では特に問題となる。例えば、トークンリングシステム
データは別々のノードで挿入／抽出されるので、別々の
レピータ／ＰＬＬが別々のデータ流れを検分する。従来
のＰＬＬの場合、ＰＬＬの転送機能は遷移密度に応じて
変化するので、若干のＰＬＬは同期しなくなるが、他の
ＰＬＬは同期する。
【０００８】
【発明が解決しようとする課題】従って、本発明の目的
は、ＰＬＬのループ利得をほぼ一定にする方法を提供す
ることである。
は、ＰＬＬのループ利得をほぼ一定にする方法を提供す
ることである。
【０００９】
【課題を解決するための手段】本発明によれば、入力デ
ータ信号のデータ遷移密度に基づいてＰＬＬのループ利
得を補償することにより、ＰＬＬのループ利得をほぼ一
定にすることができる。入力データ信号のデータ遷移密
度が比較的低いときにはループ利得を上昇させ、これと
逆に、入力データ信号のデータ遷移密度が比較的高いと
きにはループ利得を低下させることにより、ループ利得
を入力データ信号のデータ遷移密度に対してコントロー
ル可能に応答させることができる。
ータ信号のデータ遷移密度に基づいてＰＬＬのループ利
得を補償することにより、ＰＬＬのループ利得をほぼ一
定にすることができる。入力データ信号のデータ遷移密
度が比較的低いときにはループ利得を上昇させ、これと
逆に、入力データ信号のデータ遷移密度が比較的高いと
きにはループ利得を低下させることにより、ループ利得
を入力データ信号のデータ遷移密度に対してコントロー
ル可能に応答させることができる。
【００１０】本発明の方法の実施例では、隣接するデー
タ遷移間のクロック遷移（立上がり又は立下がりの何れ
か）の数を計数し、この計数値を使用してループ利得を
調節する。好ましい実施例では、遷移密度が変動して
も、平均ループ利得は殆ど一定である。
タ遷移間のクロック遷移（立上がり又は立下がりの何れ
か）の数を計数し、この計数値を使用してループ利得を
調節する。好ましい実施例では、遷移密度が変動して
も、平均ループ利得は殆ど一定である。
【００１１】本発明の方法は、例えば、入力信号のデー
タ遷移密度とクロック信号との差に応じてループ利得を
変更する変調器を含むＰＬＬで実行される。一般的に、
変調器は位相検出器とループ濾波器との間に配置された
チャージポンプからなる。このチャージポンプは濾波器
に電流パルスを供給する。パルスの振幅はデータ遷移密
度に関連する。所定の時間間隔におけるデータ遷移密度
が低いほど、パルスの振幅は高くなる。これと逆に、所
定の時間間隔におけるデータ遷移密度が高いほど、パル
スの振幅は低くなる。
タ遷移密度とクロック信号との差に応じてループ利得を
変更する変調器を含むＰＬＬで実行される。一般的に、
変調器は位相検出器とループ濾波器との間に配置された
チャージポンプからなる。このチャージポンプは濾波器
に電流パルスを供給する。パルスの振幅はデータ遷移密
度に関連する。所定の時間間隔におけるデータ遷移密度
が低いほど、パルスの振幅は高くなる。これと逆に、所
定の時間間隔におけるデータ遷移密度が高いほど、パル
スの振幅は低くなる。
【００１２】本発明の方法は、データ遷移が同時に起こ
ることなく生じることのできるデータビットの数につい
て上限が存在するシステムで使用するのに特に有望であ
る。このようなシステムは例えば、マンチェスター符号
化方式またはランレングス最大符号化方式を使用するよ
うなシステムなどである。
ることなく生じることのできるデータビットの数につい
て上限が存在するシステムで使用するのに特に有望であ
る。このようなシステムは例えば、マンチェスター符号
化方式またはランレングス最大符号化方式を使用するよ
うなシステムなどである。
【００１３】また、ループ利得と同様に、ＰＬＬ転送機
能が遷移密度と無関係であり、そのため、ＰＬＬが検分
するデータ流れの種類に拘らず、ＰＬＬは常に同期状態
を維持するので、ＰＬＬがカスケードされるようなシス
テムにおいても本発明の方法は有望である。
能が遷移密度と無関係であり、そのため、ＰＬＬが検分
するデータ流れの種類に拘らず、ＰＬＬは常に同期状態
を維持するので、ＰＬＬがカスケードされるようなシス
テムにおいても本発明の方法は有望である。
【００１４】
【実施例】以下、図面を参照しながら本発明を更に詳細
に説明する。
に説明する。
【００１５】前記のように、本発明はＰＬＬシステムの
ループ利得をデータ信号の遷移密度に応じて制御可能に
する。特に、本発明は、遷移密度が変動したとしても、
ループ利得を殆ど一定にすることができる。
ループ利得をデータ信号の遷移密度に応じて制御可能に
する。特に、本発明は、遷移密度が変動したとしても、
ループ利得を殆ど一定にすることができる。
【００１６】図３は本発明の一例のＰＬＬシステム１０
のブロック図である。このシステムは位相検出器１４に
より形成される帰還ループ１２，ループ利得変調器（例
えば、チャージポンプ１６），ループ濾波器１８および
電圧制御発振器（ＶＣＯ）２０を含む。ループ１２の外
部には、データ遷移コンパレータ２２が配置されてお
り、このコンパレータ２２は入力データ信号Ｖs の遷移
をクロックＶO （すなわち、ＶＣＯ出力）の遷移と比較
し、パルス幅変調（ＰＷＭ）コントロールパルスＶT を
発生する。ＰＷＭパルスＶT は、チャージポンプ１６に
よりループ濾波器１８に供給されたパルス振幅変調（Ｐ
ＡＭ）電流パルスＩC の大きさを制御する。能動形また
は受動形のループ濾波器１８（例えば、し張発振器）お
よび遷移コンパレータ２２（例えば、整流器の後の単な
る微分器）などは当業者に周知である。
のブロック図である。このシステムは位相検出器１４に
より形成される帰還ループ１２，ループ利得変調器（例
えば、チャージポンプ１６），ループ濾波器１８および
電圧制御発振器（ＶＣＯ）２０を含む。ループ１２の外
部には、データ遷移コンパレータ２２が配置されてお
り、このコンパレータ２２は入力データ信号Ｖs の遷移
をクロックＶO （すなわち、ＶＣＯ出力）の遷移と比較
し、パルス幅変調（ＰＷＭ）コントロールパルスＶT を
発生する。ＰＷＭパルスＶT は、チャージポンプ１６に
よりループ濾波器１８に供給されたパルス振幅変調（Ｐ
ＡＭ）電流パルスＩC の大きさを制御する。能動形また
は受動形のループ濾波器１８（例えば、し張発振器）お
よび遷移コンパレータ２２（例えば、整流器の後の単な
る微分器）などは当業者に周知である。
【００１７】位相検出器１４は、非周期データ信号を処
理するのに適した周知の検出器ならば種類を問わず全て
使用可能である。位相検出器１４は２系統の入力を有す
る。入力データ信号ＶS とＶＣＯの出力信号（クロッ
ク）ＶO である。位相検出器１４はＶS とＶO の位相を
比較し、２個の出力Ｖd とＶu を発生するが、許容可能
な状態は３個ある。すなわち、これらの出力はチャージ
ポンプ１６に入力される論理レベルであり、(1) ＶＣＯ
２０の出力周波数を増大させる必要がある場合、Ｖu 単
独では真性である；(2) ＶＣＯ２０の出力周波数を低下
させる必要がある場合、Ｖd 単独では真性である；(3)
ＶＣＯ２０の出力周波数を変化させず、そのまま維持す
る場合、Ｖu およびＶd は同時に偽似である。
理するのに適した周知の検出器ならば種類を問わず全て
使用可能である。位相検出器１４は２系統の入力を有す
る。入力データ信号ＶS とＶＣＯの出力信号（クロッ
ク）ＶO である。位相検出器１４はＶS とＶO の位相を
比較し、２個の出力Ｖd とＶu を発生するが、許容可能
な状態は３個ある。すなわち、これらの出力はチャージ
ポンプ１６に入力される論理レベルであり、(1) ＶＣＯ
２０の出力周波数を増大させる必要がある場合、Ｖu 単
独では真性である；(2) ＶＣＯ２０の出力周波数を低下
させる必要がある場合、Ｖd 単独では真性である；(3)
ＶＣＯ２０の出力周波数を変化させず、そのまま維持す
る場合、Ｖu およびＶd は同時に偽似である。
【００１８】チャージポンプと併用されるこのタイプの
３状態位相検出器は、IEEE Transactions on Communica
tions, Vol.COM-28, No.11, p.1849 (1980)に掲載され
たエフ・エム・ガードナー(F.M.Gardner) の「チャージ
ポンプ位相同期ループ」と題する論文に記載されてい
る。ガードナーは論文中で、チャージポンプを位相検出
器の“３種類の状態によりコントロールされる３点電子
スイッチ”にほかならないと述べているが、本発明で
は、チャージポンプ１６とデータ遷移コンパレータ２２
の併用により、独特な方式でＰＡＭ電流パルスＩC をル
ープ濾波器１８に供給する。
３状態位相検出器は、IEEE Transactions on Communica
tions, Vol.COM-28, No.11, p.1849 (1980)に掲載され
たエフ・エム・ガードナー(F.M.Gardner) の「チャージ
ポンプ位相同期ループ」と題する論文に記載されてい
る。ガードナーは論文中で、チャージポンプを位相検出
器の“３種類の状態によりコントロールされる３点電子
スイッチ”にほかならないと述べているが、本発明で
は、チャージポンプ１６とデータ遷移コンパレータ２２
の併用により、独特な方式でＰＡＭ電流パルスＩC をル
ープ濾波器１８に供給する。
【００１９】これらのパルスの振幅は入力データ信号Ｖ
S の遷移密度に関連する。遷移密度は時間の関数として
変化するので、ＰＬＬは電流パルス振幅を動的に調整す
る。その結果、位相検出器利得（従って、ループ利得）
は密度の変動を補償する。従って、利得とループ動力学
は、比較的広い範囲のデータ遷移密度にわたって概ね一
定値に効果的に維持される。
S の遷移密度に関連する。遷移密度は時間の関数として
変化するので、ＰＬＬは電流パルス振幅を動的に調整す
る。その結果、位相検出器利得（従って、ループ利得）
は密度の変動を補償する。従って、利得とループ動力学
は、比較的広い範囲のデータ遷移密度にわたって概ね一
定値に効果的に維持される。
【００２０】有効位相検出器利得（従って、ループ利
得）はチャージポンプ１６およびコンパレータ２２によ
り動的に調整される。コンパレータ２２はデータ遷移間
で生じるクロックサイクルｎの数を計数し、適当な制御
信号ＶT を発生する。この制御信号ＶT により、チャー
ジポンプ１６は振幅ｎＩの電流パルスをループ濾波器１
８に出力することができる。
得）はチャージポンプ１６およびコンパレータ２２によ
り動的に調整される。コンパレータ２２はデータ遷移間
で生じるクロックサイクルｎの数を計数し、適当な制御
信号ＶT を発生する。この制御信号ＶT により、チャー
ジポンプ１６は振幅ｎＩの電流パルスをループ濾波器１
８に出力することができる。
【００２１】例えば、図２（減衰係数がＤ＝１／３の場
合）において、ｔ0 −ｔ1 の間隔の間に、ｔ1 における
データ遷移の前に、３個のクロックサイクルが発生す
る。従って、コンパレータ２２は適当な制御信号ＶT を
チャージポンプ１６に供給し、これにより、振幅３Ｉの
電流パルス（図２には図示せず）を約ｔ1 においてルー
プ濾波器に供給する。パルスの符号は、クロック信号が
データ信号を遅らせるか又は引込むかに応じて、それぞ
れ正もしくは負の何れかになる。
合）において、ｔ0 −ｔ1 の間隔の間に、ｔ1 における
データ遷移の前に、３個のクロックサイクルが発生す
る。従って、コンパレータ２２は適当な制御信号ＶT を
チャージポンプ１６に供給し、これにより、振幅３Ｉの
電流パルス（図２には図示せず）を約ｔ1 においてルー
プ濾波器に供給する。パルスの符号は、クロック信号が
データ信号を遅らせるか又は引込むかに応じて、それぞ
れ正もしくは負の何れかになる。
【００２２】図４〜６を参照しながら、ＰＡＭ制御電流
の発生方法について更に詳細に説明する。図３および図
４の対応する構成部品には同じ参照符号が付されてい
る。この実施例では、ループ濾波器１８は、入力端子と
設置端子間で接続されたコンデンサＣ1 と抵抗器Ｒ1 と
の直列結合およびＲ1 −Ｃ1 結合と並列に結合された平
滑コンデンサＣ2 を有する標準的な２次濾波器である。
の発生方法について更に詳細に説明する。図３および図
４の対応する構成部品には同じ参照符号が付されてい
る。この実施例では、ループ濾波器１８は、入力端子と
設置端子間で接続されたコンデンサＣ1 と抵抗器Ｒ1 と
の直列結合およびＲ1 −Ｃ1 結合と並列に結合された平
滑コンデンサＣ2 を有する標準的な２次濾波器である。
【００２３】これに対し、データ遷移コンパレータ２２
はデータ遷移検出器２２．１（例えば、整流器の後の微
分器）からなる。データ遷移検出器２２．１の入力端は
ＶSに接続され、その出力端はカウンタ２２．２のクリ
ア入力ＣＬＲに接続されている。カウンタの増分入力Ｉ
ＮＣはＶO に結合されている。これに対し、カウンタの
並列出力はチャージポンプ１６に結合されるコントロー
ル電圧ＶTi（ｉ＝２，３，４・・・）である。これによ
り、スイッチＳi およびＳi ´（ｉ＝２，３，４・・
・）の状態がコントロールされる。
はデータ遷移検出器２２．１（例えば、整流器の後の微
分器）からなる。データ遷移検出器２２．１の入力端は
ＶSに接続され、その出力端はカウンタ２２．２のクリ
ア入力ＣＬＲに接続されている。カウンタの増分入力Ｉ
ＮＣはＶO に結合されている。これに対し、カウンタの
並列出力はチャージポンプ１６に結合されるコントロー
ル電圧ＶTi（ｉ＝２，３，４・・・）である。これによ
り、スイッチＳi およびＳi ´（ｉ＝２，３，４・・
・）の状態がコントロールされる。
【００２４】チャージポンプ自体は、振幅ｎＩ（ｎ＝
１，２，３・・・）の正電流制御パルスＩC をループ濾
波器に伝えるためにスイッチＳ１を介してノードＮに接
続された並列接続電流ソースＩi （ｉ＝１，２，３・・
・）の第１のバンク１６．１および同様に、負電流制御
パルスＩC をループ濾波器に伝えるためにスイッチＳ１
´を介してノードＮに接続された並列接続電流ソースＩ
i ´（ｉ＝１，２，３・・・）の第２のバンク１６．２
を含む。
１，２，３・・・）の正電流制御パルスＩC をループ濾
波器に伝えるためにスイッチＳ１を介してノードＮに接
続された並列接続電流ソースＩi （ｉ＝１，２，３・・
・）の第１のバンク１６．１および同様に、負電流制御
パルスＩC をループ濾波器に伝えるためにスイッチＳ１
´を介してノードＮに接続された並列接続電流ソースＩ
i ´（ｉ＝１，２，３・・・）の第２のバンク１６．２
を含む。
【００２５】電流パルスの振幅は、ＶTiの制御下で閉成
されるスイッチＳi またはＳi ´（ｉ＝２，３，４・・
・）の数により決定される。これに対し、電流パルスＩ
C の持続時間（幅）は、スイッチＳi またはＳi ´がそ
れぞれ位相検出器出力Ｖu およびＶd の制御下で閉成さ
れ時間の長さにより決定される。従って、電流パルスＩ
C の幅は位相検出器により発生される位相誤差に関連す
る。その結果、かなり（例えば、０〜５０％）変動す
る。しかし、図５では、説明の便宜上、パルスＩC は同
じ持続時間で図示されている。
されるスイッチＳi またはＳi ´（ｉ＝２，３，４・・
・）の数により決定される。これに対し、電流パルスＩ
C の持続時間（幅）は、スイッチＳi またはＳi ´がそ
れぞれ位相検出器出力Ｖu およびＶd の制御下で閉成さ
れ時間の長さにより決定される。従って、電流パルスＩ
C の幅は位相検出器により発生される位相誤差に関連す
る。その結果、かなり（例えば、０〜５０％）変動す
る。しかし、図５では、説明の便宜上、パルスＩC は同
じ持続時間で図示されている。
【００２６】図４において、位相検出器１４はクロック
信号ＶO の例えば、立上がり端部を入力信号ＶS のデー
タ遷移と比較する。正ＶＣＯ利得ＫO と“早期”クロッ
ク遷移を仮定すると、パルスは“下向き”出力Ｖd で発
生される。このパルスは制御電圧ＶC を低下させる。従
って、ＶO の周波数（すなわち、クロック速度）を遅ら
せる。しかし、図５のクロックは説明の便宜上、一定の
周波数を有するように図示されている。（大抵の場合、
実際の周波数シフトは模式図では目に見えないほどのも
のである。）逆に言えば、クロック遷移が“遅い”場
合、パルスは“上向き”出力Ｖu で発生され、クロック
速度を加速する。
信号ＶO の例えば、立上がり端部を入力信号ＶS のデー
タ遷移と比較する。正ＶＣＯ利得ＫO と“早期”クロッ
ク遷移を仮定すると、パルスは“下向き”出力Ｖd で発
生される。このパルスは制御電圧ＶC を低下させる。従
って、ＶO の周波数（すなわち、クロック速度）を遅ら
せる。しかし、図５のクロックは説明の便宜上、一定の
周波数を有するように図示されている。（大抵の場合、
実際の周波数シフトは模式図では目に見えないほどのも
のである。）逆に言えば、クロック遷移が“遅い”場
合、パルスは“上向き”出力Ｖu で発生され、クロック
速度を加速する。
【００２７】チャージポンプ１６の動作について説明す
る。ここで、各電流ソースは大きさＩの電流を供給する
ものと仮定する。Ｖu におけるパルスはスイッチＳ１を
閉成し、そして、バンク１６．１をループ濾波器１８に
接続する。濾波器に供給される制御電流ＩC の振幅はＩ
＋ｋＩである。すなわち、Ｉ（Ｉ1 から）に、閉成され
るスイッチＳi （ｉ＝２，３・・・）の数に応じてｋＩ
（ｋ＝０，１，２・・・）を足した値である。
る。ここで、各電流ソースは大きさＩの電流を供給する
ものと仮定する。Ｖu におけるパルスはスイッチＳ１を
閉成し、そして、バンク１６．１をループ濾波器１８に
接続する。濾波器に供給される制御電流ＩC の振幅はＩ
＋ｋＩである。すなわち、Ｉ（Ｉ1 から）に、閉成され
るスイッチＳi （ｉ＝２，３・・・）の数に応じてｋＩ
（ｋ＝０，１，２・・・）を足した値である。
【００２８】ＩC の持続時間はＶu の持続時間に左右さ
れる。スイッチＳ１´に印加されるパルスＶd について
も同様である。両方の場合とも、カウンタ２２．２は、
隣接するデータ遷移間で生じるクロック遷移の数を計数
することによりスイッチＳiおよびＳi ´（ｉ＝２，３
・・・）の閉成をコントロールする。データ遷移が起こ
る（ｔ0 ，図５参照）場合、遷移検出器２２．１はカウ
ンタ２２．２をクリアし、ＶTi（ｉ＝２，３・・・）を
全てゼロにセットする。
れる。スイッチＳ１´に印加されるパルスＶd について
も同様である。両方の場合とも、カウンタ２２．２は、
隣接するデータ遷移間で生じるクロック遷移の数を計数
することによりスイッチＳiおよびＳi ´（ｉ＝２，３
・・・）の閉成をコントロールする。データ遷移が起こ
る（ｔ0 ，図５参照）場合、遷移検出器２２．１はカウ
ンタ２２．２をクリアし、ＶTi（ｉ＝２，３・・・）を
全てゼロにセットする。
【００２９】これにより、電流ソースＩi およびＩi ´
（ｉ＝２，３・・・）は動作不能になる。データ遷移が
ｔ0 の後に起こる場合、電流ソースＩi またはＩi ´
は必要な制御電流を供給する。しかし、図５に示される
ように、ｔ1 における２番目の立上がりクロックエッジ
までにデータ遷移が起きない場合、ＶT2は（ｔ2 におけ
る）クロックサイクルのトレーリングエッジまで高くな
る。これにより、ＶT2はＳ2 およびＳ2 ´を閉成し、そ
して、ループ濾波器へ注入するための制御電流Ｉ2 およ
びＩ2 ´を生成する。（前記のように、正制御電流Ｉ2
または負制御電流Ｉ2 ´は、Ｖu またはＶd について現
れるパルスに応じて注入される。）
（ｉ＝２，３・・・）は動作不能になる。データ遷移が
ｔ0 の後に起こる場合、電流ソースＩi またはＩi ´
は必要な制御電流を供給する。しかし、図５に示される
ように、ｔ1 における２番目の立上がりクロックエッジ
までにデータ遷移が起きない場合、ＶT2は（ｔ2 におけ
る）クロックサイクルのトレーリングエッジまで高くな
る。これにより、ＶT2はＳ2 およびＳ2 ´を閉成し、そ
して、ループ濾波器へ注入するための制御電流Ｉ2 およ
びＩ2 ´を生成する。（前記のように、正制御電流Ｉ2
または負制御電流Ｉ2 ´は、Ｖu またはＶd について現
れるパルスに応じて注入される。）
【００３０】同様に、３番目のクロックサイクルの立上
がりエッジであるｔ3 までデータ遷移の無い状態が継続
する場合、ｔ4 において、ＶT3は高くなり、Ｓ2 および
Ｓ2´を閉成する。その結果、電流ソースＩ3 およびＩ3
´はループ濾波器に電流を注入する。ｔ0 −ｔ5 の間
隔の間にデータ遷移が無い場合、Ｖu およびＶd の両方
とも低い。これは３状態位相検出器の第３の状態であ
る。
がりエッジであるｔ3 までデータ遷移の無い状態が継続
する場合、ｔ4 において、ＶT3は高くなり、Ｓ2 および
Ｓ2´を閉成する。その結果、電流ソースＩ3 およびＩ3
´はループ濾波器に電流を注入する。ｔ0 −ｔ5 の間
隔の間にデータ遷移が無い場合、Ｖu およびＶd の両方
とも低い。これは３状態位相検出器の第３の状態であ
る。
【００３１】最後に、ｔ5 でデータ遷移が起こる場合、
位相検出器は遷移を検出し、そして、制御電圧Ｖd をチ
ャージポンプに印加する。これにより、制御電流パルス
ＩC＝−３Ｉがループ濾波器に入力される。同様に、図
５は例えば、振幅＋２Ｉ，−Ｉ，＋４Ｉ，−Ｉ，−Ｉお
よび＋Ｉの各制御電流パルスがそれぞれｔ6 〜ｔ11の時
点におけるチャージポンプにより生成されることを示し
ている。このようにして、位相検出器利得（従って、ル
ープ利得）は調整され、データ信号の遷移密度の変化を
補償する。
位相検出器は遷移を検出し、そして、制御電圧Ｖd をチ
ャージポンプに印加する。これにより、制御電流パルス
ＩC＝−３Ｉがループ濾波器に入力される。同様に、図
５は例えば、振幅＋２Ｉ，−Ｉ，＋４Ｉ，−Ｉ，−Ｉお
よび＋Ｉの各制御電流パルスがそれぞれｔ6 〜ｔ11の時
点におけるチャージポンプにより生成されることを示し
ている。このようにして、位相検出器利得（従って、ル
ープ利得）は調整され、データ信号の遷移密度の変化を
補償する。
【００３２】前記の構成は本発明により実施可能な多数
の実施例のうちの極一部を説明したものである。従っ
て、記載はされていないが、その他の多くの構成も本発
明に従って当然実施可能である。本発明のＰＬＬシステ
ムで使用するのに好適な当業者に周知のカウンタ２２．
２で別の設計のものも多数存在する。このような設計例
のうちの一例を図６に示す。ここでは、複数個のＤ−フ
リップフロップが直列状に配列されている。
の実施例のうちの極一部を説明したものである。従っ
て、記載はされていないが、その他の多くの構成も本発
明に従って当然実施可能である。本発明のＰＬＬシステ
ムで使用するのに好適な当業者に周知のカウンタ２２．
２で別の設計のものも多数存在する。このような設計例
のうちの一例を図６に示す。ここでは、複数個のＤ−フ
リップフロップが直列状に配列されている。
【００３３】論理状態に対応するｄｃ電圧が第１のフリ
ップフロップのＤ入力に印加され、そして、各フリップ
フロップのＱ出力から制御電圧（ＶTi）（ｉ＝２，３・
・・）が取り出される。ＶＣＯからの増分信号ＩＮＣは
フリップフロップのクロック入力ＣＬＫに入力され、デ
ータ遷移検出器２２．１からのクリア信号ＣＬＫはそれ
ぞれのクリア入力端に入力される。
ップフロップのＤ入力に印加され、そして、各フリップ
フロップのＱ出力から制御電圧（ＶTi）（ｉ＝２，３・
・・）が取り出される。ＶＣＯからの増分信号ＩＮＣは
フリップフロップのクロック入力ＣＬＫに入力され、デ
ータ遷移検出器２２．１からのクリア信号ＣＬＫはそれ
ぞれのクリア入力端に入力される。
【００３４】更に、前記の説明はアナログＰＬＬシステ
ムに関するものであるが、本発明は全てのデジタルＰＬ
Ｌ、例えば、デジタルループ濾波器およびデジタル位相
検出器を有するＰＬＬ，ＦＰＧＡまたはＤＳＰで実現さ
れるＰＬＬまたはマイクロプロセッサのソフトウエアで
実現されるＰＬＬなどについても適用できる。
ムに関するものであるが、本発明は全てのデジタルＰＬ
Ｌ、例えば、デジタルループ濾波器およびデジタル位相
検出器を有するＰＬＬ，ＦＰＧＡまたはＤＳＰで実現さ
れるＰＬＬまたはマイクロプロセッサのソフトウエアで
実現されるＰＬＬなどについても適用できる。
【００３５】最後に、本発明は、データがコード化さ
れ、それにより、データ遷移間で生じることができるデ
ータビットの数に上限が存在するようなシステムで好都
合に使用される。このようなコード化方法は例えば、マ
ンチェスタコード化方法およびランレングス限界コード
化方法などである。しかし、本発明はこのようなシステ
ムにおける使用に限定されない。
れ、それにより、データ遷移間で生じることができるデ
ータビットの数に上限が存在するようなシステムで好都
合に使用される。このようなコード化方法は例えば、マ
ンチェスタコード化方法およびランレングス限界コード
化方法などである。しかし、本発明はこのようなシステ
ムにおける使用に限定されない。
【００３６】従って、図３または図４に示された本発明
の実施例を前記のタイプの上限のないシステムで使用す
る場合もＰＬＬはループ利得補償を行うことができる。
従って、比較的低い遷移密度のデータ信号がより一層の
電流を“要求”するとしても、物理的設計によりもたら
される最大数の電流ソースでチャージポンプが既にスイ
ッチされる点で、本発明は従来技術よりも優れている。
の実施例を前記のタイプの上限のないシステムで使用す
る場合もＰＬＬはループ利得補償を行うことができる。
従って、比較的低い遷移密度のデータ信号がより一層の
電流を“要求”するとしても、物理的設計によりもたら
される最大数の電流ソースでチャージポンプが既にスイ
ッチされる点で、本発明は従来技術よりも優れている。
【００３７】
【発明の効果】以上説明したように、本発明によれば、
ＰＬＬシステムのループ利得をデータ信号の遷移密度に
応じて制御することができ、その結果、遷移密度が変動
したとしても、ループ利得を殆ど一定に維持することが
できる。
ＰＬＬシステムのループ利得をデータ信号の遷移密度に
応じて制御することができ、その結果、遷移密度が変動
したとしても、ループ利得を殆ど一定に維持することが
できる。
【図１】ＰＬＬの性能に対するデータ遷移依存性利得の
悪影響を説明するのに使用される波形図である。
悪影響を説明するのに使用される波形図である。
【図２】ＰＬＬの性能に対するデータ遷移依存性利得の
悪影響を説明するのに使用される波形図である。
悪影響を説明するのに使用される波形図である。
【図３】本発明の一例によるＰＬＬシステムのブロック
図である。
図である。
【図４】図３の実施例に回路を組み合わせたブロック図
である。
である。
【図５】図４の実施例の動作を説明するのに有用な波形
図である。
図である。
【図６】図３のカウンタの模式的構成図である。
１０ 本発明によるＰＬＬシステム １２ 帰還ループ １４ 位相検出器 １６ チャージポンプ １８ ループ濾波器 ２０ 電圧制御発振器 ２２ データ遷移コンパレータ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7928−5Ｋ Ｈ０４Ｌ 7/02 Ｂ
Claims (15)
- 【請求項１】 入力データ信号をクロック信号に同期さ
せる位相同期ループ（ＰＬＬ）システムにおいて、 (a) データ信号遷移間で生じるクロック信号遷移の数を
計数するステップと、 (b) 前記計数ステップ(a) に応答して、前記システムの
ループ利得を変更するステップとを特徴とする入力デー
タ信号とクロック信号との同期方法。 - 【請求項２】 ステップ(b) において、入力信号の遷移
密度の変化に対して、平均ループ利得は概ね一定に維持
されることを特徴とする請求項１の方法 - 【請求項３】 前記入力信号の位相と前記クロック信号
の位相を比較する位相検出器を有するシステムにおい
て、 ステップ(b) は、前記計数ステップ(a) に応答して、前
記位相検出器の有効利得を変更することを特徴とする請
求項１の方法。 - 【請求項４】 前記システムは、前記位相検出器の出力
を濾波するループ濾波器を含み、 ステップ(b) は、前記ループ濾波器に電流パルスを注入
し、 前記パルスの振幅は、ステップ(a) で計数された前記遷
移の数に関連することを特徴とする請求項３の方法。 - 【請求項５】 前記注入ステップは、前記電流パルスが
前記ループ濾波器に注入される時点を決定するために、
前記位相検出器の出力を使用することを特徴とする請求
項４の方法。 - 【請求項６】 データ入力信号をクロック信号に同期す
る方法において、 (a) 前記クロック信号を発生するステップと、 (b) 前記データ入力信号の位相を前記クロック信号の位
相と比較し、ボルト／ラジアンで測定される特性利得を
生成し、第１の制御信号を発生するステップと， (c) 前記第１の制御信号に応答して前記クロック信号の
周波数を変調するステップと、 (d) 隣接するデータ信号遷移間で生じる立上がり（また
は立下がり）クロック信号の数を計数するステップと、 (e) 前記計数ステップに応答して前記利得を変更するス
テップとを有することを特徴とするデータ入力信号とク
ロック信号との同期方法。 - 【請求項７】 ステップ(e) において、利得は、前記入
力信号の遷移密度の変化に対して利得が概ね一定に維持
されるように変更されることを特徴とする請求項６の方
法。 - 【請求項８】 ステップ(e) は、前記第１の制御信号に
応答して、電流パルスを発生し、 前記パルスの振幅はステップ(b) で計数される数に関連
し、 ステップ(c) における前記クロック信号周波数の変調
は、前記電流パルスに応答することを特徴とする請求項
６の方法。 - 【請求項９】 入力データ信号をクロック信号に同期
し、前記入力信号と前記クロック信号の間の位相差に関
連する特性ループ利得を有する位相同期ループサブシス
テムと、 前記入力信号のデータ遷移密度と前記クロック信号のデ
ータ遷移密度との差に応答して前記ループ利得を変更す
る変調器とからなることを特徴とするデータシステム。 - 【請求項１０】 前記変調器は、前記入力信号の密度の
変化に対して前記利得を概ね一定に維持するようにルー
プ利得を変更することを特徴とする請求項９のシステ
ム。 - 【請求項１１】 前記変調器は、 データ遷移密度の前記差に関連する第１の制御信号を発
生するコンパレータと、 前記第１の制御信号に応答して前記ループに電流パルス
を注入するソースと、 を更に有することを特徴とする請求項９のシステム。 - 【請求項１２】 前記コンパレータは、隣接するデータ
信号遷移間の立上がり（または立下がり）クロック信号
遷移の数を計数し、 前記ソースは、前記コンパレータにより計数された前記
数に関連する振幅のパルスを注入することを特徴とする
請求項１１のシステム。 - 【請求項１３】 前記ループサブシステムは、前記入力
信号と前記クロック信号との間の位相差に応答する第２
の制御信号を発生する３状態位相検出器を含み、 前記パルスの注入タイミングは、前記位相検出器により
発生された前記第２の制御信号に応答する；ことを特徴
とする請求項１２のシステム。 - 【請求項１４】 前記ループサブシステムは、前記クロ
ック信号を発生する発振器，前記発振器の周波数を変更
するための濾波された第３の制御信号を供給するループ
濾波器を含み、 前記ソースは、前記第３の制御信号を発生するために、
前記濾波器に前記電流パルスを供給することを特徴とす
る請求項１３のシステム。 - 【請求項１５】 入力データ信号をクロック信号に同期
するための位相同期ループサブシステムにおいて、 第１の制御信号に応答して前記クロック信号を発生する
発振器と、 前記入力信号の位相と前記クロック信号の位相を比較
し、この比較結果に応答して第２の制御信号を発生する
位相検出器と、 その持続時間は前記数に関連する第３の制御信号を発生
するために、隣接するデータ信号遷移間に生じる立上が
り（または立下がり）クロック信号遷移の数を計数する
コンパレータと、 その出力は前記第１の制御信号を前記発振器に供給する
低域濾波器と、 振幅変調電流パルスを前記濾波器に注入する電流ソース
と、 からなり、 前記パルスの注入タイミングは、前記位相検出器からの
前記第２の制御信号に応答し， 前記パルスの振幅は、前記コンパレータからの前記第３
の制御信号に応答し、かつ、前記入力信号の遷移密度の
変化に対してループ利得を概ね一定に維持することを特
徴とする位相同期ループサブシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US936824 | 1992-08-28 | ||
| US07/936,824 US5315270A (en) | 1992-08-28 | 1992-08-28 | Phase-locked loop system with compensation for data-transition-dependent variations in loop gain |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06188727A true JPH06188727A (ja) | 1994-07-08 |
Family
ID=25469122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5222305A Pending JPH06188727A (ja) | 1992-08-28 | 1993-08-16 | 入力データ信号とクロック信号との同期方法とデータシステム |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5315270A (ja) |
| EP (1) | EP0585090B1 (ja) |
| JP (1) | JPH06188727A (ja) |
| KR (1) | KR940004972A (ja) |
| DE (1) | DE69325685T2 (ja) |
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| JP2006518130A (ja) * | 2003-01-17 | 2006-08-03 | ザイリンクス インコーポレイテッド | クロックおよびデータリカバリ位相ロックループならびに高速位相検出器アーキテクチャ |
| JP3881891B2 (ja) * | 1999-12-03 | 2007-02-14 | 富士通株式会社 | 位相同期ループ回路ならびに該回路を備える光中継装置、光端局装置および光通信システム |
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Families Citing this family (53)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3241079B2 (ja) * | 1992-02-24 | 2001-12-25 | 株式会社日立製作所 | ディジタル位相同期回路 |
| JP3643385B2 (ja) * | 1993-05-19 | 2005-04-27 | 株式会社東芝 | 半導体回路装置 |
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| US5619161A (en) * | 1994-08-31 | 1997-04-08 | International Business Machines Corporation | Diffrential charge pump with integrated common mode control |
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