JPH04134672A - デジタルｖｆｏ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、ＦＤＤ　（フロッピーディスク装置）から
のリードデータ信号をデータパルスとクロックパルスに
分離する為のウィンドウ信号を発生するＦＤＤ用データ
セパレータに関する。

［従来の技術］ 一般に、ＦＤＣ（フロッピーディスクコントローラ）で
はＦＤＤから送られて来るＭＦＭ記録方式のリードデー
タ信号をクロックパルスとデータパルスに分離する為に
、リードデータ信号の周波数変化に追従するウィンドウ
信号を発生するＦＤＤ用データセパレータを必要とする
。

このデータセパレータは一般にアナログＶＦＯ（可変周
波数発生器）を用いてウィンドウ信号を発生させるが、
このアナログＶＦＯデータセパレータは、温度によって
フィルタ特性が変わるなどの外部環境の影響を受は易く
、外付は部品（抵抗、コンデンサ）を必要とする等の欠
点があった。

そこで、近年、論理回路のみで構成したデジタルＶＦＯ
データセパレータが知られている。

この種のデータセパレータは第１６図に示す如く、位相
比較回路ｌ、バイアス発生回路２、デジタルＶＦＯ３、
データセパレート回路４を有し、リードデータ信号の周
波数変化に追従するウィンドウ信号を発生させる為に、
位相比較回路ｌは第１７図に示す如くウィンドウ信号の
半周期の中心と、リードデータ信号との位相差を検出し
、この位相差でバイアス発生回路２のバイアス値を変化
させ、このバイアス値をもってデジタルＶＦＯ３の発振
周波数を制御し、このデジタルＶＦＯ３の出力をウィン
ドウ信号として位相比較回路ｌにフィードバックするＰ
ＬＬ構成となっている。

このように構成されたデータセパレータにおいては、デ
ジタルＶＦＯ３の発振周波数を制御することより、リー
ドデータ信号にロック（同期）した正確なウィンドウ信
号が得られる。なお、デジタルＶＦＯ３はウィンドウ信
号に同期し、その繕周期の信号（位相比較用信号）を発
生させる必要があり（第１７図参照）、この位相比較用
信号をバイアス値によって得られればその２分周信号を
もってウィンドウ信号とすればよい。

第１８図はデジタルＶＦＯ３のブロック構成図で、デジ
タルＶＦＯ３はロード付きカウンタ３１．２ビットバイ
ナリカウンタ３−２を有し、ロード付きカウンタ３−１
はバイナリカウンタで、１６ＭＨｚの基本クロック信号
ＣＬＯＣＫを計数し、その値が「０」となる毎にアクテ
ィブロウの信号（カウンタ出力）ＢＯを２ビット八イナ
リカウンタ３−２に与えると共に、自己にロード信号Ｌ
Ｏとして帰還させる。この場合、ロード付きカウンタ３
−１はロード信号ＬＯに同期して５ビツトのバイアス値
ＢＩＴＯ−ＢＩＴ４をロードする。２ビツト／へイナリ
カウンタ３−２はロード付きカウンタ３−１からの信号
「万を計数することによりウィンドウ信号ＷＩＮＤＯＷ
およびその半周期の位相比較用信号ＷＭＩＤを出力する
。なお、ウィンドウ信号ＷＩＮＤＯＷの基準周期は４ｕ
ｓ（基本クロック信号ＣＬＯＫの６４分周）である。

このように構成されたデジタルＶＦＯ３は第１９図およ
び第２０図に示す如く動作する。

第１９図はバイアス値ＢＩＴＯ〜ＢＩＴ４の出力タイミ
ングを示し、通常ＭＦＭ記録方式のり−ドデータ信号と
ウィンドウ信号ＷＩＮＤＯＷとの位相比較は最高でもウ
ィンドウ信号の１周期に１回なので、バイアス値もウィ
ンドウ信号の１周期に１回の割り合いで送られて来る。

第２０図は入力されたバイアス値からウィンドウ信号の
周期が変化する様子を示している。

ここで、ロード付きカウンタ３−１はその値がｒｏＯＨ
Ｊ　　（１６進表現、以下同じ）の時に出力する信号Ｂ
Ｏによってバイアス値をロードするが、この場合、５ビ
ツトのバイアス値がｒＯＦＨ」のときにそれをロードす
ると、カウンタ値は基本クロック信号ＣＬＯＫの１周期
毎に「ｏＦＨ」、ｒＯＥＨＪ　、−旧・、ｒｏ　ＩＨＪ
、ｒｏＯＨＪの如く変化し、ロード付きカウンタ３−１
は１６進カウンタとして動作する（第１７図参照）。

ここで、バイアス値ｒＯＦＨＪの時、基準周期（基本ク
ロック信号に換算すると６４クロツク）のウィンドウ信
号を発生するが、この場合のカウンタ周期は１６クロツ
クで、ウィンドウ信号のｈ周期、位相比較用信号の繕周
期に相当し、この値がカウンタ基準周期となる。

しかして、バイアス値がｒＯＦＨＪに対してｒ−１（Ｏ
ＥＨ）Ｊ、ｒ−２（ＯＤＨ）Ｊ、ｒ＋１（ＩＯＨ）Ｊ、
ｒ＋２　（１１Ｈ）Ｊされた場合には、カウンタ周期は
第２０図Ｂ、Ｃ，Ｄ、Ｅの如く変化する。

即ち、バイアス値ｒＯＥＨＪの場合、カウンタ周期はそ
の基準周期に対して基本クロック信号の１周期分少なく
なり、また、バイアス値がｒＯＤＨ」の場合、カウンタ
周期はその基準周期に対して基本クロック信号の２周期
分少なくなる。

方、バイアス値がｒｌＯＨＪの場合、カウンタ周期は１
周期分多くなり、またｒｌｌＨＪの場合、カウンタ周期
は２周期分多くなる。

このようにデジタルＶＦＯ３に入力されるバイアス値が
変化すると、カウンタ周期がその基準周期に対して伸び
縮みし、それに伴ってウィンドウ信号および位相比較用
信号の周期が変化する為、リードデータ信号の周波数変
動に対してウィンドウ信号や位相比較用信号が追従する
ようになる。

［発明が解決しようとする課題］ ところで、この種のデータセパレータにおいてバイアス
値は、ウィンドウ信号の１周期に１回の割り合いで送ら
れて来る為、同じバイアス値がウィンドウ信号のｈ周期
毎にロード付きカウンタ３−１にロードされる。したが
って、第２１図に示ス如く、例えばバイアス値がその基
準値ｒＯＦＨ」に対して＋１ｒｌＯＨＪされた場合、カ
ウンタ周期はウィンドウ信号のｈ周期毎にその基準周期
に対して夫々「＋１」される結果、ウィンドウ信号（デ
ユーティ比５０％）は、１周期全体として４クロック分
周期が増加したものとなる。

また、バイアス値がその基準値に対して一２ｒＯＤＨＪ
された場合、カウンタ周期はウィンドウ信号のｈ周期毎
にその基準周期に対して夫々「−２」される結果、ウィ
ンドウ信号（デユーティ比５０％）は１周期全体として
８クロック分周期が減少したものとなる。

この為、ウィンド９信号は最高でも基本クロック信号の
４クロック分の精度でしかその周期を増減することがで
きないという欠点があった。

いま、基本クロック信号の周期なＴｃ　＝ｌｌｉ２．５
ｎｓ＝１６ＭＨｚ、バイアス値をｎ、ＶＦＯ基本出力信
号周期（ウィンドウ信号の基準周期）をＴｏ　＝４ｕｓ
＝２５０ＫＨｚ、ＶＦＯ出力信号周期をＴ、その周波数
をｆとすると、 ｎ＝ｏ、＋１、＋２、・・・・・・＋１５の時、となる
。

すると、デジタルＶＦＯにおいて周波数制御の細かさ、
つまり分解能の限界は、 となり、これ以上の分解能で周波数を制御することがで
きなかった。

この発明の課題は、ウィンドウ信号のデユーティ比：５
０％をくずすことなく簡単な回路構成でウィンドウ信号
の周波数を精度良く調整できるようにすることである。

［課題を解決するための手段］ この発明の手段は次の通りである。

（１）、デジタルＶＦＯはＦＤＤからのリードデータ信
号をデータパルスとクロックパルスとに分離する為のウ
ィンド９信号を発生する。

（２）、位相比較回路はリードデータ信号とウィンドウ
信号との位相差を比較する。

（３）、制御回路ｊよこの位相比較回路の出力結果から
前記デジタルＶＦＯに入力される入力値（バイアス値）
を変化させることによりデジタルＶＦＯから出力される
ウィンドウ信号の発振周波数を制御する。

（４）、更に前記デジタルＶＦＯは基本クロック信号を
計数すると共に、この計数値に応じて前記ウィンドウ信
号を出力するカウンタと、このカウンタの出力ビットの
重みを反転した反転結果と前記入力値とを比較する比較
器と、この比較器の出力結果から前記カウンタの動作を
制御する為の制御信号を発生出力する信号発生器とを備
えた！！成となっている。なお、カウンタの出力ビット
の重みを反転した結果、カウンタ値が１０進数のｒｌＪ
のときには「８」、「２」のときには「４」、「３」の
ときには「１２」・・・川となる。

［作　用］ この発明の手段の作用は次の通りである。

いま、位相比較回路はＦＤＤかも送られて来るＭＦＭ記
録方式のリードデータ信号とデジタルＶＦＯから送られ
て来るウィンドウ信号との位相差を比較し、その結果、
リードデータ信号がウィンドウ信号より進み位相となっ
た場合や遅れ位相となった場合にはその位相差に応じた
信号を制御回路に与える。

すると、制御回路は位相比較回路の出力結果からデジタ
ルＶＦＯに入力される入力値を位相差に応じて変化させ
る。

ここで、デジタルＶＦＯにおいて、比較器はこの入力値
とカウンタの出力ビットを反転した反転結果とを比較し
、信号発生器はこの比較結果に応じてカウンタ動作を制
御する為の制御信号を発生出力する。

いま、ウィンドウ信号の１周期において、基本タロツク
信号を計数することによりカウンタ計数値がｌθ進数の
「０」、ｒｌＪ・・・・・・「１５」・・・・・・の如
く変化するものとし、また、比較器は入力値Ａとカウン
タの出力ビットを反転した反転結果Ｂとを比較した際に
、Ａ＞Ｈの条件が成立するときに制御信号を出力するも
のとする。

この場合、入力値Ａが例えばｒＡ＝４Ｊのとき、Ａ＞Ｂ
が成立するのは反転結果ＢがｒＱＪ、ｒｌＪ、「２」、
「３」のときであるが、この値Ｂはウィンドウ信号の１
周期においてバラバラに分散されている為、それに応じ
て出力される制御信号の出力タイミングも適度に分散さ
れる。

この制御信号に基づいてカウンタの動作が制御される。

この場合、制御信号としては例えば２種類の信号が出力
され、その一方はカウンタを基本クロック信号の１パル
ス分余計に歩進させてカウンタ周期をその基準同期より
もｌパルス減少させることによりウィンドウ信号の周期
を減少させる信号である。また、他方の信号はカウンタ
な基本クロック信号の１パルス停止させてカウンタ周期
をその基準周期よりもｌパルス増加させることによりウ
ィンドウ信号の周期を増加させる信号である。ここで、
上述したようにこれらの制御信号はウィンドウ信号の１
周期において適度に分散されているので、ウィンドウ信
号のデユーティ比はほぼ５０％に近似したものとなる。

したがって、ウィンドウ信号のデユーティ比÷５０％を
くずすことなく簡単な回路構成でウィンドウ信号の周波
数を精度良く調整することができる。

［第１実施例］ 以下、第１図〜第１０図を参照して第１実施例を説明す
る。

なお、本実施例において、ＦＤＤデータセパレータを構
成するデジタルＶＦＯ３は第１図に示す如く構成されて
いるが、位相比較回路ｌ、バイアス発生回路２、データ
セパレート回路４は上述した第１６図と同様に構成され
ているので以下その説明を省略するものとする。

第１図はデジタルＶＦＯ３のブロック構成図で、デジタ
ルＶＦＯ３は絶対値変換器３−１１、比較器３−１２、
カウンタ３−１３、発振器３−１４、タイミング生成器
３−１５を有する構成となっている。

絶対値変換器３−１１はバイアス発生回路２から送られ
て来た５ビツト構成のバイアス値Ｄｏ〜Ｄ４を絶対値に
変換出方し、比較器３−１２に与える。ここで、第２図
はバイアス値ＤｏへＤ４とそれに対応する絶対値変換器
３−１１の出力値ＩＤＯｌ〜ＩＤ３１との関係を示して
いる。なお、バイアス値ＤＯへＤ４はリードデータ信号
とウィンドウ信号とが同期する場合の値ｒＯ（１０進数
）」を基準とし、リードデータ信号がウィンドウ信号よ
りも遅れ位相の場合にはその位相差に応じてｒｌＪ、「
２」・・・・・・「１５」の範囲内で変化し、また進み
位相の場合にはその位相差に応じて「−１」、「−２ノ
・・・・・・ｒ−１５Ｊの範囲内で変化する。これによ
って変換された絶対値ＩＤ０１〜ＩＤ３１は比較器３〜
１２にデータＡＯ−Ａ３として与えられる。

カウンタ３−１３は発振器３−１４からの基本クロック
信号（１６ＭＨ２）を計数するｎ段（本実施例において
は６段）のバイナリカウンタで、その各ビット出力ＱＯ
〜Ｑ５のうち下位２ビットＱＯｌＱｌはタイミング生成
器３−１５にそのまま入力され、他の上位ピッ）Ｑ２〜
Ｑ５はその重みを反転した比較器３−１２の入力端子に
データＢ３〜ＢＯとして入力されている。

第３図はカウンタ３−１３のビット出力Ｑ２〜Ｑ５とそ
の重みを反転したデータＢＯ〜Ｂ３との対応図で、ビッ
ト出力Ｑ２〜Ｑ５の値は基本クロック信号に応じて「０
」〜「１５」の範囲内において連続的に「１」ずつカウ
ントアツプされてゆくのに対し、データＢＯ〜Ｂ３は連
続的に変化せず、ｒＯＪ〜「１５」の値が適当に分散さ
れたものとなる。

なお、カウンタ３−１３の最上位ビットの出力Ｑ５はＶ
ＦＯ出力信号（ウィンドウ信号）となる。

第４図は基本クロック信号ＣＬＫに応じて変化するカウ
ンタ３−１３のビｙ　）出力ＱＯ〜Ｑ５の出力波形を示
している。

比較器３−１２はデータＡＯ−Ａ３とデータＢＯ−Ｂ３
とを比較し、データＡＯ−Ａ３の方がデータＢＯ〜Ｂ３
よりも大きければこの条件成立毎にＡ＞Ｂ信号を出力し
、タイミング生成器３１５に与える。

タイミング生成器３−１５には更に発振器３−１４から
基本タロツク信号が入力されていると共に、バイアス値
ＤＯ〜Ｄ４の最上位ピッ）Ｄ４が＋／−信号として入力
されており、タイミング生成器３−１５はこの＋／−信
号とカウンタ３１３からのビット出力ＱＯ１Ｑｌ、比較
器３１２からのＡ＞Ｂ信号をデコードすることによりス
キップ信号５ＫＩＰあるいはストップ信号５ＴＯＰを出
力し、カウンタ３−１３に与える。ここで、スキップ信
号５ＫＩＰはカウンタ３−１３を基本クロック信号の１
パルス分余計に進めてカウンタ周期をその基準周期より
もｌパル７分減少させることによりウィンドウ信号の周
期を減少（周波数を増加）させる為の信号である。また
、ストップ信号５ＴＯＰはカウンタ３−１３を基本クロ
ック信号の１パルス分停止させてカウンタ周期をその基
準周期よりもｌパル７分増加させることによりウィンド
ウ信号の周期を増加（周波数を減少）させる為の信号で
ある。

第５図はスキップ信号５ＫＩＰおよびストップ信号５Ｔ
ＯＰの出力タイミングを示し、第６図はタイミング生成
器３−１５の具体的な回路構成を示している。

タイミング生成器３−１５は比較器３−１２からのＡ＞
Ｂ信号がハイレベルの時にスキップ信号５ＫＩＰするの
はストップ信号５ＴＯＰの何れか一方を出力すると共に
、＋／−信号がローレベル（リードデータ信号かウィン
ドや信号に対して遅れ位相）の場合にはストップ信号５
ＴＯＰを出力し、＋／−信号がハイレベル（リードデー
タ信号かウィンドウ信号に対して進み位相）の場合には
スキップ信号５ＫＩＰを出力するように構成されている
。

即ち、第６図に示されるようにタイミング生成器３−１
５は信号Ｃ０１ＣＩ（カウンタ３−１３のビット出力Ｑ
Ｏ１Ｑｌ）が入力されているノアゲー）Ｇｌと、このノ
アゲートＧ１の出力信号およびＡ＞Ｂ信号が入力されて
いるナントゲートＧ２と、＋／−信号がインバータＩＮ
を介して入力されていると共にナントゲートＧ２の出力
信号が入力されているノアゲー）Ｇ３と、＋／−信号が
直接入力されていると共に、ナンドゲー）Ｇ２の出力信
号が入力されているノアゲー）Ｇ４と、このノアゲー）
Ｇ４の出力信号がＤ入力端子に、また発振器３−１４か
らの基本クロック信号がＣＬＫ入力端子に与えられてい
る遅延型フリップフロップＦＦとを有する。なお、ノア
ゲートＧ３はスキップ信号５ＫＩＰを出力し、ノアゲー
）Ｇ４はストップ信号５ＴＯＰを出力し、ノアゲートＧ
４はストップ信号５ＴＯＰを出力するが、デコードの関
係上ストップ信号５ＴＯＰをｌクロ７７分遅らせる為に
遅延型フリップフロップＦＦが設けられている。なお、
信号ＣＯ，ＣＩはス）−／ブ信号５ＴＯＰ、スキップ信
号５ＫＩＰの出力タイミングを規制する為に入力された
信号である。

次に、本実施例の動作を第７図〜第１０図を参照して説
明する。

第７図は絶対値変換器３−１１の出力値１Ｄ０１〜ＩＤ
３１が「０」、「１」・・・・・・「１５」の時、それ
に応じて比較器３−１２から出力されるＡ＞Ｂ信号の出
力波形を示している。

例えば、絶対値変換器３−１１の出力値ＩＤ０１〜ＩＤ
３１が「２」の時、Ａ＞Ｂが成立するのはデータＢＯ−
Ｂ３が「０」、ｒｌＪの場合である。ここで、データＢ
Ｏ−Ｂ３が「０」、ｒｌＪの時、カウンタ３〜１３の出
力Ｑ２〜Ｑ５は第３図に示す如く「０」、「８」となる
。したがって、Ａ＞Ｂ信号はカウンタ３−１３の出力Ｑ
２〜Ｑ５がｒＯＪ、「８」の間、ハイレベルの信号とな
る。同様に絶対値変換器３−１１の出力値ＩＤ０Ｉ〜Ｉ
Ｄ３１が「４」の時、Ａ＞Ｂが成立するのはデータＢＯ
−Ｂ３が「０」、「１」、「２」、「３」の場合である
。ここで、データＢＯ〜Ｂ３がｒＱＪ、「１」、「２」
、「３」の時、カウンタ３〜１３の出力Ｑ２〜Ｑ５は「
０」、「４」、「８」、「１２」となる為、Ａ〉Ｂ信号
はカウンタ３−１３の出力Ｑ２〜Ｑ５は「Ｏ」、ｒ４Ｊ
、「８」、「１２ｊの間、ハイレベルの信号となる。こ
の様にバイアス値（絶対値）が大きくなればなるほど、
換言すればリードデータ信号とウィンドウ信号との位相
差が大きくなればなるほどＡ＞Ｈの条件成立回数も多く
なるが、その成立箇所（Ａ＞Ｂ信号がハイレベルとなっ
ている箇所）はカウンタ３−１３の出力Ｑ２へＧ１５が
「０」から「１５」へと連続的に変化するウィンドウ信
号の１周期において、適当に分散されたものとなる。

この様にして比較器３−１２からＡ＞Ｂ信号が出力され
、タイミング生成器３−１５に与えられると、タイミン
グ生成器３−１５は次の如く動作する・ 第８図Ｃ参照はバイアス値Ｄｏ−Ｄ４が「−１」・　「
−２」、「−３ＪのときにＡ＞Ｂの成立に伴ってタイミ
ング生成器３−１５；１らスキップ信号５ＫＩＰが出力
される出力タイミングを示している。

先ず、／ヘイアス値ＤＯ〜Ｄ４が「−１（負）」のとき
、タイミング生成器３−１５に入力される＋／−信号は
ハイレベルとなり（第２図参照）、またＡ＞Ｂが成立す
るのはカウンタ３−１３の出力Ｑ２〜Ｑ５が「０」のと
きである。この場合、タイミング生成器３−１５におい
て、ノアゲートＧ３には＋／−信号の反転出力（ローレ
ベル）が入力され、またカウンタ３−１３の出力Ｑ２〜
Ｑ５がｒ（Ｎ　　（Ｂ３〜ＢＯ＝０）のとき、ナンドゲ
ー）Ｇ２にはハイレベルのＡ＞Ｂ信号が入力されている
。この状態において、信号ＣＯ，ＣＩが共にローレベル
となるタイミングでノアゲートＧｌの出力はハイレベル
、したがってナンドゲー）Ｇ２の出力はローレベルとな
る為、ノアゲートＧ３からはハイレベルのスキップ信号
５ＫＩＰが出力される（第８図Ｃ参照）。

また、バイアス値ＤＯ〜Ｄ４が「−２」のとき、Ａ＞Ｂ
が成立するのはデータＢ３〜ＢＯが「Ｏ」、ｒｌ」　（
Ｑ２〜Ｑ５＝　ｒＯＪ、「８」）のときである、したが
って、この場合にはカウンタ３−１３の出力Ｑ２〜Ｑ５
が「０」、「８」となるタイミング（基本クロック信号
ＣＬＫでは１発註と３２発目のタイミング）でスキップ
信号５ＫＩＰが夫々出力される（第８図Ｃ参照）。

同様に、バイアス値ＱＯ〜Ｄ４が「−３」のとき、Ａ＞
Ｂが成立するのはデータＢ３〜ＢＯがｒＯＪ、「１」、
ｒ２Ｊ　　（Ｑ２〜Ｑ５＝　ｒＯ」。

「８」、「４」）のときである、したがって、この場合
にはカウンタ３−１３の出力Ｑ２〜Ｑ５がｒＯＪ、「４
」、「８」となるタイミング（基本クロック信号ＣＬＫ
では１発註、１６発目、３２発目のタイミング）でスキ
ップ信号５ＫＩＰが夫々出力される（第８図Ｃ参照）。

このようにしてタイミング生成器３−１５から出力され
たスキ−２プ信号５ＫＩＰがカウンタ３１３に与えられ
ると、スキップ信号５ＫＩＰが与えられる毎にそのカウ
ント値は「＋１」余計に歩進される為、カウンタ周期は
それだけ減少するようになる。したがって、第８図Ａ、
Ｂ、Ｃに示す場合、カウンタ周期はその基準周期（基本
クロック信号ＣＬＫの６４クロツクに相当する）に対し
てｌクロック分減少しく第８図Ａ）、２クロック分減少
しく第８図Ｂ）、３クロック分減少するようになる（第
８図Ｃ）。なお、カウント周期の減少によってカウンタ
３−１３からのＶＦＯ出力信号、つまりウィンドウ信号
の周期は減少する。

第９図Ａ−Ｃはバイアス値ＤＯ〜Ｄ４が「＋１」、「＋
２」、「＋３」のときにＡ＞Ｈの成立に伴ってタイミン
グ生成器３−１５からストップ信号５ＴＯＰが出力され
る出力タイミングを示している。

この場合、タイミング生成器３−１５に入力される＋／
−信号はローレベルとなり（第２図参照）、ストップ信
号５ＴＯＰはこの＋／−信号がローレベルのときに出力
される。その他は第８図と基本的には同様で、バイアス
値Ｄｏ−Ｄ４が「＋ｌ」の場合にはストップ信号５ＴＯ
Ｐは１発、ｒ＋２Ｊの場合には２発、「＋３」の場合に
は３発出力されるが、ストップ信号５ＴＯＰは遅延型フ
リップフロップＦＦによって１クロック分遅れて出力さ
れる。

このようにしてタイミング生成器３−１５から出力され
たスト−、ブ信号５ＴＯＰがカウンタ３−１３に与えら
れると、ストップ信号５ＴＯＰが与えられる毎にカウン
ト値はｌクロック分停止したものとなる為、カウント周
期は増加するようになる。したがって、第９図Ａ、Ｂ、
Ｃに示す場合カウンタ周期はその基準周期に対して第９
図Ａではｌクロッ７分増加し、第９図Ｂでは２クロック
分増加し、更に第９図Ｃでは３クロー７り分増加するよ
うになる。なお、カウンタ周期の増加によってカウンタ
３−１３からのＶＦＯ出力信号の周期は増加する。

そして、カウンタ３−１３をスキップ／ストップさせる
タイミングはウィンドウ信号の１周期において適度に分
散されているので、ウィンドウ信号のデユーティ比はほ
ぼ５０％に近似したものとなる。

ところで、基本クロック信号の周期はＴｃ　＝Ｅｉ２．
５ｎ　ｓ　＝　１６　ＭＨｚ、バイアス値ｎ、ＶＦＯ基
本信号周期（ウィンドウ信号の基準周期）をＴ０＝４ｕ
ｓ＝２５０ＫＨｚ、ＶＦＯ出力信号周期をＴ、その周波
数をｆとすると、 ｎ＝０、＋１、＋２・・・・・・＋１５の時、となる。

すると、分解能は となり、従来に比べ４倍の精度で周波数を制御すること
ができる。

第１θ図はバイアス値ｎとＶＦＯ出力信号の周波数ｆと
の関係を示したグラフで、バイアス値の増減に対してＶ
ＦＯ出力信号の周波数は直線的に変化するようになる為
、細かな周波数制御が可能となる。

［第２実施例］ 以下、第１１図〜第１３図は第２実施例を示し、第１１
図はデジタルＶＦＯ３のブロック構成図である。

なお、本実施例においては、更に分解能の向上を図る為
に、基本クロック信号の周波数を変えることなく、デジ
タルＶＦＯ３を構成する絶対値変換器３−２１、比較器
３−２２、カウンタ３２３のビット数を増すだけで分解
能の向上を簡単に実現できるようにしたものである。

この場合、本実施例においては、上記第１実施例に比べ
て３ビツト増した構成となっている。即ち、絶対値変換
器３−２１には８ビツト構成のバイアス値ＤＯ−Ｄ７が
入力され、その出力値ＩＤ０１〜ＩＤ６１は比較器３−
２２にデータＡＯ〜Ａ６として入力されている。また、
カウンタ３２３は発振器３−２４からの基本クロック信
号を計数し、その出力ピッ）ＱＯ〜Ｑ８のうち下位２ビ
ー２）ＱＯ，Ｑｌを信号ＣＯ，ＣＩとしてタイミング生
成器３−２５に与え、またその他のビットＱ２〜Ｑ８を
その重みを反転してデータＢ６〜ＢＯとしてタイミング
生成器３−２５に与える。

タイミング生成器３−２５にはバイアス値の最上位ビー
２トＤ７が＋／−信号として与えられ、またカウンタ３
−２３からＡ＞Ｂ信号が与えられ、それに応じてスキッ
プ信号５ＫＩＰやストップ信号５ＴＯＰなカウンタ３−
２３に与え、そのカウント動作を制御する。

なお、第１２図はカウンタ３−２３の出力Ｑ２〜Ｑ８と
その重みを反転したデータＢＯ〜Ｂ６との値を示し、ビ
ット出力Ｑ２〜Ｑ８の値は「０」〜ｒ１２７」の範囲内
において連続的にｒｌＪずつカウントアツプされてゆく
のに対し、データＢＯ〜Ｂ６は連続的に変化せず、「０
」〜「１２７」の範囲内においてその値は適当に分散さ
れたものとなる。したがって、上記第１実施例と同様に
ウィンドウ信号のデユーティ比中５０％を保つことがで
きる。

ところで、基本クロック信号の周期をＴＣ二８２．５ｎ
　ｓ　＝　１６　ＭＨｚ、バイアス値をｎ、ＶＦＯ基本
出力信号周期（ウィンドや信号の基準周期）をＴｏ　＝
４ｕｓ＝２５０ＫＨｚ、ＶＦＯ出力信号周期をＴ、その
周波数をｆとすると、 ｎ＝ｏ、±１、±２・・・・・・±１２７の時の時 となる。

すると、分解能は となり、第１実施例に比べ、更に分解能が向上したこと
が判る。

第１３図はバイアス値ｎとＶＦＯ出力信号の周波数ｆと
の関係を示したグラフで、周波数変化の直線性に優れた
ものとなる。

［第３実施形］ 第１４図、第１５図は第３実施例を示し、上記各実施例
ではバイアス値を絶対値に変換する為の絶対値変換器を
用いたが、本実施例においてはこれを省略する構成とな
っている。

即ち、本実施例のデジタルＶＦＯ３は第１４図に示す如
く比較器３−３１、カウンタ３−３２、タイミング生成
器３−３３、発振器３−３４のみによって構成され、比
較器３−３１の出力にＡ〉Ｂ信号の他、Ａ≦Ｂ信号を備
えることにより絶対値変換器を省略し、また第２実施例
と同様に第１実施例に比べて３ビツト増した構成となっ
ている。

第１５図はタイミング生成器３−３３の回路構成図であ
る。

Ａ≦Ｂ信号は比較器３−３１によってＡ≦Ｂが検出され
る毎にハイレベルとなる信号でアントゲ−）Ｇｌｌに与
えられている。このアントゲ−）ＧｌｌにはＡ≦Ｂ信号
の他に＋／−信号、ノアゲー）Ｇ１２の出力が入力され
ており、Ａ≦Ｂ信号および＋／−信号が共にハイレベル
の時、信号Ｃ０１ＣＩが共にローレベルとなる毎に（ア
ントゲ−）Ｇｌｌの出力がハイレベルとなる毎に）スキ
ップ信号５ＫＩＰ信号を出力する。また、Ａ〉Ｂ信号は
アントゲ−）Ｇ１３に与えられており、このアントゲ−
）Ｇ１３には＋／−信号がインバータＩＮＩＩを介して
入力されている他、ノアゲートＧ１２の出力が入力され
ている。このアンドゲートＧ１３は＋／−信号がローレ
ベル、Ａ〉Ｂ信号がハイレベルの時、信号Ｃ０１ＣＩが
共にローレベルとなる毎に、ストップ信号５ＴＯＰを出
力するが、この出力信号は遅延型フリップフロップＦＦ
ＩＩを介してｌクロック分遅れて出力される。

この様に構成した本実施例においても上記第１実施例と
同様の効果を有する。

なお、上記各実施例においてはＶＦＯ出力信号をウィン
ドウ信号のみとしたが、ＶＦＯ出力信号の繕周期の信号
（位相比較用信号）も簡単に得ることができる。

［発明の効果］ この発明によれば、デジタルＶＦＯを構成するカウンタ
をストップ／スキップさせると共にそのタイミングをウ
ィンドウ信号の１周期において適度に分散させるので、
ウィンドウ信号のデユーティ比＊５０％をくずすことな
く簡単な回路構成でウィンドウ信号の周波数を精度良く
調整することができ、精度の高いＦＤＤセパレータを提
供することか可能である。

【図面の簡単な説明】

第１図〜第１Ｏ図は第１実施例を示し、第１図はＦＤＤ
データセパレータを構成するデジタルＶＦＯ３のブロッ
ク構成図、第２図はバイアス値ＤＯ〜Ｄ４とそれに対応
する絶対値変換器３１１の出力値ＩＤＯｌ〜１Ｄ３１と
の対応関係を示した図、第３図はカウンタ３−１３のビ
ット出力Ｑ２〜Ｑ５とその重みを反転したデータＢＯ〜
Ｂ３との対応関係を示した図、第４図は基本クロック信
号ＣＬＫに応じて変化するカウンタ３１３のビット出力
ＱＯ−Ｑ５の出力波形を示した図、第５図はタイミング
生成器３−１５から出力されるスキップ信号５ＫＩＰお
よびストップ信号５ＴＯＰの出力タイミングを示した図
、第６図はタイミング生成器３−１５の具体的な回路構
成を示した図、第７図は絶対値変換器３−１１の出力値
ＩＤ０Ｉ〜ＩＤ３１が「０」、ｒｌＪ・・・・・・「１
５」の時、それに応じて比較器３−１２から出力される
Ａ＞Ｂ信号の出力波形を示した図、第８図Ａ−Ｃはバイ
アス値ＤＯ−Ｄ４が「−１」、「＝２」、「−３」のと
きにＡ＞Ｂの成立に伴ってタイミング生成器３−１５か
らスキップ信号５ＫＩＰが出力される出力タイミングを
示した図、第９図Ａ−Ｃはバイアス値ＤＯ−Ｄ４が「＋
１」、「＋２」、「＋３」のときにＡ＞Ｈの成立に伴っ
てタイミング生成器３−１５からストップ信号５ＴＯＰ
が出力される出力タイミングを示した図、第１０図はバ
イアス値の変化とＶＦＯ出力信号の周波数変化との関係
を示したグラフ、第１１図〜第１３図は第２実施例を示
し、第１１図はデジタルＶＦＯ３のブロック構成図、第
１２図はカウンタ３−２３の出力Ｑ２〜Ｑ８とその重み
を反転したデータＢＯ−Ｂ６との対応関係を示した図、
第１３図はバイアス値の変化とＶＦＯ出力信号の周波数
変化との関係を示したグラフ、第１４図および第１５図
は第３実施例を示し、第１４図はデジタルＶＦＯ３のブ
ロック構成図、第１５図はタイミング生成器３−３３の
回路構成図、第１６図〜第２１図は従来例を示し、第１
６図はＦＤＤデータセパレータのブロック構成図、第１
７図はリードデータ信号とウィンドウ信号との位相差と
位相比較用信号を示した図、第１８図はデジタルＶＦＯ
３のブロック構成図、第１９図はバイアス値の出力タイ
ミングを示した図、第２０図は入力されたバイアス値か
らウィンドウ信号の周期が変化する様子を示した図、第
２１図はロード付きカウンタの変化に対する位相比較用
信号およびウィンドウ信号の変化を示した図である。 ｌ・・・・・・位相比較回路、２・・・・・・バイアス
発生回路、３−−−−−・デジ））　ルＶ　Ｆ　０１３
−１１．３−２１・・・・・・絶対値変換器、３−１２
．３−２２．３−３１・・・・・・比較器、３−１３．
３−２３．３−３２・・・・・・カウンタ、３−１４．
３−２４．３−３４・・・・・・発振器、３−１５．３
−２５．３−３３・・・・・・タイミング生成器、４・
・・・・・データセパレート回路。 第１図 第 図 第 図 第１０図

Claims (1)

1. 【特許請求の範囲】 ＦＤＤからのリードデータ信号をデータパルスとクロッ
   クパルスとに分離する為のウィンドゥ信号を発生するデ
   ジタルＶＦＯと、 前記リードデータ信号とウィンドゥ信号との位相差を比
   較する位相比較回路と、 この位相比較回路の出力結果から前記デジタルＶＦＯに
   入力される入力値を変化させることによりデジタルＶＦ
   Ｏから出力されるウィンドゥ信号の発振周波数を制御す
   る制御回路と、 を具備し、前記デジタルＶＦＯは基本クロック信号を計
   数すると共にこの計数値に応じて前記ウィンドゥ信号を
   出力するカウンタと、このカウンタの出力ビットの重み
   を反転した反転結果と前記入力値とを比較する比較器と
   、この比較器の出力結果から前記カウンタの動作を制御
   する為の制御信号を発生する信号発生器とを備えたこと
   を特徴とするＦＤＤデータセパレータ。