JPH01200817A - 周期パルス発生回路 - Google Patents
周期パルス発生回路Info
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- JPH01200817A JPH01200817A JP63025185A JP2518588A JPH01200817A JP H01200817 A JPH01200817 A JP H01200817A JP 63025185 A JP63025185 A JP 63025185A JP 2518588 A JP2518588 A JP 2518588A JP H01200817 A JPH01200817 A JP H01200817A
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- 230000000737 periodic effect Effects 0.000 title claims description 19
- 230000001186 cumulative effect Effects 0.000 claims description 17
- 238000009825 accumulation Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 210000004899 c-terminal region Anatomy 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000001131 transforming effect Effects 0.000 description 1
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
本発明は、平均周期の精度が極めて正確な周期パルスを
発生できろようにした周期パルス発生回路に関するもの
である。
発生できろようにした周期パルス発生回路に関するもの
である。
「従来の技術」
電子機器が発展するのに伴い、多くの電子部品がディジ
タル回路で構成されるようになりつつある。各種のディ
ジタル回路において、周期が正確なパルスを作る周期パ
ルス発生回路は極めて重要である。
タル回路で構成されるようになりつつある。各種のディ
ジタル回路において、周期が正確なパルスを作る周期パ
ルス発生回路は極めて重要である。
従来の周期パルス発生回路としては第５図のようなもの
が使われている。
が使われている。
図において、基準発振器ｌは周波数ｌ／τの安定な矩形
波を発生している。その矩形波を分周器２の入力端子Ｃ
に入力している。分周器２の出力の周波数はｌ／τの１
／Ｎ（たたしＮは整数）に変換され、その出力は出力端
子３へ送出される。
波を発生している。その矩形波を分周器２の入力端子Ｃ
に入力している。分周器２の出力の周波数はｌ／τの１
／Ｎ（たたしＮは整数）に変換され、その出力は出力端
子３へ送出される。
これにより、周期が正確にＮτの矩形パルスが出力端子
３から出力される。なお、出力波形に特別な要求がある
場合は、上述した出力パルスをトリガとして特別な波形
のパルスを発生する回路を付加すればよい。
３から出力される。なお、出力波形に特別な要求がある
場合は、上述した出力パルスをトリガとして特別な波形
のパルスを発生する回路を付加すればよい。
［発明が解決しようとする課題Ｊ
さて、このような回路では、分周数Ｎが整数であるから
、出力の周期はこの整数倍となり、例えば半整数倍（Ｎ
＋１／２）のような、有理数倍のものを作ることができ
なかった。上述した回路で、そのようなものを得るには
、基準発振器ｌの周波数を２倍に上げればよいが、回路
の動作速度が２倍となるため、消費電力が増加したり、
回路規模が大きくなったりする欠点があった。
、出力の周期はこの整数倍となり、例えば半整数倍（Ｎ
＋１／２）のような、有理数倍のものを作ることができ
なかった。上述した回路で、そのようなものを得るには
、基準発振器ｌの周波数を２倍に上げればよいが、回路
の動作速度が２倍となるため、消費電力が増加したり、
回路規模が大きくなったりする欠点があった。
本発明は、このような背景の下になされたもので、基準
発振器の周波数を上げろことなく、出力パルスの平均周
期を任意かつ正確に設定することのできる周期パルス発
生回路を提供することを目的とする。
発振器の周波数を上げろことなく、出力パルスの平均周
期を任意かつ正確に設定することのできる周期パルス発
生回路を提供することを目的とする。
「課題を解決するための手段」
上記課題を解決するために、この発明は、基準信号を発
生する基準発振器と、 該基準信号を時刻に数量化する時計回路と駆動パルスご
とにタイミング制御値を発生するタイミング発生回路と
、 前記時計回路の出力時刻と前記タイミング制御値とが一
定の誤差範囲内であるときに前記駆動パルスを発生する
比較回路と、 前記駆動パルスを出力信号とする出力端子とから構成さ
れていることを特徴とする。
生する基準発振器と、 該基準信号を時刻に数量化する時計回路と駆動パルスご
とにタイミング制御値を発生するタイミング発生回路と
、 前記時計回路の出力時刻と前記タイミング制御値とが一
定の誤差範囲内であるときに前記駆動パルスを発生する
比較回路と、 前記駆動パルスを出力信号とする出力端子とから構成さ
れていることを特徴とする。
また、基準信号を発生する基準発振器と、該基準信号を
時刻に数量化ずろ時計回路と、タイミング制御値をラッ
チするためのラッチ回路と、 該タイミング制御値に出力信号の周期に相当する一定値
を加算して得た更新されたタイミング制御値を、駆動パ
ルスにより起動されて再び前記ラッチ回路に記憶させる
加算回路と、 前記時計回路の出力時刻と該タイミング制御値とが一定
の誤差範囲内にあるとき、前記駆動パルスを発生する比
較回路と、 前記駆動パルスを出力信号とする出力端子とから構成さ
れていることを特徴とする特また、前記比較回路と出力
端子との間に接続され該比較回路の出力を入力とする多
段遅延回路と、前記時計回路の出力と前記タイミング制
御値との比較誤差に対応して、前記多段遅延回路の多段
出力のうちから１つを選択し、選択された信号を前記出
力端子へ送出する遅延選択回路とを備えた構成としても
よい。
時刻に数量化ずろ時計回路と、タイミング制御値をラッ
チするためのラッチ回路と、 該タイミング制御値に出力信号の周期に相当する一定値
を加算して得た更新されたタイミング制御値を、駆動パ
ルスにより起動されて再び前記ラッチ回路に記憶させる
加算回路と、 前記時計回路の出力時刻と該タイミング制御値とが一定
の誤差範囲内にあるとき、前記駆動パルスを発生する比
較回路と、 前記駆動パルスを出力信号とする出力端子とから構成さ
れていることを特徴とする特また、前記比較回路と出力
端子との間に接続され該比較回路の出力を入力とする多
段遅延回路と、前記時計回路の出力と前記タイミング制
御値との比較誤差に対応して、前記多段遅延回路の多段
出力のうちから１つを選択し、選択された信号を前記出
力端子へ送出する遅延選択回路とを備えた構成としても
よい。
さらに、基準信号を発生する基準発振器と、分周数をラ
ッチするラッチ回路と、 該ラッチ回路の出力の分周数が設定され、前記基準信号
の分周数ごとのタイミングで駆動パルスを発生する可変
分周器と、 出力信号の周期と前記可変分周器出力の周期の差として
得られた周期誤差に相当する一定値を累積したタイミン
グ誤差累積値を記憶するためのタイミング誤差累積回路
と、 前記タイミング誤差累積値に前記周期誤差に相当する一
定値を加算し、駆動パルスごとに前記タイミング誤差累
積回路に記憶させる加算回路と、該タイミング誤差累積
値の大きさがある一定の閾値を越えたときに前記ラッチ
回路の分周数を変更するとともに、変更後の分周数と変
更前の分周数との差に応じて該タイミング誤差累積値を
修正し、修正された該タイミング誤差累積値が閾値の範
囲内にあるときには該ラッチ回路の内容を変更前の分周
数にもどす修正回路と、 前記駆動パルスを出力信号とする出力端子とから構成し
てもよい。
ッチするラッチ回路と、 該ラッチ回路の出力の分周数が設定され、前記基準信号
の分周数ごとのタイミングで駆動パルスを発生する可変
分周器と、 出力信号の周期と前記可変分周器出力の周期の差として
得られた周期誤差に相当する一定値を累積したタイミン
グ誤差累積値を記憶するためのタイミング誤差累積回路
と、 前記タイミング誤差累積値に前記周期誤差に相当する一
定値を加算し、駆動パルスごとに前記タイミング誤差累
積回路に記憶させる加算回路と、該タイミング誤差累積
値の大きさがある一定の閾値を越えたときに前記ラッチ
回路の分周数を変更するとともに、変更後の分周数と変
更前の分周数との差に応じて該タイミング誤差累積値を
修正し、修正された該タイミング誤差累積値が閾値の範
囲内にあるときには該ラッチ回路の内容を変更前の分周
数にもどす修正回路と、 前記駆動パルスを出力信号とする出力端子とから構成し
てもよい。
「作用」
上記手段によれば、タイミング制御部からのタイミング
制御値を適宜に設定することにより、平均周期が基準発
振器の有理倍になるように、出力パルスの周期を正確に
設定できる。
制御値を適宜に設定することにより、平均周期が基準発
振器の有理倍になるように、出力パルスの周期を正確に
設定できる。
また、タイミング制御部を第２図に示すように構成すれ
ば、高速な周期パルス発生回路を構成することができる
。
ば、高速な周期パルス発生回路を構成することができる
。
また、第３図のように多段遅延回路を備えることにより
、出力パルスのジッタを小さくすることができる。
、出力パルスのジッタを小さくすることができる。
さらに、タイミング制御値を直接制御するのではなく、
第４図のように可変分周器の分周数を制御するようにし
ても、同様の効果をあげることができる。
第４図のように可変分周器の分周数を制御するようにし
ても、同様の効果をあげることができる。
従来の技術とは、出力すべきタイミングを制御する回路
が付加されていることが異なる。
が付加されていることが異なる。
「実施例」
以下、図面を参照して、この発明の詳細な説明する。
実施例１
第１図は、本発明の実施例Ｉの構成を示すブロック図で
ある。
ある。
図において、基準発振器４は周波数ｌ／τで発振してお
り、その出力を時計回路５に供給している。この時計回
路５は、基準発振器４からの人力が立ち上がる毎に１ず
つカウントアツプし、整数値ｎを出力する。
り、その出力を時計回路５に供給している。この時計回
路５は、基準発振器４からの人力が立ち上がる毎に１ず
つカウントアツプし、整数値ｎを出力する。
図中の破線で囲んだ部分は、タイミング制御部１０であ
り、タイミング発生回路６と比較回路７とから構成され
ている。以下では、出力パルスの平均周期をＴに設定す
ることを考える。
り、タイミング発生回路６と比較回路７とから構成され
ている。以下では、出力パルスの平均周期をＴに設定す
ることを考える。
まず、タイミング発生回路６は、入力端子Ｃに上記出力
パルスが駆動パルスとして加わると、整数値ｋをそれま
でのｋの値に１加えた値に変更し、ｔ ｈ＝ ｋＴ ／
τの値をディジタル化した信号（タイミング制御値）を
出力する。このタイミング制御値１＋、と上述した時刻
ｎとが比較回路７で比較される。両者の値が一定の誤差
範囲内で一致したときに、比較回路７の出力端からタイ
ミングパルスが出力される。
パルスが駆動パルスとして加わると、整数値ｋをそれま
でのｋの値に１加えた値に変更し、ｔ ｈ＝ ｋＴ ／
τの値をディジタル化した信号（タイミング制御値）を
出力する。このタイミング制御値１＋、と上述した時刻
ｎとが比較回路７で比較される。両者の値が一定の誤差
範囲内で一致したときに、比較回路７の出力端からタイ
ミングパルスが出力される。
このタイミングパルスは、出力端子８から出力として取
り出されるが、同時にタイミング発生回路６の入力端子
Ｃにも入力され、駆動パルスとして使用される。
り出されるが、同時にタイミング発生回路６の入力端子
Ｃにも入力され、駆動パルスとして使用される。
上述した回路において、比較回路７が数値を比較する時
の誤差範囲としては、例えば±０．５を使用する。その
ためには、比較回路７へ入力されたタイミング制御値ｔ
ｈを四捨五入して、整数値νを取り出し、出力時刻ｎと
比較する。すなわち、ν＝＝ ｒｏａｎｄ（ｋ Ｔ ／
ｒ ）＝ｋＴ／τ＋δ１ ・・・・・・ （ｌ゛
）ただし、ｒｏｕｎｄ（ｘ）は値Ｘを四捨五入する関数
、δ、は−０，５〈δ、≦０．５の小数値である。ここ
で、ｋ個の出力パルスの平均周期Ｔａは、出力パルスが
時間ντの間にに個出力されることから、ντ／にとな
るので上式より、 Ｔａ＝Ｔ＋δ、τ／ｋ ・・・・・・ （２）とな
る。したがってに−■のとき、周期Ｔａは所望の周期Ｔ
に一致する。
の誤差範囲としては、例えば±０．５を使用する。その
ためには、比較回路７へ入力されたタイミング制御値ｔ
ｈを四捨五入して、整数値νを取り出し、出力時刻ｎと
比較する。すなわち、ν＝＝ ｒｏａｎｄ（ｋ Ｔ ／
ｒ ）＝ｋＴ／τ＋δ１ ・・・・・・ （ｌ゛
）ただし、ｒｏｕｎｄ（ｘ）は値Ｘを四捨五入する関数
、δ、は−０，５〈δ、≦０．５の小数値である。ここ
で、ｋ個の出力パルスの平均周期Ｔａは、出力パルスが
時間ντの間にに個出力されることから、ντ／にとな
るので上式より、 Ｔａ＝Ｔ＋δ、τ／ｋ ・・・・・・ （２）とな
る。したがってに−■のとき、周期Ｔａは所望の周期Ｔ
に一致する。
実施例２
上述した実施例１におけるタイミング発生回路６を第２
図に示すような回路で実現すると、より高速に動作させ
ろことができる。
図に示すような回路で実現すると、より高速に動作させ
ろことができる。
第２図において、基準発振器４、時計回路５、比較回路
７、出力端子８は、実施例１の構成要素と同様である。
７、出力端子８は、実施例１の構成要素と同様である。
この回路において、タイミング制御値ラッチ回路１７か
らタイミング制御値ｔｋが出力される。
らタイミング制御値ｔｋが出力される。
タイミング制御値ｔｋは次のようにして演算処理される
。
。
まず、初期値入力端子１３から初期値し。が入力され、
初期値ラッチ回路１４でラッチされる。
初期値ラッチ回路１４でラッチされる。
ラッチされた初期値ｔ。は、切替入力端子１５から入力
される切替制御信号により、切替回路１６で選択される
。このようにして、タイミング制御値ラッチ回路１７に
初期値ｔ０がラッチされる。
される切替制御信号により、切替回路１６で選択される
。このようにして、タイミング制御値ラッチ回路１７に
初期値ｔ０がラッチされる。
初期値ｔ。がラッチされたあとは、切替入力端子Ｉ５か
らの切替制御信号を変えて、切替回路１６が加算回路２
０の出力を選択するようにする。
らの切替制御信号を変えて、切替回路１６が加算回路２
０の出力を選択するようにする。
出力平均周期Ｔを基準発振器４の出力の周期でで正規化
した値Ｔ／τが周期入力端子１８から入力され、周期ラ
ッチ回路１９にラッチされる。この周期ラッチ回路１９
の出力値Ｔ／τとタイミング制御値ラッチ回路１７の出
力ｔｋとが加算回路２０で加算され、加算値ｔｋ＋’ｒ
／τとして切替回路１６に入力されている。
した値Ｔ／τが周期入力端子１８から入力され、周期ラ
ッチ回路１９にラッチされる。この周期ラッチ回路１９
の出力値Ｔ／τとタイミング制御値ラッチ回路１７の出
力ｔｋとが加算回路２０で加算され、加算値ｔｋ＋’ｒ
／τとして切替回路１６に入力されている。
さて、初期値ｔ。の値と時計回路５の値ｎとがある誤差
範囲内で一致すると、比較回路７から駆動パルスが出力
される。この駆動パルスが出力されると、タイミング制
御値ラッチ回路１７は、すでに演算処理されている加算
値ｔｋ＋Ｔ／τを新たなタイミング制御値ｊ ｍｅ＋と
してラッチする。
範囲内で一致すると、比較回路７から駆動パルスが出力
される。この駆動パルスが出力されると、タイミング制
御値ラッチ回路１７は、すでに演算処理されている加算
値ｔｋ＋Ｔ／τを新たなタイミング制御値ｊ ｍｅ＋と
してラッチする。
以上のようにすると、タイミング制御値しｋをハードウ
ェアにより次々に演算することができるので、高速の周
期タイミング発生回路に利用することができる。また初
期値ｔ。の値を設定できるので、出力タイミングの位相
を制御することができる。
ェアにより次々に演算することができるので、高速の周
期タイミング発生回路に利用することができる。また初
期値ｔ。の値を設定できるので、出力タイミングの位相
を制御することができる。
実施例３
上述した実施例１と実施例２においては、出力端子８の
立ち上がりが、周期τごとのタイミング時刻に対して±
τ／２のジッタを持っている。このジッタを小さくする
方法としては、周期τを小さくすることが考えられる。
立ち上がりが、周期τごとのタイミング時刻に対して±
τ／２のジッタを持っている。このジッタを小さくする
方法としては、周期τを小さくすることが考えられる。
しかしながら、このようにすると基準発振器４の周波数
ｌ／τが高くなり、ハードウェアとしてより性能の高い
ものが必要になる。そこで基準発振器４の周波数を上げ
ずに、ジッタがより少ない周期パルスを発生する装置を
第３図（ａ）に示す。
ｌ／τが高くなり、ハードウェアとしてより性能の高い
ものが必要になる。そこで基準発振器４の周波数を上げ
ずに、ジッタがより少ない周期パルスを発生する装置を
第３図（ａ）に示す。
この図では、基準発振器４、時計回路５、出力端子８は
実施例１．２と同様である。
実施例１．２と同様である。
比較回路２４の入力端子の接続は、実施例１および実施
例２と同様であるが、比較回路２４の出力端子の接続に
ついては若干具なっている。
例２と同様であるが、比較回路２４の出力端子の接続に
ついては若干具なっている。
まず、出力端子Ｐからは、実施例１．２と同様に、一致
パルスを発生している。このパルスは多段遅延回路２５
へ入力されている。一方、出力端子Ｒからは、比較回路
２４の残差値δが出力される。ただし、残差値δは、−
０，５＜δ≦０．５の範囲にある。この残差値δは遅延
選択回路２６へ人力されている。
パルスを発生している。このパルスは多段遅延回路２５
へ入力されている。一方、出力端子Ｒからは、比較回路
２４の残差値δが出力される。ただし、残差値δは、−
０，５＜δ≦０．５の範囲にある。この残差値δは遅延
選択回路２６へ人力されている。
遅延選択回路２６は、残差値δに対応する遅延パルス出
力を多段遅延回路２５の出力から選択し、出力端子８へ
出力する。
力を多段遅延回路２５の出力から選択し、出力端子８へ
出力する。
ここで、多段遅延回路２５の遅延段数（出力端子数）を
Ｄ段とし、各段ごとにτ／Ｄだけ、全体で時間τ遅延し
ているとする。
Ｄ段とし、各段ごとにτ／Ｄだけ、全体で時間τ遅延し
ているとする。
また値εｈを−Ｄ／２くε、≦Ｄ／２とすると、（１）
式の値δ、と上記ε、との間には、次式が成立する。
式の値δ、と上記ε、との間には、次式が成立する。
δ、＝εに／Ｄ＋χ ・・・・・ （３）ただし、
０≦χく！／Ｄである。この式（３）を式（１）に代入
し、両辺を０倍して変形することにより、 シＤ−ε、−ｋＴ／（τ／Ｄ）＋χＤ・・・・・・（４
）となる。ここで、時間（シτ−ε、τ／Ｄ）の間にｋ
ｆｌＪの出力パルスか出力されることから、出力パルス
の平均周期Ｔｂは Ｔｂ＝ （νＤｅｋ）τ／Ｄ となる。この式に（４）式を代入すると、Ｔｂ ＝Ｔ＋
χτ／ｋ・・・・・（５）となる。上式（５）の誤差分
は、前式（２）の誤差分より小さいので、ジッダが抑え
られいることが分かる。
０≦χく！／Ｄである。この式（３）を式（１）に代入
し、両辺を０倍して変形することにより、 シＤ−ε、−ｋＴ／（τ／Ｄ）＋χＤ・・・・・・（４
）となる。ここで、時間（シτ−ε、τ／Ｄ）の間にｋ
ｆｌＪの出力パルスか出力されることから、出力パルス
の平均周期Ｔｂは Ｔｂ＝ （νＤｅｋ）τ／Ｄ となる。この式に（４）式を代入すると、Ｔｂ ＝Ｔ＋
χτ／ｋ・・・・・（５）となる。上式（５）の誤差分
は、前式（２）の誤差分より小さいので、ジッダが抑え
られいることが分かる。
なお、第３図（ｂ）には段数りを２とした場合の多段遅
延回路２５の例を示している。この遅延回路２５では、
時計回路５へ入力する基準信号のデユーティファクタが
５０％であるとして、それを反転した信号を、Ｄフリッ
プフロップ２７のＣ端子へ入力している。このようにす
るとτ／２の遅延回路が容易に得られる。
延回路２５の例を示している。この遅延回路２５では、
時計回路５へ入力する基準信号のデユーティファクタが
５０％であるとして、それを反転した信号を、Ｄフリッ
プフロップ２７のＣ端子へ入力している。このようにす
るとτ／２の遅延回路が容易に得られる。
実施例４
上述までの実施例では、タイミング制御値ｔ１をタイミ
ング制御部で発生していた。しかしながら、タイミング
制御値ｊｋで直接制御するのではなく、Ｎｈ＝ｊｈｊｋ
−＋をタイミング制御部で発生し、これまでの実施例と
等価な出力を得ることができる。このような考えに基づ
いた実施例（実施例４）を第４図に示す。
ング制御部で発生していた。しかしながら、タイミング
制御値ｊｋで直接制御するのではなく、Ｎｈ＝ｊｈｊｋ
−＋をタイミング制御部で発生し、これまでの実施例と
等価な出力を得ることができる。このような考えに基づ
いた実施例（実施例４）を第４図に示す。
基準発振器４からは周波数１／τの基準信号が出力され
ている。この基準信号は可変分周器２９へ入力される。
ている。この基準信号は可変分周器２９へ入力される。
可変分周器２９は、３つの分周数Ｎ−１，Ｎ、 Ｎ＋１
をもち、この３つの分周数の中から選択設定された分周
数ごとにタイミングパルスを出力し、出力端子８へ送出
する。
をもち、この３つの分周数の中から選択設定された分周
数ごとにタイミングパルスを出力し、出力端子８へ送出
する。
一方、入力端子３１には、Ｎ ＝ ｒｏｕｎｄ（Ｔ ／
ｒ ）として、 △Ｔ＝Ｔ／τ〜Ｎ ・・・・・・ （６）
をディジタル化した周期誤差値が入力され、同期誤差ラ
ッチ回路３２でラッチされる。周期誤差ラッチ回路３２
の出力は加算器３３へ入力され、加算器３３の出力はタ
イミング誤差累積回路３４へ入力される。
ｒ ）として、 △Ｔ＝Ｔ／τ〜Ｎ ・・・・・・ （６）
をディジタル化した周期誤差値が入力され、同期誤差ラ
ッチ回路３２でラッチされる。周期誤差ラッチ回路３２
の出力は加算器３３へ入力され、加算器３３の出力はタ
イミング誤差累積回路３４へ入力される。
タイミング誤差累積回路３４から出力されたタイミング
誤差累積値は、切替回路３５と誤差判定回路３６とシフ
ト回路３７へ入力されている。このタイミング誤差累積
値は、誤差判定回路３６で閾値τを越えているか否か判
定される。越えている場合には、分周数ラッチ回路３８
にラッチされている分周数を変更して可変分周器２９の
分周数を切替えるとともに、切替回路３５を駆動して切
り替え、タイミング誤差累積値をシフト回路３７てシフ
トして得た修正値ＤＩ（＝ΣΔτ±τ）を加算器３３に
供給する。
誤差累積値は、切替回路３５と誤差判定回路３６とシフ
ト回路３７へ入力されている。このタイミング誤差累積
値は、誤差判定回路３６で閾値τを越えているか否か判
定される。越えている場合には、分周数ラッチ回路３８
にラッチされている分周数を変更して可変分周器２９の
分周数を切替えるとともに、切替回路３５を駆動して切
り替え、タイミング誤差累積値をシフト回路３７てシフ
トして得た修正値ＤＩ（＝ΣΔτ±τ）を加算器３３に
供給する。
すなわち、このときだけ切替回路３５を切り替えて、シ
フトされた方の値を加算器３３へ入力し、通常は、シフ
トしない値Ｄ２（＝ΣΔＴ）を加算器３３へ供給する。
フトされた方の値を加算器３３へ入力し、通常は、シフ
トしない値Ｄ２（＝ΣΔＴ）を加算器３３へ供給する。
このようにして、タイミング誤差累積値がτを越えたと
きは、可変分周器２９の分周数をＮ＋１とし、同時にシ
フト回路３７ではタイミング誤差累積値からτの値を差
し引く。一方、タイミング誤差累積値が−τより負の方
へ越えたときは、分周数をＮ−１とし、累積値にτの値
を加える。
きは、可変分周器２９の分周数をＮ＋１とし、同時にシ
フト回路３７ではタイミング誤差累積値からτの値を差
し引く。一方、タイミング誤差累積値が−τより負の方
へ越えたときは、分周数をＮ−１とし、累積値にτの値
を加える。
このようにして、切替回路３５、誤差判定回路３６、お
よびシフト回路３７から構成される修正回路により、タ
イミング誤差累積値を修正する。
よびシフト回路３７から構成される修正回路により、タ
イミング誤差累積値を修正する。
そして、修正された値が閾値の範囲内に入ったならば、
分周数をＮに戻す。
分周数をＮに戻す。
このような制御を行うと、分周数Ｎ、は、ｔｋｔｈ−＋
と一致するので、実施例１〜３のタイミング制御値と全
く同一になる。
と一致するので、実施例１〜３のタイミング制御値と全
く同一になる。
「発明の効果」
以上説明したように、本発明による周期パルス発生回路
では、タイミング制御部を用いてタイミングを調整して
いるので、基準発振器の周波数を上げずに出力パルスの
平均周期を極めて正確に、かつ基準発振器の周波数の任
意の有理数倍に制御することができる。
では、タイミング制御部を用いてタイミングを調整して
いるので、基準発振器の周波数を上げずに出力パルスの
平均周期を極めて正確に、かつ基準発振器の周波数の任
意の有理数倍に制御することができる。
また、タイミング制御部を請求項２のように構成するこ
とにより、高速な周期パルス発生器を提供することがで
きる。
とにより、高速な周期パルス発生器を提供することがで
きる。
さらに、出力端子の前段に多段遅延回路を設け、その遅
延時間を調整することにより、出力パルスのジッタを少
なくすることができる。
延時間を調整することにより、出力パルスのジッタを少
なくすることができる。
また、基準発振器の出力を可変分周器で分周する構成に
しても、上と同様の効果をあげることができる。
しても、上と同様の効果をあげることができる。
第１図は本発明の基本となる実施例１の構成を示すブロ
ック図、第２図は初期設定を可能とした実施例２の構成
を示すブロック図、第３図はジッタ成分を抑えるように
した実施例３の構成を示すブロック図、第４図は可変分
周器を用いた実施例４の構成を示すブロック図、第５図
は従来の周期パルス発生回路の構成を示すブロック図で
ある。 ｌ・・・基準発振器、２・・・分周器、３・・・出力端
子、４・・・基準発振器、５・・・時計回路、６・・・
タイミング発生回路、７・・・比較回路、８・・・出力
端子、ｌＯ・・・タイミング制御回路、１３・・・初期
値入力端子、１４・・・初期値ラッチ回路、１５・・・
切換入力端子、１６・・・切替回路、１７・・・タイミ
ング制御値ラッチ回路、１８・・・周期入力端子、１９
・・・周期ラッチ回路、２０・・・加算回路、２４・・
・比較回路、２５・・・多段遅延回路、２６・・・遅延
選択回路、２７・・・Ｄフリップフロップ、２９・・・
可変分周器、３１・・・入力端子、３２・・・同期誤差
ラッチ回路、３３・・・加算器、３４・・・タイミング
誤差累積回路、３５・・・切替回路、３６・・・誤差判
定回路、３７・・・シフト回路、３８・・・・・・分周
数ラッチ回路。 第２図 第３図 （ｂン
ック図、第２図は初期設定を可能とした実施例２の構成
を示すブロック図、第３図はジッタ成分を抑えるように
した実施例３の構成を示すブロック図、第４図は可変分
周器を用いた実施例４の構成を示すブロック図、第５図
は従来の周期パルス発生回路の構成を示すブロック図で
ある。 ｌ・・・基準発振器、２・・・分周器、３・・・出力端
子、４・・・基準発振器、５・・・時計回路、６・・・
タイミング発生回路、７・・・比較回路、８・・・出力
端子、ｌＯ・・・タイミング制御回路、１３・・・初期
値入力端子、１４・・・初期値ラッチ回路、１５・・・
切換入力端子、１６・・・切替回路、１７・・・タイミ
ング制御値ラッチ回路、１８・・・周期入力端子、１９
・・・周期ラッチ回路、２０・・・加算回路、２４・・
・比較回路、２５・・・多段遅延回路、２６・・・遅延
選択回路、２７・・・Ｄフリップフロップ、２９・・・
可変分周器、３１・・・入力端子、３２・・・同期誤差
ラッチ回路、３３・・・加算器、３４・・・タイミング
誤差累積回路、３５・・・切替回路、３６・・・誤差判
定回路、３７・・・シフト回路、３８・・・・・・分周
数ラッチ回路。 第２図 第３図 （ｂン
Claims (4)
- （１）基準信号を発生する基準発振器と、 該基準信号を時刻に数量化する時計回路と 駆動パルスごとにタイミング制御値を発生するタイミン
グ発生回路と、 前記時計回路の出力時刻と前記タイミング制御値とが一
定の誤差範囲内であるときに前記駆動パルスを発生する
比較回路と、 前記駆動パルスを出力信号とする出力端子とから構成さ
れていることを特徴とする周期パルス発生回路。 - （２）基準信号を発生する基準発振器と、 該基準信号を時刻に数量化する時計回路と、タイミング
制御値をラッチするためのラッチ回路と、 該タイミング制御値に出力信号の周期に相当する一定値
を加算して得た更新されたタイミング制御値を、駆動パ
ルスにより起動されて再び前記ラッチ回路に記憶させる
加算回路と、 前記時計回路の出力時刻と該タイミング制御値とが一定
の誤差範囲内にあるとき、前記駆動パルスを発生する比
較回路と、 前記駆動パルスを出力信号とする出力端子とから構成さ
れていることを特徴とする周期パルス発生回路。 - （３）前記比較回路と出力端子との間に接続され該比較
回路の出力を入力とする多段遅延回路と、前記時計回路
の出力と前記タイミング制御値との比較誤差に対応して
、前記多段遅延回路の多段出力のうちから１つを選択し
、選択された信号を前記出力端子へ送出する遅延選択回
路と を備えたことを特徴とする請求項１または請求項２記載
の周期パルス発生回路。 - （４）基準信号を発生する基準発振器と、 分周数をラッチするラッチ回路と、 該ラッチ回路の出力の分周数が設定され、前記基準信号
の分周数ごとのタイミングで駆動パルスを発生する可変
分周器と、 出力信号の周期と前記可変分周器出力の周期の差として
得られた周期誤差に相当する一定値を累積したタイミン
グ誤差累積値を記憶するためのタイミング誤差累積回路
と、 前記タイミング誤差累積値に前記周期誤差に相当する一
定値を加算し、駆動パルスごとに前記タイミング誤差累
積回路に記憶させる加算回路と、該タイミング誤差累積
値の大きさがある一定の閾値を越えたときに前記ラッチ
回路の分周数を変更するとともに、変更後の分周数と変
更前の分周数との差に応じて該タイミング誤差累積値を
修正し、修正された該タイミング誤差累積値が閾値の範
囲内にあるときには該ラッチ回路の内容を変更前の分周
数にもどす修正回路と、 前記駆動パルスを出力信号とする出力端子とから構成さ
れていることを特徴とする周期パルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63025185A JP2859877B2 (ja) | 1988-02-05 | 1988-02-05 | 周期パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63025185A JP2859877B2 (ja) | 1988-02-05 | 1988-02-05 | 周期パルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01200817A true JPH01200817A (ja) | 1989-08-14 |
| JP2859877B2 JP2859877B2 (ja) | 1999-02-24 |
Family
ID=12158925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63025185A Expired - Fee Related JP2859877B2 (ja) | 1988-02-05 | 1988-02-05 | 周期パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2859877B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6094525A (ja) * | 1983-10-28 | 1985-05-27 | Nec Corp | 時分割パルスパタ−ンジエネレ−タ |
-
1988
- 1988-02-05 JP JP63025185A patent/JP2859877B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6094525A (ja) * | 1983-10-28 | 1985-05-27 | Nec Corp | 時分割パルスパタ−ンジエネレ−タ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2859877B2 (ja) | 1999-02-24 |
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