JP2859877B2 - 周期パルス発生回路 - Google Patents
周期パルス発生回路Info
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Description
【発明の詳細な説明】 「産業上の利用分野」 本発明は、平均周期の精度が極めて正確な周期パルス
を発生できるようにした周期パルス発生回路に関するも
のである。
を発生できるようにした周期パルス発生回路に関するも
のである。
「従来の技術」 電子機器が発展するのに伴い、多くの電子部品がディ
ジタル回路で構成されるようになりつつある。各種のデ
ィジタル回路において、周期が正確なパルスを作る周期
パルス発生回路は極めて重要である。
ジタル回路で構成されるようになりつつある。各種のデ
ィジタル回路において、周期が正確なパルスを作る周期
パルス発生回路は極めて重要である。
従来の周期パルス発生回路としては第５図のようなも
のが使われている。
のが使われている。
図において、基準発振器１は周波数1/τの安定な矩形
波を発生している。その矩形波を分周器２の入力端子Ｃ
に入力している。分周器２の出力の周波数は1/τの1/N
（ただしＮは整数）に変換され、その出力は出力端子３
へ送出される。これにより、周期が正確にＮτの矩形パ
ルスが出力端子３から出力される。なお、出力波形に特
別な要求がある場合は、上述した出力パルスをトリガと
して特別な波形のパルスを発生する回路を付加すればよ
い。
波を発生している。その矩形波を分周器２の入力端子Ｃ
に入力している。分周器２の出力の周波数は1/τの1/N
（ただしＮは整数）に変換され、その出力は出力端子３
へ送出される。これにより、周期が正確にＮτの矩形パ
ルスが出力端子３から出力される。なお、出力波形に特
別な要求がある場合は、上述した出力パルスをトリガと
して特別な波形のパルスを発生する回路を付加すればよ
い。
「発明が解決しようとする課題」 さて、このような回路では、分周数Ｎが整数であるか
ら、出力の周期はこの整数倍となり、例えば半整数倍
（Ｎ＋1/2）のような、有理数倍のものを作ることがで
きなかった。上述した回路で、そのようなものを得るに
は、基準発振器１の周波数を２倍に上げればよいが、回
路の動作速度が２倍となるため、消費電力が増加した
り、回路規模が大きくなったりする欠点があった。
ら、出力の周期はこの整数倍となり、例えば半整数倍
（Ｎ＋1/2）のような、有理数倍のものを作ることがで
きなかった。上述した回路で、そのようなものを得るに
は、基準発振器１の周波数を２倍に上げればよいが、回
路の動作速度が２倍となるため、消費電力が増加した
り、回路規模が大きくなったりする欠点があった。
本発明は、このような背景の下になされたもので、基
準発振器の周波数を上げることなく、出力パルスの平均
周期を任意かつ正確に設定することのできる周期パルス
発生回路を提供することを目的とする。
準発振器の周波数を上げることなく、出力パルスの平均
周期を任意かつ正確に設定することのできる周期パルス
発生回路を提供することを目的とする。
「課題を解決するための手段」 上記課題を解決るために、この発明は、 基準信号を発生する基準発振器と、 該基準信号を時刻に数量化する時計回路と 駆動パルスごとに、所望の有理数倍値と該駆動パルス
の発生回数に応じて求めたタイミング制御値を発生する
タイミング発生回路と、前記時計回路の出力時刻と前記
タイミング制御値とが一定の誤差範囲内であるときに前
記駆動パルスを発生する比較回路と、前記駆動パルスを
出力信号とする出力端子とから構成され、前記駆動パル
スの平均の周期を前記基準信号の周期の前記有理数倍一
定とすることを特徴とする。
の発生回数に応じて求めたタイミング制御値を発生する
タイミング発生回路と、前記時計回路の出力時刻と前記
タイミング制御値とが一定の誤差範囲内であるときに前
記駆動パルスを発生する比較回路と、前記駆動パルスを
出力信号とする出力端子とから構成され、前記駆動パル
スの平均の周期を前記基準信号の周期の前記有理数倍一
定とすることを特徴とする。
また、基準信号を発生する基準発振器と、 該基準信号を時刻に数量化する時計回路と、 タイミング制御値をラッチするためのラッチ回路と、 該タイミング制御値に所望の有理数倍値に相当する一
定値を加算して得た更新されたタイミング制御値を、駆
動パルスにより起動されて再び前記ラッチ回路に記憶さ
せる加算回路と、前記時計回路の出力時刻と該タイミン
グ制御値とが一定の誤差範囲内にあるとき、前記駆動パ
ルスを発生する比較回路と、前記駆動パルスを出力信号
とする出力端子とから構成され、前記駆動パルスの平均
の周期を前記基準信号の周期の前記有理数倍一定とする
ことを特徴とする。
定値を加算して得た更新されたタイミング制御値を、駆
動パルスにより起動されて再び前記ラッチ回路に記憶さ
せる加算回路と、前記時計回路の出力時刻と該タイミン
グ制御値とが一定の誤差範囲内にあるとき、前記駆動パ
ルスを発生する比較回路と、前記駆動パルスを出力信号
とする出力端子とから構成され、前記駆動パルスの平均
の周期を前記基準信号の周期の前記有理数倍一定とする
ことを特徴とする。
また、前記比較回路と出力端子との間に接続され該比
較回路の出力を入力とする多段遅延回路と、 前記時計回路の出力と前記タイミング制御値との比較
誤差に対応して、前記多段遅延回路の多段出力のうちか
ら１つを選択し、選択された信号を前記出力端子へ送出
する遅延選択回路と を備えた構成としてもよい。
較回路の出力を入力とする多段遅延回路と、 前記時計回路の出力と前記タイミング制御値との比較
誤差に対応して、前記多段遅延回路の多段出力のうちか
ら１つを選択し、選択された信号を前記出力端子へ送出
する遅延選択回路と を備えた構成としてもよい。
さらに、基準信号を発生する基準発振器と、 分周数をラッチするラッチ回路と、 該ラッチ回路の出力の分周数が設定され、前記基準信
号の分周数ごとのタイミングで駆動パルスを発生する可
変分周器と、 前記基準信号の周期の所望の有理数倍の周期と前記可
変分周器出力の周期の差として得られた周期誤差に相当
する一定値を累積したタイミング誤差累積値を記憶する
ためのタイミング誤差累積回路と、前記タイミング誤差
累積値に前記周期誤差に相当する一定値を加算し、駆動
パルスごとに前記タイミング誤差累積回路に記憶させる
加算回路と、該タイミング誤差累積値の大きさがある一
定の閾値を越えたときに前記ラッチ回路の分周数を変更
するとともに、変更後の分周数と変更前の分周数との差
に応じて該タイミング誤差累積値を修正し、修正された
該タイミング誤差累積値が閾値の範囲内にあるときには
該ラッチ回路の内容を変更前の分周数にもどす修正回路
と、前記駆動パルスを出力信号とする出力端子とから構
成され、前記駆動パルスの平均の周期を前記基準信号の
周期の前記有理倍一定としてもよい。
号の分周数ごとのタイミングで駆動パルスを発生する可
変分周器と、 前記基準信号の周期の所望の有理数倍の周期と前記可
変分周器出力の周期の差として得られた周期誤差に相当
する一定値を累積したタイミング誤差累積値を記憶する
ためのタイミング誤差累積回路と、前記タイミング誤差
累積値に前記周期誤差に相当する一定値を加算し、駆動
パルスごとに前記タイミング誤差累積回路に記憶させる
加算回路と、該タイミング誤差累積値の大きさがある一
定の閾値を越えたときに前記ラッチ回路の分周数を変更
するとともに、変更後の分周数と変更前の分周数との差
に応じて該タイミング誤差累積値を修正し、修正された
該タイミング誤差累積値が閾値の範囲内にあるときには
該ラッチ回路の内容を変更前の分周数にもどす修正回路
と、前記駆動パルスを出力信号とする出力端子とから構
成され、前記駆動パルスの平均の周期を前記基準信号の
周期の前記有理倍一定としてもよい。
「作用」 上記手段によれば、タイミング制御部からのタイミン
グ制御値を適宜に設定することにより、平均周期が基準
発振器の有理倍になるように、出力パルスの周期を正確
に設定できる。
グ制御値を適宜に設定することにより、平均周期が基準
発振器の有理倍になるように、出力パルスの周期を正確
に設定できる。
また、タイミング制御部を第２図に示すように構成す
れば、高速な周期パルス発生回路を構成することができ
る。
れば、高速な周期パルス発生回路を構成することができ
る。
また、第３図のように多段遅延回路を備えることによ
り、出力パルスのジッタを小さくすることができる。
り、出力パルスのジッタを小さくすることができる。
さらに、タイミング制御値を直接制御するのではな
く、第４図のように可変分周器の分周数を制御するよう
にしても、同様の効果をあげることができる。
く、第４図のように可変分周器の分周数を制御するよう
にしても、同様の効果をあげることができる。
従来の技術とは、出力すべきタイミングを制御する回
路が付加されていることが異なる。
路が付加されていることが異なる。
「実施例」 以下、図面を参照して、この発明の実施例を説明す
る。
る。
実施例１ 第１図は、本発明の実施例１の構成を示すブロック図
である。
である。
図において、基準発振器４は周波数1/τで発振してお
り、その出力を時計回路５に供給している。この時計回
路５は、基準発振器４からの入力が立ち上がる毎に１ず
つカウントアップし、整数値ｎを出力する。
り、その出力を時計回路５に供給している。この時計回
路５は、基準発振器４からの入力が立ち上がる毎に１ず
つカウントアップし、整数値ｎを出力する。
図中の破線で囲んだ部分は、タイミング制御部10であ
り、タイミング発生回路６と比較回路７とから構成され
ている。以下では、出力パルスの平均周期をＴに設定す
ることを考える。
り、タイミング発生回路６と比較回路７とから構成され
ている。以下では、出力パルスの平均周期をＴに設定す
ることを考える。
まず、タイミング発生回路６は、入力端子Ｃに上記出
力パルスが駆動パルスとして加わると、パルス番号、即
ち立ち上がりパルスの発生個数を表す整数値ｋを１を加
えることで更新し、所望の出力パルスの平均周期Ｔを基
準発信器４の発信周期τで割ったものをｋ倍することに
よって求めたタイミング制御値tk＝kT/τをディジタル
化して出力する。このタイミング制御値tkと上述した時
刻ｎとが比較回路７で比較される。両者の値が一定の誤
差範囲内で一致したときに、比較回路７の出力端からタ
イミングパルスが出力される。ここで、出力パルスは時
刻tkで立ち上がるパルス波形であり、パルス間隔が周期
Ｔにほぼ一致するものである。
力パルスが駆動パルスとして加わると、パルス番号、即
ち立ち上がりパルスの発生個数を表す整数値ｋを１を加
えることで更新し、所望の出力パルスの平均周期Ｔを基
準発信器４の発信周期τで割ったものをｋ倍することに
よって求めたタイミング制御値tk＝kT/τをディジタル
化して出力する。このタイミング制御値tkと上述した時
刻ｎとが比較回路７で比較される。両者の値が一定の誤
差範囲内で一致したときに、比較回路７の出力端からタ
イミングパルスが出力される。ここで、出力パルスは時
刻tkで立ち上がるパルス波形であり、パルス間隔が周期
Ｔにほぼ一致するものである。
このタイミングパルスは、出力端子８から出力として
取り出されるが、同時にタイミング発生回路６の入力端
子Ｃにも入力されて、駆動パルスとして使用される。た
だし、以上の構成において、時計回路５は、上述したよ
うに基準発振器４からの入力が立ち上がる毎に１ずつカ
ウントアップするカウンタとして構成されているが、そ
のカウンタのリセットは例えば比較回路７での比較一致
後に掛かるようにしておくことができる。この場合には
比較一致後にタイミング発生回路６にもリセットがかか
り、整数値ｋが１となるようにしておく。
取り出されるが、同時にタイミング発生回路６の入力端
子Ｃにも入力されて、駆動パルスとして使用される。た
だし、以上の構成において、時計回路５は、上述したよ
うに基準発振器４からの入力が立ち上がる毎に１ずつカ
ウントアップするカウンタとして構成されているが、そ
のカウンタのリセットは例えば比較回路７での比較一致
後に掛かるようにしておくことができる。この場合には
比較一致後にタイミング発生回路６にもリセットがかか
り、整数値ｋが１となるようにしておく。
上述した回路において、比較回路７が数値を比較する
時の誤差範囲としては、例えば±0.5を使用する。その
ためには、比較回路７へ入力されたタイミング制御値tk
を小数点以下１桁目で四捨五入して、整数値νを取り出
し、出力時刻ｎと比較する。すなわち、 ν＝round（kT/τ） ＝kT/τ＋δｋ ……（１） ただし、round（ｘ）は値ｘを小数点以下１桁目で四
捨五入する関数、δｋは−0.5＜δｋ≦0.5の少数値であ
る。ここで、ｋ個の出力パルスの平均周期Taは、出力パ
ルスが時間ντの間にｋ個出力されることから、ντ/k
となるので上式より、 Ta＝Ｔ＋δｋτ/k ……（２） となる。したがってｋ→∞のとき、周期Taは所望の周期
ｔに一致する。
時の誤差範囲としては、例えば±0.5を使用する。その
ためには、比較回路７へ入力されたタイミング制御値tk
を小数点以下１桁目で四捨五入して、整数値νを取り出
し、出力時刻ｎと比較する。すなわち、 ν＝round（kT/τ） ＝kT/τ＋δｋ ……（１） ただし、round（ｘ）は値ｘを小数点以下１桁目で四
捨五入する関数、δｋは−0.5＜δｋ≦0.5の少数値であ
る。ここで、ｋ個の出力パルスの平均周期Taは、出力パ
ルスが時間ντの間にｋ個出力されることから、ντ/k
となるので上式より、 Ta＝Ｔ＋δｋτ/k ……（２） となる。したがってｋ→∞のとき、周期Taは所望の周期
ｔに一致する。
ここで、一例として、分周数T/τ＝2.5の場合につい
て説明する。まず、整数値ｋを１としてタイミング制御
値t1を2.5とする。この値を少数第１位で四捨五入する
と３になるので、時計回路５の出力が３となったときに
第１パルスが発生する。次に、整数値ｋは２となりタイ
ミング制御値t2は5.0となるので、時計回路５の出力が
５となったときに第２パルスが発生する。この後、整数
値ｋは３となりタイミング制御値t3は7.5となる。この
値を四捨五入すると８になるので、時計回路５の出力が
８となったとに第３パルスが発生する。第４パルスは、
時計回路５の出力が10となったときに発生する。従っ
て、第４パルスまでの平均パルス間隔は10/4＝2.5とな
り、平均パルスの間隔が2.5のパルス波形が生成され
る。また、整数値ｋがパルス番号に一致していることも
自明である。
て説明する。まず、整数値ｋを１としてタイミング制御
値t1を2.5とする。この値を少数第１位で四捨五入する
と３になるので、時計回路５の出力が３となったときに
第１パルスが発生する。次に、整数値ｋは２となりタイ
ミング制御値t2は5.0となるので、時計回路５の出力が
５となったときに第２パルスが発生する。この後、整数
値ｋは３となりタイミング制御値t3は7.5となる。この
値を四捨五入すると８になるので、時計回路５の出力が
８となったとに第３パルスが発生する。第４パルスは、
時計回路５の出力が10となったときに発生する。従っ
て、第４パルスまでの平均パルス間隔は10/4＝2.5とな
り、平均パルスの間隔が2.5のパルス波形が生成され
る。また、整数値ｋがパルス番号に一致していることも
自明である。
実施例２ 上述した実施例１におけるタイミング発生回路６を第
２図に示すような回路で実現すると、より高速に動作さ
せることができる。
２図に示すような回路で実現すると、より高速に動作さ
せることができる。
第２図において、基準発振器４、時計回路５、比較回
路７、出力端子８は、実施例１の構成要素と同様であ
る。
路７、出力端子８は、実施例１の構成要素と同様であ
る。
この回路において、タイミング制御値ラッチ回路17か
らタイミング制御値tkが出力される。
らタイミング制御値tkが出力される。
タイミング制御値tkは次のようにして演算処理され
る。
る。
まず、初期値入力端子13から初期値t0が入力され、初
期値ラッチ回路14でラッチされる。ラッチされた初期値
t0は、切替入力端子15から入力される切替制御信号によ
り、切替回路16で選択される。このようにして、タイミ
ング制御値ラッチ回路17に初期値t0がラッチされる。初
期値t0がラッチされたあとは、切替入力端子15からの切
替制御信号を変えて、切替回路16が加算回路20の出力を
選択するようにする。
期値ラッチ回路14でラッチされる。ラッチされた初期値
t0は、切替入力端子15から入力される切替制御信号によ
り、切替回路16で選択される。このようにして、タイミ
ング制御値ラッチ回路17に初期値t0がラッチされる。初
期値t0がラッチされたあとは、切替入力端子15からの切
替制御信号を変えて、切替回路16が加算回路20の出力を
選択するようにする。
出力平均周期Ｔを基準発振器４の出力の周期τで正規
化した値T/τが周期入力端子18から入力され、周期ラッ
チ回路19にラッチされる。この周期ラッチ回路19の出力
値T/τとタイミング制御値ラッチ回路17の出力tkとが加
算回路20で加算され、加算値tk＋T/τとして切替回路16
に入力されている。
化した値T/τが周期入力端子18から入力され、周期ラッ
チ回路19にラッチされる。この周期ラッチ回路19の出力
値T/τとタイミング制御値ラッチ回路17の出力tkとが加
算回路20で加算され、加算値tk＋T/τとして切替回路16
に入力されている。
さて、初期値t0の値と時計回路５の値ｎとがある誤差
範囲内で一致すると、比較回路７から駆動パルスが出力
される。この駆動パルスが出力されると、タイミング制
御値ラッチ回路17は、すでに演算処理されている加算値
tk＋T/τを新たなタイミグ制御値tk+1としてラッチす
る。
範囲内で一致すると、比較回路７から駆動パルスが出力
される。この駆動パルスが出力されると、タイミング制
御値ラッチ回路17は、すでに演算処理されている加算値
tk＋T/τを新たなタイミグ制御値tk+1としてラッチす
る。
以上のようにすると、タイミング制御値tkをハードウ
ェアにより次々に演算することができるので、高速の周
期タイミング発生回路に利用することができる。また初
期値t0の値を設定できるので、出力タイミングの位相を
制御することができる。
ェアにより次々に演算することができるので、高速の周
期タイミング発生回路に利用することができる。また初
期値t0の値を設定できるので、出力タイミングの位相を
制御することができる。
実施例３ 上述した実施例１と実施例２においては、出力端子８
の立ち上がりが、周期τごとのタイミング時刻に対して
±τ/2のジッタを持っている。このジッタを小さくする
方法としては、周期τを小さくすることが考えられる。
しかしながら、このようにすると基準発振器４の周波数
1/τが高くなり、ハードウェアとしてより性能の高いも
のが必要になる。そこで基準発振器４の周波数を上げず
に、ジッタがより少ない周期パルスを発生する装置を第
３図（ａ）に示す。
の立ち上がりが、周期τごとのタイミング時刻に対して
±τ/2のジッタを持っている。このジッタを小さくする
方法としては、周期τを小さくすることが考えられる。
しかしながら、このようにすると基準発振器４の周波数
1/τが高くなり、ハードウェアとしてより性能の高いも
のが必要になる。そこで基準発振器４の周波数を上げず
に、ジッタがより少ない周期パルスを発生する装置を第
３図（ａ）に示す。
この図では、基準発振器４、時計回路５、出力端子８
は実施例1,2と同様である。
は実施例1,2と同様である。
比較回路24の入力端子の接続は、実施例１および実施
例２と同様であるが、比較回路24の出力端子の接続につ
いては若干異なっている。
例２と同様であるが、比較回路24の出力端子の接続につ
いては若干異なっている。
まず、出力端子Ｐからは、実施例1,2と同様に、一致
パルスを発生している。このパルスは多段遅延回路25へ
入力されている。一方、出力端子Ｒからは、比較回路24
の残差値δが出力される。ただし、残差値δは、−0.5
＜δ≦0.5の範囲にある。この残差値δは遅延選択回路2
6へ入力されている。
パルスを発生している。このパルスは多段遅延回路25へ
入力されている。一方、出力端子Ｒからは、比較回路24
の残差値δが出力される。ただし、残差値δは、−0.5
＜δ≦0.5の範囲にある。この残差値δは遅延選択回路2
6へ入力されている。
遅延選択回路26は、残差値δに対応する遅延パルス出
力を多段遅延回路25の出力から選択し、出力端子８へ出
力する。
力を多段遅延回路25の出力から選択し、出力端子８へ出
力する。
ここで、多段遅延回路25の遅延段数（出力端子数）を
Ｄ段とし、各段ごとにτ/Dだけ、全体で時間τ遅延して
いるとする。
Ｄ段とし、各段ごとにτ/Dだけ、全体で時間τ遅延して
いるとする。
また値εｋを−D/2＜εｋ≦D/2とすると、（１）式の
値δｋと上記εｋとの間には、次式が成立する。
値δｋと上記εｋとの間には、次式が成立する。
δｋ＝εk/D＋χ ……（３） ただし、０≦χ＜1/Dである。この式（３）を式
（１）に代入し、両辺をＤ倍して変形することにより、 νＤ−εｋ＝kT/（τ/D）＋χＤ ……（４） となる。ここで、時間（ντ−εｋτ/D）の間にｋ個の
出力パルスが出力されることから、出力パルスの平均周
期Tbは となる。この式に（４）式を代入すると、 Tb＝Ｔ＋χτ/k ……（５） となる。上式（５）の誤差分は、前式（２）の誤差分よ
り小さいので、ジッタが抑えられいることが分かる。
（１）に代入し、両辺をＤ倍して変形することにより、 νＤ−εｋ＝kT/（τ/D）＋χＤ ……（４） となる。ここで、時間（ντ−εｋτ/D）の間にｋ個の
出力パルスが出力されることから、出力パルスの平均周
期Tbは となる。この式に（４）式を代入すると、 Tb＝Ｔ＋χτ/k ……（５） となる。上式（５）の誤差分は、前式（２）の誤差分よ
り小さいので、ジッタが抑えられいることが分かる。
なお、第３図（ｂ）には段数Ｄを２とした場合の多段
遅延回路25の例を示している。この遅延回路25では、時
計回路５へ入力する基準信号のデューティファクタが50
％であるとして、それを反転した信号を、Ｄフリップフ
ロップ27のＣ端子へ入力している。このようにするとτ
/2の遅延回路が容易に得られる。
遅延回路25の例を示している。この遅延回路25では、時
計回路５へ入力する基準信号のデューティファクタが50
％であるとして、それを反転した信号を、Ｄフリップフ
ロップ27のＣ端子へ入力している。このようにするとτ
/2の遅延回路が容易に得られる。
実施例４ 上述までの実施例では、タイミング制御値tkをタイミ
ング制御部で発生していた。しかしながら、タイミング
制御値tkで直接制御するのではなく、Nk＝tk−tk-1をタ
イミング制御部で発生し、これまでの実施例と等価な出
力を得ることができる。このような考えに基づいた実施
例（実施例４）を第４図に示す。
ング制御部で発生していた。しかしながら、タイミング
制御値tkで直接制御するのではなく、Nk＝tk−tk-1をタ
イミング制御部で発生し、これまでの実施例と等価な出
力を得ることができる。このような考えに基づいた実施
例（実施例４）を第４図に示す。
基準発振器４からは周波数1/τの基準信号が出力され
ている。この基準信号は可変分周器29へ入力される。可
変分周器29は、３つの分周数Ｎ−1,N,N＋１をもち、こ
の３つの分周数の中から選択選定された文周数ごとにタ
イミングパルスを出力し、出力端子８へ送出する。
ている。この基準信号は可変分周器29へ入力される。可
変分周器29は、３つの分周数Ｎ−1,N,N＋１をもち、こ
の３つの分周数の中から選択選定された文周数ごとにタ
イミングパルスを出力し、出力端子８へ送出する。
一方、入力端子31には、Ｎ＝round（T/τ）として、 ΔＴ＝T/τ−Ｎ ……（６） をディジタル化した周期誤差値が入力され、周期誤差ラ
ッチ回路32でラッチされる。周期誤差ラッチ回路32の出
力は加算器33へ入力され、加算器33の出力はタイミング
誤差累積回路34へ入力される。
ッチ回路32でラッチされる。周期誤差ラッチ回路32の出
力は加算器33へ入力され、加算器33の出力はタイミング
誤差累積回路34へ入力される。
タイミング誤差累積回路34から出力されたタイミング
誤差累積値は、切替回路35と誤差判定回路36とシフト回
路37へ入力されている。このタイミング誤差累積値は、
誤差判定回路36で閾値τを越えているか否か判定され
る。越えている場合には、分周数ラッチ回路38にラッチ
されている分周数を変更して可変分周器29の分周数を切
替えるとともに、切替回路35を駆動して切り替え、タイ
ミング誤差累積値をシフト回路37でシフトして得た修正
値D1（＝ΣΔＴ≦τ）を加算器33に供給する。
誤差累積値は、切替回路35と誤差判定回路36とシフト回
路37へ入力されている。このタイミング誤差累積値は、
誤差判定回路36で閾値τを越えているか否か判定され
る。越えている場合には、分周数ラッチ回路38にラッチ
されている分周数を変更して可変分周器29の分周数を切
替えるとともに、切替回路35を駆動して切り替え、タイ
ミング誤差累積値をシフト回路37でシフトして得た修正
値D1（＝ΣΔＴ≦τ）を加算器33に供給する。
すなわち、このときだけ切替回路35を切り替えて、シ
フトされた方の値を加算器33へ入力し、通常は、シフト
しない値D2（＝ΣΔＴ）を加算器33へ供給する。
フトされた方の値を加算器33へ入力し、通常は、シフト
しない値D2（＝ΣΔＴ）を加算器33へ供給する。
このようにして、タイミング誤差累積値がτを越えた
ときは、可変分周器29の分周数をＮ＋１とし、同時にシ
フト回路37ではタイミング誤差累積値からτの値を差し
引く。一方、タイミング誤差累積値が−τより負の方へ
越えたときは、分周数をＮ−１とし、累積値にτの値を
加える。
ときは、可変分周器29の分周数をＮ＋１とし、同時にシ
フト回路37ではタイミング誤差累積値からτの値を差し
引く。一方、タイミング誤差累積値が−τより負の方へ
越えたときは、分周数をＮ−１とし、累積値にτの値を
加える。
このようにして、切替回路35、誤差判定回路36、およ
びシフト回路37から構成される修正回路により、タイミ
ング誤差累積値を修正する。そして、修正された値が閾
値の範囲内に入ったならば、分周数をＮに戻す。
びシフト回路37から構成される修正回路により、タイミ
ング誤差累積値を修正する。そして、修正された値が閾
値の範囲内に入ったならば、分周数をＮに戻す。
このような制御を行うと、分周数Nkは、tk−tk-1と一
致するので、実施例１〜３のタイミング制御値と全く同
一になる。
致するので、実施例１〜３のタイミング制御値と全く同
一になる。
「発明の効果」 以上説明したように、本発明による周期パルス発生回
路では、タイミング制御部を用いてタイミグを調整して
いるので、基準発振器の周波数を上げずに出力パルスの
平均周期を極めて正確に、かつ基準発振器の周波数の任
意の有理数倍に制御することができる。
路では、タイミング制御部を用いてタイミグを調整して
いるので、基準発振器の周波数を上げずに出力パルスの
平均周期を極めて正確に、かつ基準発振器の周波数の任
意の有理数倍に制御することができる。
また、タイミング制御部を請求項２のように構成する
ことにより、高速な周期パルス発生器を提供することが
できる。
ことにより、高速な周期パルス発生器を提供することが
できる。
さらに、出力端子の前段に多段遅延回路を設け、その
遅延時間を調整することにより、出力パルスのジッタを
少なくすることができる。
遅延時間を調整することにより、出力パルスのジッタを
少なくすることができる。
また、基準発振器の出力を可変分周器で分周する構成
にしても、上と同様の効果をあげることができる。
にしても、上と同様の効果をあげることができる。
第１図は本発明の基本となる実施例１の構成を示すブロ
ック図、第２図は初期設定を可能とした実施例２の構成
を示すブロック図、第３図はジッタ成分を抑えるように
した実施例３の構成を示すブロック図、第４図は可変分
周器を用いた実施例４の構成を示すブロック図、第５図
は従来の周期パルス発生回路の構成を示すブロック図で
ある。 １……基準発振器、２……分周器、３……出力端子、 ４……基準発振器、５……時計回路、 ６……タイミング発生回路、７……比較回路、 ８……出力端子、10……タイミング制御回路、 13……初期値入力端子、14……初期値ラッチ回路、 15……切換入力端子、16……切替回路、 17……タイミング制御値ラッチ回路、 18……周期入力端子、19……周期ラッチ回路、 20……加算回路、24……比較回路、 25……多段遅延回路、26……遅延選択回路、 27……Ｄフリップフロップ、29……可変分周器、 31……入力端子、32……同期誤差ラッチ回路、 33……加算器、34……タイミング誤差累積回路、 35……切替回路、36……誤差判定回路、 37……シフト回路、38……分周数ラッチ回路。
ック図、第２図は初期設定を可能とした実施例２の構成
を示すブロック図、第３図はジッタ成分を抑えるように
した実施例３の構成を示すブロック図、第４図は可変分
周器を用いた実施例４の構成を示すブロック図、第５図
は従来の周期パルス発生回路の構成を示すブロック図で
ある。 １……基準発振器、２……分周器、３……出力端子、 ４……基準発振器、５……時計回路、 ６……タイミング発生回路、７……比較回路、 ８……出力端子、10……タイミング制御回路、 13……初期値入力端子、14……初期値ラッチ回路、 15……切換入力端子、16……切替回路、 17……タイミング制御値ラッチ回路、 18……周期入力端子、19……周期ラッチ回路、 20……加算回路、24……比較回路、 25……多段遅延回路、26……遅延選択回路、 27……Ｄフリップフロップ、29……可変分周器、 31……入力端子、32……同期誤差ラッチ回路、 33……加算器、34……タイミング誤差累積回路、 35……切替回路、36……誤差判定回路、 37……シフト回路、38……分周数ラッチ回路。
───────────────────────────────────────────────────── フロントページの続き 審査官 有泉 良三 (56)参考文献 特開 昭60−94525（ＪＰ，Ａ)
Claims (4)
- 【請求項１】基準信号を発生する基準発振器と、 該基準信号を時刻に数量化する時計回路と 駆動パルスごとに、所望の有理数倍値と該駆動パルスの
発生回数に応じて求めたタイミング制御値を発生するタ
イミング発生回路と、 前記時計回路の出力時刻と前記タイミング制御値とが一
定の誤差範囲内であるときに前記駆動パルスを発生する
比較回路と、 前記駆動パルスを出力信号とする出力端子と から構成され、 前記駆動パルスの平均の周期を前記基準信号の周期の前
記有理数倍一定とすることを特徴とする周期パルス発生
回路。 - 【請求項２】基準信号を発生する基準発振器と、 該基準信号を時刻に数量化する時計回路と、 タイミング制御値をラッチするためのラッチ回路と、 該タイミング制御値に所望の有理数倍値に相当する一定
値を加算して得た更新されたタイミング制御値を、駆動
パルスにより起動されて再び前記ラッチ回路に記憶させ
る加算回路と、 前記時計回路の出力時刻と該タイミング制御値とが一定
の誤差範囲内にあるとき、前記駆動パルスを発生する比
較回路と、 前記駆動パルスを出力信号とをする出力端子と から構成され、 前記駆動パルスの平均の周期を前記基準信号の周期の前
記有理数倍一定とすることを特徴とする周期パルス発生
回路。 - 【請求項３】前記比較回路と出力端子との間に接続され
該比較回路の出力を入力とする多段遅延回路と、 前記時計回路の出力と前記タイミング制御値との比較誤
差に対応して、前記多段遅延回路の多段出力のうちから
１つを選択し、選択された信号を前記出力端子へ送出す
る遅延選択回路と を備えたことを特徴とする請求項１または請求項２記載
の周期パルス発生回路。 - 【請求項４】基準信号を発生する基準発振器と、 分周数をラッチするラッチ回路と、 該ラッチ回路の出力の分周数が設定され、前記基準信号
の分周数ごとのタイミングで駆動パルスを発生する可変
分周器と、 前記基準信号の周期の所望の有理数倍の周期と前記可変
分周器出力の周期の差として得られた周期誤差に相当す
る一定値を累積したタイミング誤差累積値を記憶するた
めのタイミング誤差累積回路と、 前記タイミング誤差累積値に前記周期誤差に相当する一
定値を加算し、駆動パルスごとに前記タイミング誤差累
積回路に記憶させる加算回路と、 該タイミング誤差累積値の大きさがある一定の閾値を越
えたときに前記ラッチ回路の分周数を変更するととも
に、変更後の分周数と変更前の分周数との差に応じて該
タイミング誤差累積値を修正し、修正された該タイミン
グ誤差累積値が閾値の範囲内にあるときには該ラッチ回
路の内容を変更前の分周数にもどす修正回路と、 前記駆動パルスを出力信号とする出力端子と から構成され、 前記駆動パルスの平均の周期を前記基準信号の周期の前
記有理数倍一定とすることを特徴とする周期パルス発生
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63025185A JP2859877B2 (ja) | 1988-02-05 | 1988-02-05 | 周期パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63025185A JP2859877B2 (ja) | 1988-02-05 | 1988-02-05 | 周期パルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01200817A JPH01200817A (ja) | 1989-08-14 |
| JP2859877B2 true JP2859877B2 (ja) | 1999-02-24 |
Family
ID=12158925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63025185A Expired - Fee Related JP2859877B2 (ja) | 1988-02-05 | 1988-02-05 | 周期パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2859877B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6094525A (ja) * | 1983-10-28 | 1985-05-27 | Nec Corp | 時分割パルスパタ−ンジエネレ−タ |
-
1988
- 1988-02-05 JP JP63025185A patent/JP2859877B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01200817A (ja) | 1989-08-14 |
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