JPH02100410A - 周期制御パルス発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 本発明は、出力パルスの平均周期お上び瞬時周期を極め
て高精度に制御できるようにした周期制御パルス発生回
路に関するものである。

「従来の技術」 電子機器が発展するに伴い、多くの電子部品がディジタ
ル回路で構成されるようになりつつある。

各種のディジタル回路において、出力パルスの周期を高
精度に制御できる周期制御パルス発生回路は極めて重要
である。

従来の周期制御パルス発生回路としては第３図のような
しのが使われている。

図において、ｌは基準発振器であり、周波数ｆ０＝１／
τの安定な矩形波を基準信号として発生する。２は時計
回路であり、基準信号が立ち上がる毎にＩずつカウント
アツプし、カウント値ｎを出力する。３は比較回路であ
り、時計回路２におけるカウントＨｎとタイミング発生
回路９から出力される周期累積値ｔｋとを比較する。そ
して、前者が後者に対して所定の誤差範囲内となった時
、タイミングパルスを出力端８に出力する。タイミング
発生回路９は、ラッチ回路４と加算器５と周期ラッチ回
路６とから構成されている。

以下、この周期制御パルス発生回路の動作を説明する。

タイミングパルスの目標平均周期を′ｒとした場合、入
力端７にはデータＴ／τ＝Ｎ＋△′ｒをデジタル化した
周期値が入力され、周期ラッチ回路６でラッチされる。

ここで、ＮはデータＴ／τの整数部、△Ｔは少数部を示
す。そして、加算器５によって、周期ラッチ回路６の出
力データと、ラッチ回路４から出力される現時点までの
周期累積１ｆｌＬｋとが加算される。加算器５の出力デ
ータは、比較回路３の出力であるタイミングパルスＣご
とにラッチ回路４にラッチされる。このように、タイミ
ングパルス毎に、ラッチ回路４のラッチデータ、すなわ
ち、周期累積値ｔｋが、次式に従って更新される。

ｔｋ　←ｌｋ＋Ｔ／ｒ　　・−・−（＋）一方、比較回
路３では、時計回路２のカラン！・値ｎとラッチ回路４
から出力される周期累積値ｔｋ−ｔａＴ／τ（ｌ１１は
現時点までのＴ／τの加算回数）が比較され、１者が一
定の誤差範囲内で一致したときに、タイミングパルスＣ
が出力される。なお、実際の回路では、時計回路２の出
力値ｎｈ＜ＩＩＩＴ／τの整数部分と一致した時にタイ
ミングパルスＣが出力される。そして、タイミングパル
スは、（ｍＴ／τ）Ｘ（基準信号の周期τ）・・・・・
・（２）（＋＋＋＝　ｌ、２、〜） 毎、すなわち目標平均周期′ｒの整数倍の時刻の近傍で
出力される。従って、基準信号の１周期分のジッタは存
在するものの、タイミングパルスの平均周期としては、
目標平均周期Ｔに極めて近い値が得られる。

「発明が解決しようとする課題」 ところで、上述した従来の周期制御パルス発生回路にお
いて、複数のタイミングパルスを連続して出力させる場
合、時計回路２のカウント値ｎおよびタイミング発生回
路９内の周期累積値（ｋは、タイミングパルスが出力さ
れる毎に増大する。従って、長期間にわたってタイミン
グパルスを連続発生する必要がある場合には、これを許
容することができるように、あらかじめ回路に極めて多
くのビット数を用意しておく必要があり、このため、各
回路の規模が極めて大きくなってしまうという問題があ
った。

この発明は、このような事情に鑑みてなされたしのであ
り、連続してタイミングパルスを出力でき、さらにその
平均周期を任意にかつ高粘度に設定できる周期制御パル
ス発生回路を、回路を大規模にすることなく、実現する
ことを目的とする。

「課題を解決するための手段」 」二足課題を解決するため、第１の発明は、基準信号を
発生する基準発振器と、 分周数データが入力され、該分周数データに従って前記
基準信号を分周し、タイミングパルスを出力する可変分
周器と、 前記タイミングパルスが入力された時点で入力データを
ラッチし、前記分周数データとして出力する分周数ラッ
チ回路と、 前記可変分周器から出力され得る信号の周期であって前
記タイミングパルスの目標平均周期の近傍の周期を基準
周期とし、この基準周期と該目標平均周期との差に相当
する一定値を周期誤差として周期誤差累積値に加算する
加算回路と、前記タイミングパルスが入力される毎に、
前記加算回路の出力データを新たな周期誤差累積値とし
て記憶し出力すると共に、該周期誤差累積値の大きさが
所定の閾値を越えた場合には、検出信号を出力すると同
時に、該周期誤差累積値を修正し出力する周期誤差累積
値ラッチ回路と、前記検出信号に対応して萌紀基準周期
と対応するデータを変更し、前記分周数ラッチ回路への
入力データとして供給する分周数制御回路とを具備する
ことを特徴としている。

また、第２の発明は、前記第１の発明に対し、ｉｎ記可
変分周器の出力パルスを遅延させる多段遅延回路と、 前記周期誤差累積値ラッチ回路から出力される周期誤差
累積値に対応して、前記多段遅延回路の多段出力のうち
からｉつを選択し、選択された出力信号をタイミングパ
ルスとして送出する遅延選択回路と を備えたことを特徴としている。

そして、従来の回路との関係について述べると、■タイ
ミングパルスの平均周期を基準信号の周期の任意の有理
数倍に正確に制御することが可能である点。

■タイミングパルスの瞬時周期を任意に高精度で可変で
きる点。

といった従来技術における利点を保持すると共に、 ■基準信号の分周手段として、従来回路における時計回
路２および比較回路３に代えて、タイミングパルスの！
周期分相当をカウントするに足りるビット数の可変分周
器を用いる点。

■従来回路ではタイミング発生回路において周期を累積
するようにしていたのに対し、本発明では、周期誤差の
累積値を保持し、該累積値が所定値を越えた場合に、可
変分周器の分周数を変更し、かつ、累積値を更新するよ
うにした点。

■本発明の回路は、上記■、■で説明したように、動作
中、回路各部において、桁溢れが生ずる恐れがないので
、タイミングパルスを連続して発生することが可能であ
る点。

といった新たな利点を有する。

「作用」 第１の発明によれば、基準発振器から出力された基準信
号は、可変分周器によって分周される。

そして、可変分周器からはタイミングパルスが出力され
る。一方、タイミングパルスが発生される毎に、目標平
均周期と基準周期との誤差に相当する一定値が累積加算
され、周期誤差累積値ラッチ回路に記憶された周期誤差
累積値が更新される。

そして、該周期誤差累積値が所定の閾値を越えた場合に
は、周期誤差ラッチ回路の周期誤差累積値が修正される
と共に、検出信号が出力される。そして、この検出信号
に対応して前記基準周期と対応するデータが変更されて
可変分周器に供給され、可変分周器の分周数が切り換え
られる。この結果、タイミングパルスの平均周期として
は、目標平均周期に極めて近いものが得られる。

また、第２の発明によれば、タイミングパルスは、その
出力時点における周期誤差累積値に対応した遅延Ｉｎだ
け遅延されて出力される。従って、タイミングパルスの
出力時刻の理想値からのずれ、すなわち、ジッタが緩和
される。

「実施例」 以下、図面を参照して本発明の詳細な説明する。

〔実施例！〕

第１図は本発明の第！の実施例による周期制御パルス発
生回路の構成図である。同図において、基準発振器ｌは
、前述した第３図と同様、周波数「。−１／τの基準信
号を発生する。この基準信号は可変分周器Ｉ３へ入力さ
れる。可変分周器１３は、カウンタ回路１！と比較回路
１２で構成されている。そして、基準信号のパルスは、
カウンタ回路１１でカウントされ、そのカウント値と分
周数ラッチ回路！４に記憶された分周数が比較回路１２
によって比較される。そして、両者が一致した場合に、
比較回路！２から出力端子２１にタイミングパルスが出
力される。さらに、タイミングパルスによって、カウン
タ回路！Ｉは、リセットされ、「Ｏ」から再びカウント
が行われる。なお、可変分子３２１１３としては、ＩＣ
として市販されている一般的なプログラマブル分周器（
例えばＴＴＬ７４シリーズの７４−１６１）を使用して
も良い。この場合、分周器から出力される桁上がりパル
スをタイミングパルスとして用いる。

さて、入力端子２０には、数値Ｔ／τ＝Ｎ＋△Ｔ（ただ
し、Ｔは目標平均周期、ＮはＴ／τの整数部、ΔＴは小
数部）と対応するデジタルデータが入力され、周期ラッ
チ回路１９でラッチされる。

周期ラッチ回路１９の出力の整数部Ｎは、分周数制御回
路として設けられた加算回路１５に、基準周期として入
力される。一方、小数部ΔＴは周期誤差として加算回路
１８に入力される。そして、加算回路１８によって、こ
の周期誤差ΔＴと、周期誤差累積値ラッチ回路１７にお
ける周期誤差累積値の小数部Σ△Ｔとが加算され、出力
される。

加算回路１８の出力データは、タイミングパルスＣが８
発生する毎に、周期誤差累積値ラッチ回路■７にラッチ
され、周期誤差累積値が更新される。

なお、ここで、加算回路！８による加算の結果が「１」
以下の場合は、加算結果がそのまま周期誤差ラッチ回路
１７の小数部にラッチされ、加算結果が「１」を越えた
場合は加算結果の整数部および小数部が、周期誤差ラッ
チ回路１７の整数部および小数部に各々ラッチされる。

次に、周期誤差累積値が所定の閾値を越えたか否かが検
出される。本実施例では、閾値として「１」が用いられ
ている。従って、周期誤差累積値が閾値「！」を越えた
か否かは、周期誤差累積値ラッチ回路！７の整数部出力
から判断するようにしている。そして、このラッチ回路
Ｉ７の出力データの整数部は、加算回路１５によりて、
周期ラッチ回路Ｉ９から出力される基準周期Ｎと加算さ
れ、分周数ラッチ回路１４へ供給される。従って、可変
分周７５１３の分周数は、周期誤差累積値が閾値ＩＮを
越える毎に、その越えた分だけ変更される。

ところで、加算回路１８では、必ず小数同志の加算が行
われるから、加算結果の整数部の絶対値は「０」と「！
」シか取りえない。また、周期誤差ΔＴの符号を考慮し
たとしても、加算回路１５の出力はＮ−１％Ｎ、Ｎ＋１
のいずれかとなる。すなわち、この周期制御パルス発生
回路」０では、周期誤差が累積加算されその絶対値が「
！」を越えた場合に、加算回路１５でＮ　ｈ＜　Ｎ±■
こ変更され、分周数ラッチ回路Ｉ４に送られ次にタイミ
ングパルスの周期に対応する分周数・が設定される。一
方、周期誤差が累積加算されその絶対値がｒｌＪを越え
ない場合は周期誤差累積値ラッチ回路１７の出力の整数
部は「０」となり、加算回路！５の出力はＮとなる。

以上のような制御の結果、周期誤差累積値が無ＩＩ　Ｊ
、：　：Ａ積されることなく、タイミングパルスが連続
して出力される。そして、この回路によれば、タイミン
グパルスは基準信号のカウント値がＮ十敗値自Δ′ｒの
整数部（ただし、鱈ま現時点までにおけるタイミングパ
ルスの発生個数）となる毎に出力される。これは、従来
の回路（第３図）において、時計回路２のカウントｒｒ
Ｌｎが、数値ｎＴ／τ（ただし、ｌは現時点までのタイ
ミングパルスの発生個数）の整数部と一致した時にタイ
ミングパルスが出力されたのと、原理を同じくするもの
であり、本実施例の回路は、従来回路と同様、タイミン
グパルスの平均周期として目標平均周期と極めて近いも
のが得られる。

以上、説明したように、本実施例は、無限に連続した周
期パルスを発生する場合においても、回路の規模を大き
くすることなくカウントあるいは累積値の桁溢れを防ぐ
ことが可能であり、かつ、タイミングパルスの平均周期
を基準信号の周期の任意の有理数倍に正確に設定できる
。また、連続動作中においても、タイミングパルスの目
標平均周期に対応するデジタルデータを変更することに
よって、瞬時に発生タイミングパルスの平均周期および
瞬時位相を変更することができる。

〔実施例２〕 上述した実施例１においては、タイミングパルスは、基
準信号の周期τごとの時刻に出力される。

従って、タイミングパルスは、理想的な出力時刻に対し
て±τ／２のジッタを持って出力される。

このジッタを小さくする方法としては、周期τを小さく
することが考えられる。しかしながら、このようにする
と基準発振器１の周波数「。＝１／τが高くなり、ハー
ドウェアとしてより性能の高いものが必要になる。そこ
で、基準発振器Ｉの周波数ｒ。を上げずにジッタがより
少ない周期パルスを発生する装置を備えた周期制御パル
ス発生回路を第２図に示す。

同図において、１０は第１の実施例（第１図）における
周期制御パルス発生回路と同一構成の回路である。この
回路ｌＯと出力端子２１との間には、多段遅延回路２２
および遅延選択回路２３が挿入されている。多段遅延回
路２２の遅延段数（出力端子数）はＤ段となっており、
各段ごとにτ／Ｄだけ、全体でτ時間遅延するようにな
っている。

遅延選択回路２３は、周期誤差累積ラッチ回路Ｉ７にお
ける周期誤差累積値に対応して多段遅延回路２２のいず
れか１つの遅延出力を選択し、出力端子２Ｉへ出力する
。

回路１０における可変分周器Ｉ３からは、数値（ｓＴ／
τ）の整数部Ｘτの時刻において、タイミングパルスが
発生される。従って、数値（Ｉ＋ｌＴ／τ）の小数部×
τの時間が誤差となり、これがジッタとなって現れる。

このジッタを除去するためには、（ｓＴ　／τ）の小数
値×τの時間だけ遅延させればよい。ここで、周期誤差
累積値の小数部はその誤差と対応しているので、この小
数部のデータと最ら値の等しい遅延Ｍを有する遅延出力
を遅延選択回路２３で選択する。このようにすることで
、±（τＸ２Ｄ）の範囲でジッタを補正することが可能
となる。このように本発明を用いると、基準信号の周波
数を高くすることなくジッタｍをＤ分の１に軽減できる
。

「発明の効果」 以上説明したように、本発明よる周期制御パルス発生回
路では、発生パルスのタイミングを調整し、基準発振器
の周波数を上げずに出力パルスの平均周期を極めて高精
度に、かつ基準発振器の周波数の任意の有理数倍に制御
するとともに、回路規模を大きく仕ずに連続してパルス
を発生させることができる。

また、連続動作中、入力データを任意の値に変更するこ
とによって、瞬時に出力位相をシフトしたり平均周波数
を変更したりすることができる。

さらに、出力端子の前段に多段遅延回路を設け、その遅
延時間を調整することにより、出力パルスのジッタを少
なくすることができる。

以上のような利点が得られるため、本発明はディジタル
通信における種々の同期回路で使用される電圧制御発振
器やパルスの追加／削除によるデジタル発振器に代わっ
て、発振周波数が極めて安定でかつ周波数・位相が瞬時
に自由に制御できる発振器として使用ずろことができる
。

【図面の簡単な説明】

第１図は、本発明の第１の実施例による周期制御パルス
発生回路の構成図、第２図は本発明の第２の実施例によ
る周期制御パルス発生回路の構成図、第３図は従来の周
期制御パルス発生回路の構成図である。 ｌ・・・・・・基準発振器、１！・・・・・・カウンタ
回路、１２・・・・・・比較回路、１４・・・・・・分
周数ラッチ回路、ｉ５・・・・・・加算回路（分周数制
御回路）、１７・・・・・・周期誤差累積値ラッチ回路
、１８・・・・・・加算回路、２２・・・多段遅延回路
、２３・・・・・・遅延選択回路。 第２因 第３図

Claims (2)

【特許請求の範囲】
1. （１）基準信号を発生する基準発振器と、 分周数データが入力され、該分周数データに従って前記
   基準信号を分周し、タイミングパルスを出力する可変分
   周器と、 前記タイミングパルスが入力された時点で入力データを
   ラッチし、前記分周数データとして出力する分周数ラッ
   チ回路と、 前記可変分周器から出力され得る信号の周期であって前
   記タイミングパルスの目標平均周期の近傍の周期を基準
   周期とし、この基準周期と該目標平均周期との差に相当
   する一定値を周期誤差として周期誤差累積値に加算する
   加算回路と、 前記タイミングパルスが入力される毎に、前記加算回路
   の出力データを新たな周期誤差累積値として記憶し出力
   すると共に、該周期誤差累積値の大きさが所定の閾値を
   越えた場合には、検出信号を出力すると同時に、該周期
   誤差累積値を修正し出力する周期誤差累積値ラッチ回路
   と、 前記検出信号に対応して前記基準周期と対応するデータ
   を変更し、前記分周数ラッチ回路への入力データとして
   供給する分周数制御回路と を具備することを特徴とする周期制御パルス発生回路。
2. （２）前記可変分周器の出力パルスを遅延させる多段遅
   延回路と、 前記周期誤差累積値ラッチ回路から出力される周期誤差
   累積値に対応して、前記多段遅延回路の多段出力のうち
   から１つを選択し、選択された出力信号をタイミングパ
   ルスとして送出する遅延選択回路と を備えたことを特徴とする請求項第１記載の周期制御パ
   ルス発生回路。