CN107820678B - 脉宽修正电路、脉宽修正方法及电子设备 - Google Patents

Abstract

本申请提供一种脉宽修正电路、脉宽修正方法及电子设备，以解决现有数字时钟接收到的时钟信号的脉宽无法满足要求的问题。其中脉宽修正电路包括：延迟模块，用于依据延迟控制参数对输入时钟信号进行延迟处理，得到延迟时钟信号；逻辑运算模块，用于将所述输入时钟信号与所述延迟时钟信号进行逻辑运算，以对所述输入时钟信号进行脉宽的修正，得到输出时钟信号；反馈模块，用于依据所述输出时钟信号的脉宽及目标脉宽，确定所述延迟控制参数，并将所述延迟控制参数反馈至所述延迟模块。本申请可以经过上述脉宽修正过程自动得到各种脉宽的时钟信号，从而满足各种不同情况下数字时钟对信号脉宽的要求。

Description

脉宽修正电路、脉宽修正方法及电子设备

技术领域

本申请涉及信号处理技术，尤其涉及一种脉宽修正电路、脉宽修正方法及电子设备。

背景技术

石英晶体振荡器又名石英谐振器，简称晶振，是利用具有压电效应的石英晶体薄片制成的。这种石英晶体薄片受到外加交变电场的作用时会产生机械振动，当交变电场的频率与石英晶体的固有频率相同时，振动便变得很强烈，这就是晶体谐振特性的反应。

石英晶体振荡器是高精度和高稳定度的振荡器，其被广泛应用于彩电、计算机、遥控器等各类振荡电路中，以及通信系统中用于频率发生器、为数据处理设备产生时钟信号。石英晶体振荡器可以为数字时钟提供原始时钟信号，其输出通常是正弦波或者是近似正弦波形式的信号，但是数字时钟的信号是矩形波形式的信号，因此为了将该原始时钟信号送给数字时钟使用，需要将正弦波整形成矩形波。

但是，在一些高频(几十MHz)应用中，数字时钟对时钟信号的脉宽有一定的要求，而在将正弦波整形成矩形波的过程中，很难控制脉宽的大小，特别是在低功耗需求的同时还要提供一定噪声容限的情况下，脉宽的控制变得更加困难。因此，如何能够使时钟信号的脉宽满足数字时钟的要求成为亟待解决的一个问题。

发明内容

本申请提供一种脉宽修正电路、脉宽修正方法及电子设备，以解决现有数字时钟接收到的时钟信号的脉宽无法满足要求的问题。

根据本申请的一个方面，提供了一种脉宽修正电路，包括：

延迟模块，用于依据延迟控制参数对输入时钟信号进行延迟处理，得到延迟时钟信号；

逻辑运算模块，用于将所述输入时钟信号与所述延迟时钟信号进行逻辑运算，以对所述输入时钟信号进行脉宽的修正，得到输出时钟信号；

反馈模块，用于依据所述输出时钟信号的脉宽及目标脉宽，确定所述延迟控制参数，并将所述延迟控制参数反馈至所述延迟模块。

可选地，所述反馈模块，进一步用于判决所述输出时钟信号的脉宽与目标脉宽之间的关系，根据所述输出时钟信号的脉宽与目标脉宽之间的关系生成判决电信号，并根据所述判决电信号确定延迟控制参数，并将所述延迟控制参数反馈至所述延迟模块。

可选地，所述反馈模块包括：

判决单元，用于根据与所述输出时钟信号的脉宽成正比的电信号以及参考电信号，生成判决电信号；其中所述参考电信号依据所述目标脉宽确定；

寄存单元，用于根据所述判决电信号确定延迟控制参数，并将所述延迟控制参数反馈至所述延迟模块。

可选地，所述判决单元为比较器，所述比较器用于将与所述输出时钟信号的脉宽成正比的电信号与参考电信号进行比较并确定判决电信号。

可选地，所述寄存单元为逐次逼近寄存器，所述逐次逼近寄存器用于根据所述判决电信号以逐次逼近的方式修正已锁存的延迟控制参数，并将修正后的所述延迟控制参数反馈至所述延迟模块。

可选地，所述反馈模块还包括：脉宽检测单元，用于检测所述输出时钟信号的脉宽，以及获取与所述输出时钟信号的脉宽成正比的电信号。

可选地，所述寄存单元，还用于在判定所述输出时钟信号的脉宽到达目标脉宽时，输出结束信号至所述脉宽检测单元和/或所述判决单元；

所述脉宽检测单元，还用于在接收到所述结束信号后，关闭自身电路；

所述判决单元，还用于在接收到所述结束信号后，关闭自身电路。

可选地，所述逻辑运算模块，进一步用于将所述输入时钟信号与所述延迟时钟信号进行逻辑与运算或者逻辑或运算，以得到所述输出时钟信号。

可选地，所述延迟模块包括m路n级延迟单元，所述m路n级延迟单元依次串联，所述m路n级延迟单元，用于依据所述延迟控制参数对所述输入时钟信号进行m路n级延迟处理，得到m路延迟时钟信号；其中，所述m和所述n均为大于或等于1的整数。

可选地，所述电路还包括：分频模块，用于对所述输入时钟信号进行分频处理，得到分频时钟信号；

所述反馈模块，进一步用于当所述分频时钟信号的高电平到达时，依据所述输出时钟信号的脉宽及目标脉宽，确定延迟控制参数，并将所述延迟控制参数反馈至所述延迟模块。

根据本申请的另一方面，提供了一种电子设备，包括如上所述的脉宽修正电路。

根据本申请的再一方面，提供了一种脉宽修正方法，包括：

依据延迟控制参数对输入时钟信号进行延迟处理，得到延迟时钟信号；

将所述输入时钟信号与所述延迟时钟信号进行逻辑运算，以对所述输入时钟信号进行脉宽的修正，得到输出时钟信号；

依据所述输出时钟信号的脉宽及目标脉宽，确定延迟控制参数，并反馈所述延迟控制参数。

可选地，所述依据所述输出时钟信号的脉宽及目标脉宽，确定延迟控制参数，并反馈所述延迟控制参数的步骤，包括：

判决所述输出时钟信号的脉宽与目标脉宽之间的关系，根据所述输出时钟信号的脉宽与目标脉宽之间的关系生成判决电信号，并根据所述判决电信号确定延迟控制参数，并反馈所述延迟控制参数。

可选地，所述依据所述输出时钟信号的脉宽及目标脉宽，确定延迟控制参数，并反馈所述延迟控制参数的步骤，包括：

根据与所述输出时钟信号的脉宽成正比的电信号以及参考电信号，生成判决电信号；其中所述参考电信号依据所述目标脉宽确定；

根据所述判决电信号确定延迟控制参数，并反馈所述延迟控制参数。

可选地，所述根据与所述输出时钟信号的脉宽成正比的电信号以及参考电信号，生成判决电信号的步骤，包括：

将与所述输出时钟信号的脉宽成正比的电信号与参考电信号进行比较并确定判决电信号。

可选地，所述根据所述判决电信号确定延迟控制参数，并反馈所述延迟控制参数的步骤，包括：

根据所述判决电信号以逐次逼近的方式修正已锁存的延迟控制参数，并反馈修正后的所述延迟控制参数。

可选地，在所述根据与所述输出时钟信号的脉宽成正比的电信号以及参考电信号，生成判决电信号的步骤之前，还包括：

检测所述输出时钟信号的脉宽，获取与所述输出时钟信号的脉宽成正比的电信号。

可选地，所述依据所述输出时钟信号的脉宽及目标脉宽，确定延迟控制参数，并反馈所述延迟控制参数的步骤，还包括：

在判定所述输出时钟信号的脉宽到达目标脉宽时，输出结束信号；

在接收到所述结束信号后，停止执行所述检测所述输出时钟信号的脉宽，获取与所述输出时钟信号的脉宽成正比的电信号的操作；和/或，

在接收到所述结束信号后，停止执行所述根据与所述输出时钟信号的脉宽成正比的电信号以及参考电信号，生成判决电信号的操作。

可选地，所述将所述输入时钟信号与所述延迟时钟信号进行逻辑运算，以对所述输入时钟信号进行脉宽的修正，得到输出时钟信号的步骤，包括：

将所述输入时钟信号与所述延迟时钟信号进行逻辑与运算或者逻辑或运算，以得到所述输出时钟信号。

可选地，所述依据延迟控制参数对输入时钟信号进行延迟处理，得到延迟时钟信号的步骤，包括：

依据所述延迟控制参数对所述输入时钟信号进行m路n级延迟处理，得到m路延迟时钟信号；其中，所述m和所述n均为大于或等于1的整数。

可选地，所述方法还包括：对所述输入时钟信号进行分频处理，得到分频时钟信号；

所述依据所述输出时钟信号的脉宽及目标脉宽，确定延迟控制参数，并反馈所述延迟控制参数的步骤，包括：当所述分频时钟信号的高电平到达时，依据所述输出时钟信号的脉宽及目标脉宽，确定延迟控制参数，并反馈所述延迟控制参数。

本申请通过对输入时钟信号进行延迟处理得到延迟时钟信号，再对输入时钟信号与延迟时钟信号进行逻辑运算，从而对输入时钟信号进行脉宽的修正，以使修正后得到输出时钟信号的脉宽最终到达目标脉宽。因此，本申请可以经过上述脉宽修正过程自动得到各种脉宽的时钟信号，从而满足各种不同情况下数字时钟对信号脉宽的要求。

附图说明

图1为本申请实施例一的一种脉宽修正电路的结构框图；

图2为本申请实施例二的一种脉宽修正电路的结构框图；

图3为本申请实施例三的一种脉宽修正电路的结构示意图；

图4为本申请实施例三的一种n级延迟单元的电路图；

图5为本申请实施例三的一种逻辑运算模块的电路图；

图6为本申请实施例三的一种将输入时钟信号与延迟时钟信号进行逻辑或运算的示意图；

图7为本申请实施例三的一种将输入时钟信号与延迟时钟信号进行逻辑与运算的示意图；

图8为本申请实施例三的一种脉宽检测单元的电路图；

图9为本申请实施例三的一种将输入时钟信号的脉宽从小于50％修正到50％的修正过程的示意图；

图10为本申请实施例四的一种脉宽修正方法的步骤流程图；

图11为本申请实施例五的一种脉宽修正方法的步骤流程图。

具体实施方式

为使得本申请实施例的发明目的、特征、优点能够更加的明显和易懂，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请实施例一部分实施例，而非全部实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请实施例保护的范围。

实施例一

本申请实施例可以应用于石英晶体振荡器之后的整形电路中。在数字时钟的应用中，石英晶体振荡器产生原始时钟信号，该原始时钟信号经过整形电路将其由正弦波信号整形成矩形波信号。本申请实施例中，为了解决整形得到的矩形波信号的脉宽无法满足要求的问题，在将原始时钟信号整形成矩形波信号后，进一步通过脉宽修正电路对该矩形波信号进行脉宽的修正比如变宽或者变窄，以使其达到所需的脉宽。

参照图1，示出了本申请实施例一的一种脉宽修正电路的结构框图。

本实施例的脉宽修正电路包括以下模块：

延迟模块101，用于依据延迟控制参数对输入时钟信号进行延迟处理，得到延迟时钟信号。

本实施例中，延迟控制参数可以包括对输入时钟信号进行延迟处理过程中延迟的时间，该延迟控制参数由下面描述的反馈模块确定并反馈给延迟模块。

本实施例中，输入时钟信号来自对石英晶体振荡器产生的正弦波信号整形后得到的信号，其可以为矩形波信号。

将输入时钟信号(也即上述的矩形波信号)输入到延迟模块中，利用延迟模块对输入时钟信号进行延迟处理，延迟处理也即令输入时钟信号的高电平延迟一段时间出现，延迟处理后得到延迟时钟信号，延迟的时间长短表明了高电平出现的早晚，延迟时间越长，高电平出现的越晚，反之，延迟时间越短，高电平出现的越早，延迟的时间长短跟输入时钟信号的脉宽与目标脉宽之间的差距有关。

本实施例中，之所以要对输入时钟信号进行延迟处理，是考虑到可以通过将输入时钟信号与时钟相位不同于该输入时钟信号的其它时钟信号进行逻辑运算，以修正输入时钟信号的脉宽，而通过对输入时钟信号进行延迟处理即可得到时钟相位不同于该输入时钟信号的其它时钟信号。

本实施例中，延迟模块比如是由多个延迟子单元搭建的电路结构。

逻辑运算模块102，用于将输入时钟信号与延迟时钟信号进行逻辑运算，以对输入时钟信号进行脉宽的修正，得到输出时钟信号。

将时钟相位不同的时钟信号进行逻辑运算后时钟信号的脉宽将会发生变化。因此，将输入时钟信号与延迟时钟信号进行逻辑运算后得到输出时钟信号，该输出时钟信号相对于输入时钟信号来说，由于经过逻辑运算后输入时钟信号中的部分高电平会变为低电平，或者部分低电平会变为高电平，因此通过逻辑运算的过程从而实现对输入时钟信号的脉宽进行修正，输出时钟信号即为本次对输入时钟信号进行脉宽修正后得到的信号。

本实施例中，逻辑运算比如为逻辑或，或者逻辑与。

本实施例中，逻辑模块比如是由与非门搭建的电路结构。

反馈模块103，用于依据输出时钟信号的脉宽及目标脉宽，确定延迟控制参数，并将延迟控制参数反馈至延迟模块。

在经过逻辑运算模块的修正后得到输出时钟信号，后续经过反馈模块依据输出时钟信号的脉宽和目标脉宽之间的关系确定延迟控制参数，使延迟模块和逻辑运算模块继续对输入时钟信号进行脉宽的修正，直至输出时钟信号的脉宽到达目标脉宽。

输出时钟信号的脉宽和目标脉宽之间的关系可以通过两者之间的差距来表示，比如是输出时钟信号的脉宽与目标脉宽之间的差距越大时，延迟控制参数包括的延迟时间越大，当输出时钟信号的脉宽和目标脉宽之间的差距越小时，延迟控制参数包括的延迟时间越小。

本实施例中，反馈模块比如是由脉宽检测电路、比较器及寄存器搭建的电路结构。

本申请实施例通过对输入时钟信号进行延迟处理得到延迟时钟信号，再对输入时钟信号与延迟时钟信号进行逻辑运算，从而对输入时钟信号进行脉宽的修正，以使修正后得到输出时钟信号的脉宽最终到达目标脉宽。因此，本申请实施例可以经过上述脉宽修正过程自动得到各种脉宽的时钟信号，从而满足各种不同情况下数字时钟对信号脉宽的要求。

实施例二

参照图2，示出了本申请实施例二的一种脉宽修正电路的结构框图。

本实施例的脉宽修正电路包括以下模块：

延迟模块201，用于依据延迟控制参数对输入时钟信号进行延迟处理，得到延迟时钟信号。

其中，延迟控制参数中包括需要延迟多长时间，延迟控制参数通过后面描述的反馈模块得到，具体将在后面的反馈模块中介绍。延迟模块依据该延迟控制参数对输入时钟信号延迟其所指示的时间，得到延迟时钟信号。

本实施例中，延迟处理的相关说明类似上述实施例一。

逻辑运算模块202，用于将输入时钟信号与延迟时钟信号进行逻辑运算，以对输入时钟信号进行脉宽的修正，得到输出时钟信号。

本申请实施例中，逻辑运算模块202，进一步用于将输入时钟信号与延迟时钟信号进行逻辑与运算或者逻辑或运算，得到输出时钟信号。比如，在一具体应用场景中，通过将输入时钟信号与延迟时钟信号进行逻辑与运算，由于将低电平和高电平进行逻辑与运算后得到低电平，使得输入时钟信号中的部分高电平变为低电平，从而实现使输入时钟信号的脉宽变窄；比如，在另一具体应用场景中，通过将输入时钟信号与延迟时钟信号进行逻辑或运算，由于将低电平和高电平进行逻辑或运算后得到高电平，使得输入时钟信号中的部分低电平变为高电平，从而实现使输入时钟信号的脉宽变宽。对于具体执行何种运算，逻辑运算模块可以依据运算控制参数确定，该运算控制参数则用于指示进行何种逻辑运算，运算控制参数通过后面描述的反馈模块得到，具体将在后面的反馈模块中介绍。

反馈模块203，用于判决输出时钟信号的脉宽与目标脉宽之间的关系，根据所述输出时钟信号的脉宽与目标脉宽之间的关系生成判决电信号，根据判决电信号确定延迟控制参数，并将延迟控制参数反馈至延迟模块。

本实施例中，反馈模块203可以包括以下单元：

脉宽检测单元2031，用于检测输出时钟信号的脉宽，获取与输出时钟信号的脉宽成正比的电信号。

判决单元2032，用于根据与输出时钟信号的脉宽成正比的电信号以及参考电信号，生成判决电信号；其中参考电信号依据目标脉宽确定。

在一种优选方式中，判决单元2032为比较器，该比较器用于将与输出时钟信号的脉宽成正比的电信号与参考电信号进行比较，确定判决电信号。

为了更加方便地将输出时钟信号的脉宽和目标脉宽进行比较，本申请实施例中分别将输出时钟信号的脉宽和目标脉宽转换成与之相关的电信号，也即如上描述的将输出时钟信号的脉宽转换成与其成正比的电信号，将目标脉宽转换成参考电信号，然后进行电信号之间的比较，过程更加简便。

寄存单元2033，用于根据判决电信号确定延迟控制参数，并将延迟控制参数反馈至延迟模块。

在一种优选方式中，寄存单元2033为逐次逼近寄存器，该逐次逼近寄存器用于根据判决电信号以逐次逼近的方式修正已锁存的延迟控制参数，并将修正后的延迟控制参数反馈至延迟模块。具体地，逐次逼近寄存器中锁存有延迟控制参数，该延迟控制参数包括多个二进制位，逐次逼近寄存器在接收到判决单元输出的判决电信号后，将该判决电信号与已锁存的前一时钟周期的判决电信号进行比较，如果两者相同，则逐次逼近寄存器从已锁存的延迟控制参数中查找为1的二进制位，并将查找到的二进制位的后一个二进制位置为1；如果两者不同，则逐次逼近寄存器从已锁存的延迟控制参数中查找为1的二进制位，将查找到的二进制位置为0，并将查找到的二进制位的后一个二进制位置为1；如果逐次逼近寄存器在接收到判决单元输出的判决电信号后，还未锁存判决电信号，则直接将延迟控制参数的最高位置为1。

本申请实施例中，反馈模块203还用于依据第一个时钟周期的输出时钟信号的脉宽及目标脉宽，确定运算控制参数，并将该运算控制参数反馈至逻辑运算模块。具体地，依据第一个时钟周期的输出时钟信号的脉宽及目标脉宽，生成判决电信号，根据判决电信号确定运算控制参数，并将该运算控制参数反馈至逻辑运算模块。具体地，如果判决电信号指示与输出时钟信号的脉宽成正比的电信号小于参考电信号，则确定运算控制参数指示进行逻辑或运算；如果判决电信号指示与输出时钟信号的脉宽成正比的电信号大于参考电信号，则确定运算控制参数指示进行逻辑与运算。

在一种优选方式中，寄存单元2033还用于在判定输出时钟信号的脉宽到达目标脉宽时，输出结束信号至脉宽检测单元和/或判决单元。其中，“和/或”表示可以仅将结束信号输出至脉宽检测单元，也可以仅将结束信号输出至判决单元，还可以将结束信号均输出至脉宽检测单元和判决单元。寄存单元可以根据锁存的延迟控制参数判定输出时钟信号的脉宽是否到达目标脉宽，延迟控制参数包括多个二进制位，当每个二进制位都经过修正后，则可确定输出时钟信号的脉宽到达目标脉宽。脉宽检测单元2031，还用于在接收到结束信号后，关闭自身电路。判决单元2032，还用于在接收到结束信号后，关闭自身电路。

当输出时钟信号的脉宽到达目标脉宽后，无需再执行脉宽检测单元和判决单元的功能，因此可以将脉宽检测单元和判决单元中的至少一个关闭，从而进一步节省本申请实施例的脉宽修正电路的功耗。

在一种优选方式中，本申请实施例的脉宽修正电路还包括：分频模块204，用于对输入时钟信号进行分频处理，得到分频时钟信号；反馈模块，进一步用于当分频时钟信号的高电平到达时，依据输出时钟信号的脉宽及目标脉宽，确定延迟控制参数，并将延迟控制参数反馈至延迟模块。

对于一些响应较慢的脉宽检测单元，可以增加分频模块，将输入时钟信号输入分频模块，分频模块依据设定的分频系数对输入时钟信号进行分频处理，将得到的分频时钟信号输出至反馈模块，该分频时钟信号用于指示反馈模块何时执行相关操作。对于分频系数的设定，本领域技术人员可以根据脉宽检测单元的响应速度的实际情况，设定任意合适的值，例如，脉宽检测单元的响应速度较慢，则设置的分频系数较大，反之，脉宽检测单元的响应速度较快，则设置的分频系数较小，本申请实施例对具体的数值不作限定。

本申请实施例可以根据数字时钟的要求，将输入时钟信号的脉宽修正为所需脉宽，修正更易控制、更加准确。并且，通过在修正完成后对部分电路的关闭能够进一步降低电路功耗。

实施例三

参照图3，示出了本申请实施例三的一种脉宽修正电路的结构示意图。

本实施例的脉宽修正电路包括以下模块：

延迟模块301，包括m路n级延迟单元(n级延迟单元1-n级延迟单元m)，该m路n级延迟单元，用于依据延迟控制参数对输入时钟信号(A0)进行m路n级延迟处理，得到m路延迟时钟信号(A1-Am)。上述m路n级延迟单元依次串联，输入时钟信号作为第1路n级延迟单元1的输入，第1路n级延迟单元1的输出作为第2路n级延迟单元2的输入，第2路n级延迟单元2的输出作为第3路n级延迟单元3的输入，以此类推，各路n级延迟单元分别依据延迟控制参数对各自的输入进行延迟处理。其中，m和n均为大于或等于1的整数，对于m和n的具体数值，本领域技术人员可以根据实际情况设置任意合适的值，m和n越大修正结果越准确，本申请实施例对m和n的具体数值不作限定。

参照图4，示出了本申请实施例三的一种n级延迟单元的电路图。n级延迟单元包括n个时钟缓冲器(CB0—CBn-1)、n个电容(C0—Cn-1)及n个开关(S0—Sn-1)，n个电容(C0—Cn-1)全部接逻辑0电平，一个时钟缓冲器和一个电容组成一个RC电路，各个RC电路依次串联，每个RC电路均由各自对应的开关控制，其中，逐次逼近寄存器的B[0]控制开关S0，B[1]控制开关S1，以此类推，B[n-1]控制开关Sn-1。输入时钟信号从时钟缓冲器CB0输入，延迟时钟信号从时钟缓冲器CBn-1输出。本申请实施例中，为了方便控制，可以设置每一级的延迟呈2倍的关系递增。

逻辑运算模块302，用于依据运算控制参数将输入时钟信号A0与m路延迟时钟信号(A1-Am)进行逻辑运算，以对输入时钟信号进行脉宽的修正，得到输出时钟信号Y。

参照图5，示出了本申请实施例三的一种逻辑运算模块的电路图。逻辑运算模块包括2个与门(与门1和与门2)和2个或门(或门1和或门2)，输入时钟信号A0与m路延迟时钟信号A1-Am作为与门1和或门1的输入，或门1的输出和运算控制参数S作为与门2的输入，与门1的输出和与门2的输出作为或门2的输入，或门2的输出为输出时钟信号Y。逻辑预算模块的布尔表达式可以为Y＝(A0|A1…|Am)&S|A0&A1…&Am，在S＝1时执行逻辑或操作，而S＝0时执行逻辑与操作。需要说明的是，在具体实现上有多种布尔表达式都能实现该功能，本申请实施例对布尔表达式的具体形式并不加以限制。

参照图6，示出了本申请实施例三的一种将输入时钟信号与延迟时钟信号进行逻辑或运算的示意图。图中，t为延迟时间，S＝1，Y＝A0|A1|A2|A3，输入时钟信号A0和延迟时钟信号A1－A3进行逻辑或运算，得到的输出时钟信号Y相比于输入时钟信号A0的脉宽变宽。

参照图7，示出了本申请实施例三的一种将输入时钟信号与延迟时钟信号进行逻辑与运算的示意图。图中，t为延迟时间，S＝0，Y＝A0&A1&A2&A3，输入时钟信号A0和延迟时钟信号A1－A3进行逻辑与运算，得到的输出时钟信号Y相比于输入时钟信号A0的脉宽变窄。

脉宽检测单元303，用于检测输出时钟信号Y的脉宽，获取与输出时钟信号的脉宽成正比的电压Vpw。

参照图8，示出了本申请实施例三的一种脉宽检测单元的电路图。脉宽检测单元包括时钟缓冲器CB、电阻R和电容C，该脉宽检测单元相当于一个低通滤波器，输入时钟信号作为时钟缓冲器CB的输入，时钟缓冲器CB的输出与电阻R的一端连接，电阻R的另一端与电容C的一端连接，电容C的另一端接逻辑0电平，电压Vpw从电阻R和电容C之间输出。为了获取电压Vpw，本申请实施例可以将时钟缓冲器CB的时间常数设置得远大于(至少10倍以上)输入时钟信号的周期。

电压比较器304，用于将与输出时钟信号的脉宽成正比的电压Vpw与参考电压Vr进行比较，确定判决电压Vcp。本申请实施例中，参考电压Vr可以根据以下公式得到：Vr＝J(Vh-Vl)，其中，J为目标脉宽，Vh为时钟信号的逻辑电平1、Vl为时钟信号的逻辑电平0，对于电压比较器的具体电路结构，本领域技术人员可以根据实际情况设置任意适用的结构，本申请实施例在此不再详细描述。

n+1位逐次逼近寄存器305，用于根据判决电压Vcp以逐次逼近的方式修正已锁存的延迟控制参数，并将修正后的延迟控制参数反馈至延迟模块。以及根据第一个时钟周期的判决电压确定运算控制参数S，并将该运算控制参数S反馈至逻辑运算模块。

n+1位逐次逼近寄存器的输出参数包括n+1个二进制位(B[n:0]),其中，逐次逼近寄存器将最高位B[n]作为运算控制参数输出至逻辑运算模块，其它位B[n-1:0]作为延迟控制参数输出至n级延迟单元。对于逐次逼近寄存器的具体电路结构，本领域技术人员可以根据实际情况设置任意适用的结构，本申请实施例在此不再详细描述。

分频器306，用于依据设定的分频系数对输入时钟信号进行分频处理，将得到的分频时钟信号输出至n+1位逐次逼近寄存器。当分频时钟信号的高电平到达时，指示n+1位逐次逼近寄存器开始执行对应操作。对于分频器的具体电路结构，本领域技术人员可以根据实际情况设置任意适用的结构，本申请实施例在此不再详细描述。

为了方便理解本申请实施例的工作原理，下面以m＝3、n＝3为例，说明将输入时钟信号的脉宽从小于50％修正到50％的修正过程。设置1－3级延迟的时间分别为1td、2td、4td，td为单位延迟时间，参考电压Vr＝(Vh-Vl)/2，其中Vh为时钟信号的逻辑电平1、Vl为时钟信号的逻辑电平0，并且设置分频器的分频系数为1(不分频)，脉宽检测模块在一个时钟周期里即可建立完毕。

参照图9，示出了本申请实施例三的一种将输入时钟信号的脉宽从小于50％修正到50％的修正过程的示意图。

初始情况下，逐次逼近寄存器的输出全为0，n级延迟单元中所有开关导通，m路n级延迟单元均无延迟。

在第1个时钟周期，由于m路n级延迟单元均无延迟，因此A0－A3的时钟相位都一致，此时输出时钟信号Y与输入时钟信号A0完全相等。随后输出时钟信号Y经过脉宽检测单元检测得到与其成正比的电压Vpw，由于输出时钟信号的脉宽小于50％，因此电压比较器将电压Vpw与参考电压Vr进行比较得出Vpw<Vr，于是电压比较器输出判决电压Vcp＝1，逐次逼近寄存器将最高位B[3]置1，则B[3:0]为4位二进制4’b1000，并将判决电压Vcp＝1锁存。

在第2个时钟周期，由于Vcp＝1，则逐次逼近寄存器将次高位B[2]置1，则B[3:0]为4位二进制4’b1100，因此A1－A3的延迟分别为4td、8td、12td，A0－A4进行或操作，使得输出时钟信号Y的脉宽相比于输入时钟信号A0变宽。随后输出时钟信号Y经过脉宽检测单元检测得到与其成正比的电压Vpw，由于输出时钟信号的脉宽大于50％，因此电压比较器将电压Vpw与参考电压Vr进行比较得出Vpw>Vr，于是电压比较器输出判决电压Vcp＝0，逐次逼近寄存器将判决电压Vcp＝0锁存。

在第3个时钟周期，由于Vcp＝0，则逐次逼近寄存器将B[2]置0，将B[1]置1，则B[3:0]为4位二进制4’b1010，因此A1－A3的延迟分别为2td、4td、6td，A0－A4进行或操作。随后输出时钟信号Y经过脉宽检测单元检测得到与其成正比的电压Vpw，由于输出时钟信号的脉宽大于50％，因此电压比较器将电压Vpw与参考电压Vr进行比较得出Vpw>Vr，于是电压比较器输出判决电压Vcp＝0，逐次逼近寄存器将判决电压Vcp＝0锁存。

在第4个时钟周期，由于Vcp＝0，则逐次逼近寄存器将B[1]置0，将B[0]置1，则B[3:0]为4位二进制4’b1001，因此A1－A3的延迟分别为1td、2td、3td，A0－A4进行或操作。随后输出时钟信号Y经过脉宽检测单元检测得到与其成正比的电压Vpw，由于输出时钟信号的脉宽小于50％，因此电压比较器将电压Vpw与参考电压Vr进行比较得出Vpw<Vr，于是电压比较器输出判决电压Vcp＝1，逐次逼近寄存器将判决电压Vcp＝1锁存。并且，在该时钟周期逐次逼近寄存器判断出每个二进制位均已经过修正，则可以确定输出时钟信号的脉宽到达目标脉宽，后续则继续按照B[3:0]＝1001这个参数对输入时钟信号的脉宽进行修正。

本申请实施例提供了一种新的电路结构，实现了根据数字时钟的要求对输入时钟信号的脉宽进行修正，并且通过多路多级延迟单元对输入时钟信号进行延迟处理，使得修正更加准确。本申请实施例可以在几乎不增加功耗的情况下，将脉宽自动精确地修正到预期的值。

此外，本申请实施例还提供了一种电子设备，其包括上述实施例中所描述的脉宽修正电路。该电子设备通过对输入时钟信号进行延迟处理得到延迟时钟信号，再对输入时钟信号与延迟时钟信号进行逻辑运算，从而对输入时钟信号进行脉宽的修正，以使修正后得到输出时钟信号的脉宽最终到达目标脉宽。因此，经过脉宽修正过程可以得到各种脉宽的时钟信号，从而满足各种不同情况下数字时钟对信号脉宽的要求。

实施例四

参照图10，示出了本申请实施例四的一种脉宽修正方法的步骤流程图。

本申请实施例的脉宽修正方法包括以下步骤：

步骤1001，依据延迟控制参数对输入时钟信号进行延迟处理，得到延迟时钟信号。

步骤1002，将输入时钟信号与延迟时钟信号进行逻辑运算，以对输入时钟信号进行脉宽的修正，得到输出时钟信号。

步骤1003，依据输出时钟信号的脉宽及目标脉宽，确定延迟控制参数，并反馈延迟控制参数。

本申请实施例通过对输入时钟信号进行延迟处理得到延迟时钟信号，再对输入时钟信号与延迟时钟信号进行逻辑运算，从而对输入时钟信号进行脉宽的修正，以使修正后得到输出时钟信号的脉宽最终到达目标脉宽。因此，本申请实施例可以经过上述脉宽修正过程自动得到各种脉宽的时钟信号，从而满足各种不同情况下数字时钟对信号脉宽的要求。

实施例五

参照图11，示出了本申请实施例五的一种脉宽修正方法的步骤流程图。

本申请实施例的脉宽修正方法包括以下步骤：

步骤1101，依据延迟控制参数对输入时钟信号进行延迟处理，得到延迟时钟信号。

在一种优选方式中，步骤1101包括：依据延迟控制参数对输入时钟信号进行m路n级延迟处理，得到m路延迟时钟信号。

步骤1102，将输入时钟信号与延迟时钟信号进行逻辑运算，以对输入时钟信号进行脉宽的修正，得到输出时钟信号。

在一种优选方式中，步骤1102包括：将输入时钟信号与延迟时钟信号进行逻辑与运算或者逻辑或运算，得到输出时钟信号。

步骤1103，对输入时钟信号进行分频处理，得到分频时钟信号。

步骤1104，当分频时钟信号的高电平到达时，依据输出时钟信号的脉宽及目标脉宽，确定延迟控制参数，并反馈延迟控制参数。

需要说明的是，以下描述的步骤1104是指依据输出时钟信号的脉宽及目标脉宽，确定延迟控制参数，并反馈延迟控制参数的过程。

本申请实施例中，步骤1104具体包括：判决输出时钟信号的脉宽与目标脉宽之间的关系，根据所述输出时钟信号的脉宽与目标脉宽之间的关系生成判决电信号，并根据判决电信号确定延迟控制参数，并反馈延迟控制参数。

在一种优选方式中，步骤1104包括：检测输出时钟信号的脉宽，获取与输出时钟信号的脉宽成正比的电信号；根据与输出时钟信号的脉宽成正比的电信号以及参考电信号，生成判决电信号；其中参考电信号依据目标脉宽确定；根据判决电信号确定延迟控制参数，并反馈延迟控制参数。

其中，根据与输出时钟信号的脉宽成正比的电信号以及参考电信号，生成判决电信号的步骤，具体包括：将与输出时钟信号的脉宽成正比的电信号与参考电信号进行比较，确定判决电信号。根据判决电信号确定延迟控制参数，并反馈延迟控制参数的步骤，具体包括：根据判决电信号以逐次逼近的方式修正已锁存的延迟控制参数，并反馈修正后的延迟控制参数。

在一种优选方式中，步骤1104还包括：在判定输出时钟信号的脉宽到达目标脉宽时，输出结束信号；在接收到结束信号后，停止执行检测输出时钟信号的脉宽，获取与输出时钟信号的脉宽成正比的电信号的操作；和/或，在接收到结束信号后，停止执行根据与输出时钟信号的脉宽成正比的电信号以及参考电信号，生成判决电信号的操作。

本申请实施例可以根据数字时钟的要求，将输入时钟信号的脉宽修正为所需脉宽，修正更易控制、更加准确。并且，通过在修正完成后对部分电路的关闭能够进一步降低电路功耗。

以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的模块可以是或者也可以不是物理上分开的，作为模块显示的部件可以是或者也可以不是物理模块，即可以位于一个地方，或者也可以分布到多个网络模块上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性的劳动的情况下，即可以理解并实施。

通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，所述计算机可读记录介质包括用于以计算机(例如计算机)可读的形式存储或传送信息的任何机制。例如，机器可读介质包括只读存储器(ROM)、随机存取存储器(RAM)、磁盘存储介质、光存储介质、闪速存储介质、电、光、声或其他形式的传播信号(例如，载波、红外信号、数字信号等)等，该计算机软件产品包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行各个实施例或者实施例的某些部分所述的方法。

最后应说明的是：以上实施例仅用以说明本申请实施例的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。

Claims (21)

1.一种脉宽修正电路，其特征在于，所述电路包括：

延迟模块，用于依据延迟控制参数对输入时钟信号进行延迟处理，得到延迟时钟信号；

逻辑运算模块，用于将所述输入时钟信号与所述延迟时钟信号进行逻辑运算，以对所述输入时钟信号进行脉宽的修正，得到输出时钟信号；

反馈模块，用于依据所述输出时钟信号的脉宽及目标脉宽，确定所述延迟控制参数，并将所述延迟控制参数反馈至所述延迟模块，其中，所述延迟控制参数包括延迟时间，所述输出时钟信号的脉宽与所述目标脉宽之间的差距越大，所述延迟时间越大，所述输出时钟信号的脉宽与所述目标脉宽之间的差距越小，所述延迟时间越小。

2.根据权利要求1所述的电路，其特征在于，所述反馈模块，进一步用于判决所述输出时钟信号的脉宽与目标脉宽之间的关系，根据所述输出时钟信号的脉宽与目标脉宽之间的关系生成判决电信号，并根据所述判决电信号确定延迟控制参数，并将所述延迟控制参数反馈至所述延迟模块。

3.根据权利要求1所述的电路，其特征在于，所述反馈模块包括：

判决单元，用于根据与所述输出时钟信号的脉宽成正比的电信号以及参考电信号，生成判决电信号；其中所述参考电信号依据所述目标脉宽确定；

寄存单元，用于根据所述判决电信号确定延迟控制参数，并将所述延迟控制参数反馈至所述延迟模块。

4.根据权利要求3所述的电路，其特征在于，所述判决单元为比较器，所述比较器用于将与所述输出时钟信号的脉宽成正比的电信号与参考电信号进行比较并确定判决电信号。

5.根据权利要求3所述的电路，其特征在于，所述寄存单元为逐次逼近寄存器，所述逐次逼近寄存器用于根据所述判决电信号以逐次逼近的方式修正已锁存的延迟控制参数，并将修正后的所述延迟控制参数反馈至所述延迟模块。

6.根据权利要求3所述的电路，其特征在于，所述反馈模块还包括：

脉宽检测单元，用于检测所述输出时钟信号的脉宽，以及获取与所述输出时钟信号的脉宽成正比的电信号。

7.根据权利要求6所述的电路，其特征在于，所述寄存单元，还用于在判定所述输出时钟信号的脉宽到达目标脉宽时，输出结束信号至所述脉宽检测单元和/或所述判决单元；

所述脉宽检测单元，还用于在接收到所述结束信号后，关闭自身电路；

所述判决单元，还用于在接收到所述结束信号后，关闭自身电路。

8.根据权利要求1所述的电路，其特征在于，所述逻辑运算模块，进一步用于将所述输入时钟信号与所述延迟时钟信号进行逻辑与运算或者逻辑或运算，以得到所述输出时钟信号。

9.根据权利要求1所述的电路，其特征在于，所述延迟模块包括m路n级延迟单元，所述m路n级延迟单元依次串联，

所述m路n级延迟单元，用于依据所述延迟控制参数对所述输入时钟信号进行m路n级延迟处理，得到m路延迟时钟信号；

其中，所述m和所述n均为大于或等于1的整数。

10.根据权利要求1所述的电路，其特征在于，

所述电路还包括：分频模块，用于对所述输入时钟信号进行分频处理，得到分频时钟信号；

所述反馈模块，进一步用于当所述分频时钟信号的高电平到达时，依据所述输出时钟信号的脉宽及目标脉宽，确定延迟控制参数，并将所述延迟控制参数反馈至所述延迟模块。

11.一种电子设备，其特征在于，包括如上述权利要求1至10中任一项所述的脉宽修正电路。

12.一种脉宽修正方法，其特征在于，所述方法包括：

依据延迟控制参数对输入时钟信号进行延迟处理，得到延迟时钟信号；

将所述输入时钟信号与所述延迟时钟信号进行逻辑运算，以对所述输入时钟信号进行脉宽的修正，得到输出时钟信号；

依据所述输出时钟信号的脉宽及目标脉宽，确定延迟控制参数，并反馈所述延迟控制参数，其中，所述延迟控制参数包括延迟时间，所述输出时钟信号的脉宽与所述目标脉宽之间的差距越大，所述延迟时间越大，所述输出时钟信号的脉宽与所述目标脉宽之间的差距越小，所述延迟时间越小。

13.根据权利要求12所述的方法，其特征在于，所述依据所述输出时钟信号的脉宽及目标脉宽，确定延迟控制参数，并反馈所述延迟控制参数的步骤，包括：

判决所述输出时钟信号的脉宽与目标脉宽之间的关系，根据所述输出时钟信号的脉宽与目标脉宽之间的关系生成判决电信号，并根据所述判决电信号确定延迟控制参数，并反馈所述延迟控制参数。

14.根据权利要求12所述的方法，其特征在于，所述依据所述输出时钟信号的脉宽及目标脉宽，确定延迟控制参数，并反馈所述延迟控制参数的步骤，包括：

根据与所述输出时钟信号的脉宽成正比的电信号以及参考电信号，生成判决电信号；其中所述参考电信号依据所述目标脉宽确定；

根据所述判决电信号确定延迟控制参数，并反馈所述延迟控制参数。

15.根据权利要求14所述的方法，其特征在于，所述根据与所述输出时钟信号的脉宽成正比的电信号以及参考电信号，生成判决电信号的步骤，包括：

将与所述输出时钟信号的脉宽成正比的电信号与参考电信号进行比较并确定判决电信号。

16.根据权利要求14所述的方法，其特征在于，所述根据所述判决电信号确定延迟控制参数，并反馈所述延迟控制参数的步骤，包括：

根据所述判决电信号以逐次逼近的方式修正已锁存的延迟控制参数，并反馈修正后的所述延迟控制参数。

17.根据权利要求14所述的方法，其特征在于，在所述根据与所述输出时钟信号的脉宽成正比的电信号以及参考电信号，生成判决电信号的步骤之前，还包括：

检测所述输出时钟信号的脉宽，获取与所述输出时钟信号的脉宽成正比的电信号。

18.根据权利要求17所述的方法，其特征在于，所述依据所述输出时钟信号的脉宽及目标脉宽，确定延迟控制参数，并反馈所述延迟控制参数的步骤，还包括：

在判定所述输出时钟信号的脉宽到达目标脉宽时，输出结束信号；

在接收到所述结束信号后，停止执行所述检测所述输出时钟信号的脉宽，获取与所述输出时钟信号的脉宽成正比的电信号的操作；和/或，

在接收到所述结束信号后，停止执行所述根据与所述输出时钟信号的脉宽成正比的电信号以及参考电信号，生成判决电信号的操作。

19.根据权利要求12所述的方法，其特征在于，所述将所述输入时钟信号与所述延迟时钟信号进行逻辑运算，以对所述输入时钟信号进行脉宽的修正，得到输出时钟信号的步骤，包括：

将所述输入时钟信号与所述延迟时钟信号进行逻辑与运算或者逻辑或运算，以得到所述输出时钟信号。

20.根据权利要求12所述的方法，其特征在于，所述依据延迟控制参数对输入时钟信号进行延迟处理，得到延迟时钟信号的步骤，包括：

依据所述延迟控制参数对所述输入时钟信号进行m路n级延迟处理，得到m路延迟时钟信号；其中，所述m和所述n均为大于或等于1的整数。

21.根据权利要求12所述的方法，其特征在于，所述方法还包括：

对所述输入时钟信号进行分频处理，得到分频时钟信号；

所述依据所述输出时钟信号的脉宽及目标脉宽，确定延迟控制参数，并反馈所述延迟控制参数的步骤，包括：当所述分频时钟信号的高电平到达时，依据所述输出时钟信号的脉宽及目标脉宽，确定延迟控制参数，并反馈所述延迟控制参数。

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