CN109905103A - 一种基于延迟结合数字逻辑运算的脉冲展宽电路 - Google Patents
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Abstract
一种基于延迟结合数字逻辑运算的脉冲展宽电路，包括ARM、FPGA、延迟模块和逻辑单元；ARM连接FPGA，延迟模块和逻辑单元均与FPGA连接，延迟模块和逻辑单元连接，延迟模块和逻辑单元结合进行脉冲整形实现脉冲展宽；ARM系统用于实现串口和TCP/IP通信，ARM接收到命令数据之后通过内部的串行总线发送给FPGA；FPGA驱动延迟模块实现对脉冲信号的延迟，采用高速可编程逻辑门作为逻辑单元，两者配合完成数字逻辑脉冲整形，对脉冲信号进行脉宽展宽。
Description
技术领域
本发明属于高速高精度超窄脉冲发生器领域，特别涉及一种基于延迟结合数字逻辑运算的脉冲展宽电路。
背景技术
脉冲展宽是将一输入的脉冲信号展宽成具有一定宽度和精度的宽脉冲信号。传统脉冲展宽最早采用单稳态集成电路定宽的方法实现，但是单稳态触发器需要外接的电阻、电容才可实现，一方面不利于电路集成，另一方面电阻、电容容易受温度、湿度等因素影响，展宽精度大大受限；而如果对其进行温度补偿时，调试过程又相当繁琐。
随着数字集成电路技术迅速发展，为了克服单稳态集成电路定宽的致命缺点，目前脉冲发生器大多数采用对时钟信号进行分频和变频来实现脉冲展宽，这种方法实现脉冲展宽相比单稳态电路宽度适应能力和展宽精度得到很大提高，同时便于修改脉宽参数；但是这种方法产生的脉宽很难达到10ns 以下，展宽精度很难达到皮秒量级，无法应用到像超高速分幅相机这样的许多高精度精密仪器当中。
发明内容
本发明的目的在于提供一种基于延迟结合数字逻辑运算的脉冲展宽电路，以解决上述问题。
为实现上述目的，本发明采用以下技术方案：
一种基于延迟结合数字逻辑运算的脉冲展宽电路，包括ARM、FPGA、延迟模块和逻辑单元；ARM连接FPGA，延迟模块和逻辑单元均与FPGA连接，延迟模块和逻辑单元连接，延迟模块和逻辑单元结合进行脉冲整形实现脉冲展宽；ARM系统用于实现串口和TCP/IP通信，ARM接收到命令数据之后通过内部的串行总线发送给FPGA；FPGA驱动延迟模块实现对脉冲信号的延迟，采用高速可编程逻辑门作为逻辑单元，两者配合完成数字逻辑脉冲整形，对脉冲信号进行脉宽展宽。
进一步的，延迟模块优先为高精度模拟延迟芯片，通过FPGA驱动实现对脉冲信号延迟；模拟延迟芯片为MC10EP195，模拟延迟芯片正向供压VCC 为3.3V、负向供压VEE为0V，通过D0-D9接口与FPGA的I/O端口串行连接，所需延时由D[9:0]输入的10个数据决定，延迟步长为10ps，通过从管脚4和5以差分的形式输入原始脉冲信号，延迟后经管脚20和21同样以差分的形式输出；其中，VCF为输入信号LVCMOS、ECL、LVTTL模式选择， VEF为ECL模式输入的参考电压。
进一步的，逻辑单元优先为高速可编程的逻辑门，可编程选择对原始信号和延迟信号进行与或逻辑运算；原始信号经脉冲展宽电路高精度模拟延迟芯片延时后，与原始信号经高速可编程逻辑门进行与逻辑运算，得到窄脉宽脉冲；原始信号与得到的窄脉冲经高速可编程逻辑门进行或逻辑运算，实现高精度展宽。
进一步的，逻辑门为HMC843，配置实现AND、NAND、OR和NOR 逻辑功能；-3.3V单电源供电，输出电平控制管脚VAC为-0.4V用于损耗补偿或信号电平优化，对两者输入端加入隔直电容；所有输入输出信号以50Ω端接至片上接地，J1-J6口未接入电阻；管脚AN和AP、管脚BN和BP接入两路进行逻辑运算的信号并以差分形式输入，经数字逻辑运算后通过管脚OUTP和OUTN以差分形式输出。
与现有技术相比，本发明有以下技术效果：
本发明所述的基于高精度延迟结合数字逻辑运算的脉冲展宽电路在具体操作时，利用高精度模拟延迟芯片配合高速逻辑门，进行简单的数字逻辑与或运算后就可以实现脉冲的高精度展宽，电路调试简单，脉宽适应能力较强；所选用的高精度模拟延迟芯片和高速可编程逻辑门可实现编程控制，修改方便不用更换元件；选用高精度模拟延迟芯片延迟精度较高，且数字逻辑运算结果精确，通过调节不同的延迟时间，经过与逻辑就可得到不同程度的窄脉冲，再将得到的窄脉冲进行或逻辑运算，得到展宽精度皮秒量级的脉冲信号，这样既可实现超高精度的脉冲展宽，又能得到更窄脉宽的脉冲，不用受限于时钟频率。
附图说明
图1为本发明脉冲展宽硬件构架示意图；
图2a为本发明脉冲压缩波形示意图；
图2b为本发明高精度脉冲展宽波形示意图；
图3为本发明延迟模块电路原理图；
图4为本发明逻辑单元电路原理图。
具体实施方式
以下结合附图对本发明进一步说明：
一种基于延迟结合数字逻辑运算的脉冲展宽电路，包括ARM、FPGA、延迟模块和逻辑单元；ARM连接FPGA，延迟模块和逻辑单元均与FPGA连接，延迟模块和逻辑单元连接，延迟模块和逻辑单元结合进行脉冲整形实现脉冲展宽；ARM系统用于实现串口和TCP/IP通信，ARM接收到命令数据之后通过内部的串行总线发送给FPGA；FPGA驱动延迟模块实现对脉冲信号的延迟，采用高速可编程逻辑门作为逻辑单元，两者配合完成数字逻辑脉冲整形，对脉冲信号进行脉宽展宽。
延迟模块优先为高精度模拟延迟芯片，通过FPGA驱动实现对脉冲信号延迟；模拟延迟芯片为MC10EP195，模拟延迟芯片正向供压VCC为3.3V、负向供压VEE为0V，通过D0-D9接口与FPGA的I/O端口串行连接，所需延时由D[9:0]输入的10个数据决定，延迟步长为10ps，通过从管脚4和5 以差分的形式输入原始脉冲信号，延迟后经管脚20和21同样以差分的形式输出；其中，VCF为输入信号LVCMOS、ECL、LVTTL模式选择，VEF为 ECL模式输入的参考电压。
逻辑单元优先为高速可编程的逻辑门，可编程选择对原始信号和延迟信号进行与或逻辑运算；原始信号经脉冲展宽电路高精度模拟延迟芯片延时后，与原始信号经高速可编程逻辑门进行与逻辑运算，得到窄脉宽脉冲；原始信号与得到的窄脉冲经高速可编程逻辑门进行或逻辑运算，实现高精度展宽。
逻辑门为HMC843，配置实现AND、NAND、OR和NOR逻辑功能；-3.3V 单电源供电，输出电平控制管脚VAC为-0.4V用于损耗补偿或信号电平优化，对两者输入端加入隔直电容；所有输入输出信号以50Ω端接至片上接地， J1-J6口未接入电阻；管脚AN和AP、管脚BN和BP接入两路进行逻辑运算的信号并以差分形式输入，经数字逻辑运算后通过管脚OUTP和OUTN以差分形式输出。
图1示出了本发明所述的基于高精度延迟结合数字逻辑运算的脉冲展宽电路硬件构架示意图，包括ARM、FPGA、延迟模块及逻辑单元，其中，延迟模块和逻辑单元结合进行脉冲整形实现脉冲展宽。如图所示的硬件架构， ARM系统用于实现串口和TCP/IP通信，ARM接收到命令数据之后通过内部的串行总线发送给FPGA；为了得到较高的延时精度，采用高精度的模拟延迟芯片，FPGA驱动其实现对脉冲信号的延迟，并采用高速可编程逻辑门作为逻辑单元，两者配合完成数字逻辑脉冲整形，对脉冲信号进行脉宽展宽。
图2a示出了本发明脉冲压缩波形示意图，信号A的脉宽为ΔT＝t2-t1,信号A经高精度延迟Δt后得到信号B，A与B信号经过逻辑与运算之后得到了C信号，相对A信号而言，C信号具有更窄的脉宽，该脉宽是通过延迟来调节，且可达到几纳秒量级甚至更窄。
图2b示出了本发明高精度脉冲展宽波形示意图，将信号A与同图2a中的与运算一样方法得到的超窄脉冲信号B进行或逻辑运算，使得原始信号A 以皮秒量级的高精度实现展宽。
图3示出了本发明延迟模块电路设计原理图，模拟延迟芯片MC10EP195 正向供压VCC为3.3V、负向供压VEE为0V，通过D0-D9接口与FPGA的 I/O端口串行连接，所需延时由D[9:0]输入的10个数据决定，延迟步长为10ps，通过从管脚4和5以差分的形式输入原始脉冲信号，延迟后经管脚20 和21同样以差分的形式输出；其中，VCF为输入信号LVCMOS、ECL、LVTTL 模式选择，VEF为ECL模式输入的参考电压。
图4示出了本发明逻辑单元电路设计原理图，HMC843可配置实现AND、 NAND、OR和NOR逻辑功能；-3.3V单电源供电，输出电平控制管脚VAC 为-0.4V用于损耗补偿或信号电平优化，对两者输入端加入隔直电容；所有输入输出信号以50Ω端接至片上接地，因此J1-J6口未接入电阻；管脚15和 16(AN和AP)、管脚3和4(BN和BP)接入两路进行逻辑运算的信号并以差分形式输入，经数字逻辑运算后通过管脚9和10(OUTP和OUTN)以差分形式输出。
通过网络或者串口链接到延迟模块上，实现远程状态检测和功能控制。
Claims (4)
1.一种基于延迟结合数字逻辑运算的脉冲展宽电路，其特征在于，包括ARM、FPGA、延迟模块和逻辑单元；ARM连接FPGA，延迟模块和逻辑单元均与FPGA连接，延迟模块和逻辑单元连接，延迟模块和逻辑单元结合进行脉冲整形实现脉冲展宽；ARM系统用于实现串口和TCP/IP通信，ARM接收到命令数据之后通过内部的串行总线发送给FPGA；FPGA驱动延迟模块实现对脉冲信号的延迟，采用高速可编程逻辑门作为逻辑单元，两者配合完成数字逻辑脉冲整形，对脉冲信号进行脉宽展宽。
2.根据权利要1所述的一种基于延迟结合数字逻辑运算的脉冲展宽电路，其特征在于，延迟模块优先为高精度模拟延迟芯片，通过FPGA驱动实现对脉冲信号延迟；模拟延迟芯片为MC10EP195，模拟延迟芯片正向供压VCC为3.3V、负向供压VEE为0V，通过D0-D9接口与FPGA的I/O端口串行连接，所需延时由D[9:0]输入的10个数据决定，延迟步长为10ps，通过从管脚4和5以差分的形式输入原始脉冲信号，延迟后经管脚20和21同样以差分的形式输出；其中，VCF为输入信号LVCMOS、ECL、LVTTL模式选择，VEF为ECL模式输入的参考电压。
3.根据权利要2所述的一种基于延迟结合数字逻辑运算的脉冲展宽电路，其特征在于，逻辑单元优先为高速可编程的逻辑门，可编程选择对原始信号和延迟信号进行与或逻辑运算；原始信号经脉冲展宽电路高精度模拟延迟芯片延时后，与原始信号经高速可编程逻辑门进行与逻辑运算，得到窄脉宽脉冲；原始信号与得到的窄脉冲经高速可编程逻辑门进行或逻辑运算，实现高精度展宽。
4.根据权利要1所述的一种基于延迟结合数字逻辑运算的脉冲展宽电路，其特征在于，逻辑门为HMC843，配置实现AND、NAND、OR和NOR逻辑功能；-3.3V单电源供电，输出电平控制管脚VAC为-0.4V用于损耗补偿或信号电平优化，对两者输入端加入隔直电容；所有输入输出信号以50Ω端接至片上接地，J1-J6口未接入电阻；管脚AN和AP、管脚BN和BP接入两路进行逻辑运算的信号并以差分形式输入，经数字逻辑运算后通过管脚OUTP和OUTN以差分形式输出。
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