TWI641228B - 時脈乘頻器的方法與裝置 - Google Patents

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Abstract

在時脈倍頻器中，輸入時脈訊號饋送至可編程延遲區塊，反輸入時脈訊號饋送至另一個可編程延遲區塊。這些可編程延遲區塊的輸出與輸入時脈訊號和反時脈訊號透過及閘組合，以便在時脈訊號的上升沿和下降沿產生時脈脈衝。這些訊號使用或閘組合，以提供具有輸入時脈訊號頻率的兩倍頻率的輸出時脈訊號。用於可編程延遲區塊的控制位元的值在包含逐次逼近式暫存器(SAR)的時間數位轉換(TDC)電路中決定。對於每個時脈週期，連續設置可編程延遲控制位元於SAR電路，並將延遲電路的輸出與輸入時脈訊號進行比較，以確定控制位元的值。

Description

時脈乘頻器的方法與裝置
本發明涉及半導體電路技術領域。特別是，本發明的實施例涉及時脈乘頻電路。
印刷電路板(PCB)上的電子系統由於電磁干擾和訊號耦合以及PCB連接的走線長度，而會對最大可允許的時脈頻率具有限制。然而，在電子系統中使用的積體電路需要越來越快的時脈以用於訊號處理和計算。為了從系統時脈創建更快的時脈，經常使用時脈倍頻器(clock doubler)。在其中一些系統中，例如使用SoundWire接口的系統，其時脈頻率可能與數據速率相同。在這種情況下，數據恢復時需要使用時脈倍頻器。
傳統的時脈倍頻電路通常使用鎖相回路(phase locked loop，PLL)或鎖頻回路(frequency locked loop，FLL)電路。在輸入具有雙倍頻率時脈的替代常規設計是在輸入時脈的正向和負向邊緣上產生脈衝。然而，這些常規技術具有使它們不適合於某些應用的限制，如下面將進一步描述的。
因此，目前亟需要的是一種能夠解決常規電路的一些限制的改進的時脈乘頻器。
本發明涉及半導體電路技術領域。特別是，本發明的實施例涉及時脈乘頻電路。傳統的時脈倍頻電路通常使用鎖相回路(PLL)或鎖頻回路(FLL)電路。然而，這些電路往往需要大的晶片面積並具有高功耗。在輸入具有雙倍頻率的時脈的替代常規設計是在輸入時脈的正向和負向邊緣上產生脈衝。然而，當輸入頻率未知時，這些脈衝的寬度無法確定，因此難以控制產生的時脈脈衝訊號的工作週期(duty cycle)。
本發明的實施例提供了用於時脈倍頻和乘頻的電路和方法，其可以在沒有鎖相回路(PLL)或鎖頻回路(FLL)電路的大芯片面積和高功耗等缺點的情況下實現。為了滿足一些數位積體電路中的接近時序要求(close timing requirement)，使用具有接近50%工作週期的時脈是重要的。對於音頻系統，時脈的工作週期可能是重要的，並且具有不正確工作週期的時脈可能導致音訊失真。在一些實施例中，針對輸入頻率有較寬範圍時，使用時脈乘頻器或倍頻器以提供具有50%的工作週期的時脈。
在本發明的一些實施例中，輸入時脈訊號係饋送至可編程延遲區塊，並且反輸入時脈訊號係饋送至另一個可編程延遲區塊。這些可編程延遲區塊的輸出訊號係與輸入時脈訊號和反時脈訊號通過及閘(AND gate)組合，以便在時脈訊號的上升沿(rising edge)和下降沿(falling edge)產生時脈脈衝。在使用或閘(OR gate)組合這些輸出時脈訊號之後，輸出時脈訊號的頻率將是輸入時脈訊號頻率的兩倍，並與輸入時脈訊號同步。
在一些實施例中，為了產生具有50%工作週期的脈衝，用於可編程延遲區塊的控制位元的值在包含逐次逼近式暫存器時間數位轉換器(A Successive Approximation Register Time to Digital Converter，SAR TDC)的時間數位轉換電路中確定。對於每個時脈週期，SAR電路係持續設定可編程延遲控制位元，並將延遲電路輸出與輸入時脈訊號進行比較，以確定控制位元是否應設定為邏輯值“1”或邏輯值“0”。在確定了所有控制位元的值之後，可編程延遲區塊的延遲時間將大致等於可編程延遲區塊中的控制位元的最低重要位元或單個延遲元件的精確度內的輸入時脈訊號的週期。
根據一些實施例，數位脈衝產生電路包括脈衝產生器，其係連接用於接收具有時脈頻率Freq和時脈週期Tclock_in的輸入時脈訊號的輸入節點。脈衝產生器包括具有多個控制位元的可編程延遲區塊，以提供作為輸入時脈訊號的預設分數(preset fraction)的延遲時間。數位脈衝產生電路還包括用於確定多個控制位元的值的逐次逼近式暫存器(SAR)。
根據一些實施例，時脈倍頻器係包括一輸入節點以及一反相器(inverter)，輸入節點係用於接收具有時脈頻率Freq和時脈週期Tclock的輸入時脈訊號(A)，以及反相器係耦合到輸入節點以提供反時脈訊號(B)。時脈倍頻器還包括耦合到輸入節點的第一可編程延遲區塊，用於提供延遲時脈訊號(C)，以及耦合到反相器的第二可編程延遲區塊，用於提供第一延遲反時脈訊號(D)。第一及閘接收延遲時脈訊號(C)和反時脈訊號(B)，並輸出第一脈衝訊號(E)。第二及閘接收輸入時脈訊號(A)和第一延遲反時脈訊號(D)，並輸出第二脈衝訊號(F)。或閘係接收第一脈衝訊號(E)和第二脈衝訊號(F)，並輸出一輸出時脈訊號(CLOCK OUT)。每一個第一和第二可編程延遲區塊係包括N+1個延遲元件以及係用以控制N+1個延遲元件的N+1個控制位元，其中N是整數。N+1個控制位元配置為將可編程延遲區塊的延遲時間與時脈週期Tclock_in的預設分數相匹配。
根據一些實施例，時間數位轉換器(TDC)包括一輸入節點，用於接收具有週期T的第二時脈訊號；一反相器，耦合到輸入節點，用於提供反時脈 訊號；以及可編程延遲區塊。可編程延遲區塊包括編號為#0、#1、#2、#3...至#N的N+1個延遲元件，其中N是整數。延遲元件#0、#1、#2、#3...及#N係用以分別提供20倍Td、21倍Td、22倍Td、23倍Td....及2N倍Td的延遲時間，其中Td是一預設延遲時間。TDC還包括耦合到可編程延遲區塊的逐次逼近式暫存器，SAR包括N+1個位元，分別標記為B[0]、B[1]、B[2]、B[3]...B[N]。每一個N+1個延遲元件由逐次逼近式暫存器B[0]、B[1]、B[2]、B[3]...B[N]中的相應位元選擇，其中B[0]是最低重要位元，B[N]是SAR的最高重要位元。SAR係用以通過逐次逼近來調整SAR中的位元，以將可編程延遲區塊的延遲時間與輸入脈衝訊號的週期T匹配到SAR的最低重要位元。
依據一些實施例，時間數位轉換器包括可編程延遲區塊，其包括編號為#0、#1、#2、#3.....及#N的N+1個延遲元件，其中N是整數。TDC還包括耦合到可編程延遲區塊的逐次逼近式暫存器，SAR包括N+1個位元，分別標記為B[0]、B[1]、B[2]、B[3].....及B[N]。每一個N+1個延遲元件由逐次逼近式暫存器B[0]、B[1]、B[2]、B[3]....B[N]中的相應位元選擇，其中B[0]是最低重要位元，B[N]是SAR的最高重要位元。時間數位轉換器係用以透過逐次逼近來調整SAR中的位元，以將可編程延遲區塊的延遲時間與輸入脈衝訊號的寬度匹配到SAR的最低重要位元。
可以透過參考說明書和附圖的其餘部分來進一步理解本發明的性質和優點。
100、700‧‧‧時脈倍頻器
101‧‧‧第一輸入節點
103、703‧‧‧第一反相器
109、707、729、731、741、CLOCK_OUT、CLOCK_OUT2X、CLOCK_OUT4X、CLOCK_OUT8X、G‧‧‧輸出時脈訊號
110‧‧‧數位脈衝產生器
111、711‧‧‧第一可編程延遲區塊
112、712‧‧‧第二可編程延遲區塊
121、721‧‧‧第一及閘
122、722‧‧‧第二及閘
124、724‧‧‧或閘
140、740‧‧‧二分頻電路
150、750、TDC‧‧‧時間數位轉換器
153、300、753、810、820‧‧‧可編程延遲區塊
155、755‧‧‧逐次逼近式暫存器區塊
160、760‧‧‧時脈週期至數位轉換器
400‧‧‧逐次逼近方法
410、420、430、440、450、460、470、480‧‧‧步驟
510‧‧‧單個延遲單元
511、512‧‧‧慢速反相器
520‧‧‧雙倍延遲單元
530‧‧‧四倍延遲單元
540‧‧‧M倍延遲單元
541‧‧‧M/2倍延遲單元
710、720、730‧‧‧倍頻器
701、CLOCK_IN、A‧‧‧輸入時脈訊號
B[1]、B[2]...B[N]、B[N：0]、TDC[N：0]、SAR[N：0]‧‧‧位元
DE#1、DE#2...DE#N‧‧‧延遲元件
IN‧‧‧輸入訊號
OUT‧‧‧輸出訊號
SAR‧‧‧逐次逼近式暫存器
SW#1、SW#2....SW#N‧‧‧開關
Tclock‧‧‧時脈週期
Tclock_in‧‧‧輸入時脈週期
Tclock_out‧‧‧輸出時脈週期
Td‧‧‧預設延遲時間
Tdlh‧‧‧低到高轉換時間
Tdhl‧‧‧高到低轉換時間
Tdelay、Tdelay 1、Tdelay2、Tdelay4、Tdelay16‧‧‧延遲時間
B‧‧‧反時脈訊號
C‧‧‧延遲時脈訊號
D‧‧‧第一延遲反時脈訊號
E‧‧‧第一脈衝訊號
F‧‧‧第二脈衝訊號
K‧‧‧第二時脈訊號
L‧‧‧第二反時脈訊號
R‧‧‧第二延遲反時脈訊號
第1圖繪示出根據本發明的一些實施例的時脈倍頻器的示意圖； 第2圖繪示出根據本發明的一些實施例的第1圖的時脈倍頻器中的各種訊號的波形的時序圖；第3圖繪示出根據本發明的一些實施例的第1圖的時脈倍頻器中的可編程延遲區塊的示意圖；第4圖繪示出根據本發明的一些實施例的第1圖的時脈倍頻器中的SAR時間數位轉換器的操作的流程圖；第5A至5D圖繪示出根據本發明的一些實施例的各種延遲元件的示意圖；第6圖繪示出根據本發明的一些實施例的第1圖的時脈倍頻器的逐次逼近操作的波形圖；第7A至7D圖繪示出根據本發明的一些實施例的時脈乘頻器的示意圖；及第8圖繪示出根據本發明的一些實施例的可以在時脈乘頻器中使用的各種可編程延遲區塊的示意圖。
第1圖是示出根據本發明的一些實施例的時脈倍頻器的示意圖。 如第1圖所示，時脈倍頻器100包括一數位脈衝產生器110以及一時脈週期至數位轉換器160。數位脈衝產生器110包括用於接收包含時脈頻率Freq和時脈週期Tclock的輸入時脈訊號CLOCK_IN(A)的第一輸入節點101。第一反相器103係耦合到第一輸入節點101以提供反時脈訊號(B)。第一可編程延遲區塊111係耦合到第一輸入節點101以提供延遲時脈訊號(C)，並且第二可編程延遲區塊112耦合到第一反相器103以提供第一延遲反時脈訊號(D)。時脈倍頻器100還包括用於接收 延遲時脈訊號(C)和反時脈訊號(B)的第一及閘121。第一及閘121係輸出第一脈衝訊號(E)。時脈倍頻器100還包括用於接收輸入時脈訊號(A)和第一延遲反時脈訊號(D)的第二及閘122。第二及閘122係輸出第二脈衝訊號(F)。此外，或閘124接收第一脈衝訊號(E)和第二脈衝訊號(F)，並輸出輸出時脈訊號109(CLOCK OUT)。
第2圖是示出根據本發明的一些實施例的第1圖的時脈倍頻器中的各種訊號的波形的時序圖。參考第2圖中的波形說明時脈倍頻器100的操作。 在第1圖中，輸入時脈訊號CLOCK_IN(A)饋送至第一可編程延遲區塊111，第一可編程延遲區塊111提供具有延遲時間Tdelay1的延遲時脈訊號(C)，並且反時脈訊號(B)係饋送至第二可編程延遲區塊112，在一延遲時間Tdelay1之後提供一第一延遲反時脈訊號(D)。這些可編程延遲區塊111和112輸出的延遲時脈訊號(C)和第一延遲反時脈訊號(D)通過及閘121和122與反時脈訊號(B)和輸入時脈訊號(A)組合，以便在第一脈衝訊號(E)和第二脈衝訊號(F)的上升沿及下降沿產生時脈脈衝。在一些實施例中，可編程延遲區塊111和112係用以提供等於時脈週期Tclock的四分之一的延遲時間Tdelay1。由可編程延遲區塊111和112提供的延遲時間，透過時脈週期至數位轉換器160提供的參數TDC[N：0]確定，其操作在下面詳細描述。
如第2圖的時序圖所示，在使用或閘124組合這些訊號之後，輸出的輸出時脈訊號CLOCK_OUT(G)將會具有作為輸入時脈週期Tclock的一半的時脈週期Tclock_out，其頻率是輸入時脈訊號的頻率Freq的兩倍，並與輸入時脈訊號同步。
第3圖是示出根據本發明的一些實施例的第1圖的時脈倍頻器中的可編程延遲區塊的示意圖。第3圖中的可編程延遲區塊300可以用作第1圖中的可編程延遲區塊111和112。如第3圖所示，可編程延遲區塊300包括N+1個串聯耦合的延遲元件DE#0、DE#1、DE#2、DE#3...及DE#N，其中N是整數。N+1 個延遲元件由N+1個控制位元B[0]、B[1]、B[2]、B[3]...及B[N]控制，其中B[0]是最低重要位元，B[N]是最高重要位元。在一些實施例中，N+1個延遲元件與N+1個開關、SW#0、SW#1、SW#2、SW#3...及SW#N串聯耦合，並且每個開關由相應的控制位元B[0]、B[1]、B[2]、B[3]....及B[N]控制，如第3圖所示。每個控制位元係用以在延遲鏈中選擇相應的延遲元件。在一些實施例中，可以使用半導體電晶體，例如MOS電晶體來實現開關。
如第3圖所示，延遲元件#0、#1、#2、#3...及#N係用以分別提供20倍Td、21倍Td、22倍Td、23倍Td....及2N倍Td的延遲時間。換句話說，可編程延遲區塊中的延遲元件#0(DE#0)包括單個延遲單元(delay cell)，其係用以提供預設延遲時間Td。例如，預設延遲時間Td可以由包括兩個反相器的單個延遲單元提供。單個延遲單元也可以在其他電路中實現，如下所述。可編程延遲區塊中的延遲元件#1、DE#1可以包括雙倍延遲單元，其包括串聯耦合的兩個延遲單元。如上所述，單個延遲單元係用以提供預設延遲時間Td。類似地，可編程延遲區塊中的延遲元件#2、DE#2包括四倍延遲單元，其具有串聯耦合的兩個雙延遲單元。通過擴展，可編程延遲區塊中的延遲元件#M包括包含兩個串聯耦合的M/2倍延遲單元的M倍延遲單元。
在一些實施例中，控制位元B[0]、B[1]、B[2]、B[3]...和B[N]是逐次逼近式暫存器中的位元，並且可編程延遲電路的延遲時間可以透過逐次逼近由時間數位轉換器確定。在第3圖中，當輸入訊號IN變低時，透過由B[N：0]選擇編程的開關設置延遲到輸出訊號OUT，其延遲時間Tdelay1大約為：Tdelay1=B[0]×Td+B[1]×2×Td+B[2]×4×Td+B[3]×8×Td+....+B[N]×2 N ×Td延遲時間的精確度在控制位元B[N：0]的最低重要位元之內。換句話說，精確度係在延遲Td為一單位以內。
參考第1圖，時脈週期至數位轉換器160包括一二分頻電路(divide-by-two circuit)140和時間數位轉換器150。如第1圖所示，時間數位轉換器150包括一第二輸入節點151，其用於接收具有頻率和週期的第二時脈訊號(K)。在此示例中，透過二分頻電路140從輸入時脈訊號(A)得出第二時脈訊號(K)。因此，第二時脈訊號(K)的頻率Freq是輸入時脈訊號(A)的頻率的一半，時脈週期Tclock是輸入時脈訊號(A)週期的兩倍。在一些實施例中，可以使用具有將時脈頻率除以2的反饋的正反器(flip-flop)來實現二分頻電路140。時間數位轉換器150具有耦合到第二輸入節點151的反相器703，用於提供第二反時脈訊號(L)。TDC150還具有可編程延遲區塊153，其類似於第3圖中的可編程延遲區塊300。可編程延遲區塊153包括編號為#0、#1、#2、#3...及#N的N+1個延遲元件，其中N是整數。延遲元件#0、#1、#2、#3....及#N係用以分別提供20倍Td、21倍Td、22倍Td、23倍Td...及2N倍Td的延遲時間，其中Td是預設延遲時間。時間數位轉換器150還具有耦合到可編程延遲區塊153的逐次逼近式暫存器區塊155。SAR區塊155包括具有N+1個位元的逐次逼近式暫存器，標記為B[0]、B[1]、B[2]、B[3]...及B[N]。每一個N+1個延遲元件由逐次逼近式暫存器B[0]、B[1]、B[2]、B[3]...及B[N]中的相應位元選擇，其中B[0]是最低重要位元，B[N]是SAR的最高重要位元。SAR配置為通過逐次逼近來調整SAR中的位元，以將可編程延遲區塊的延遲時間與輸入脈衝訊號的寬度匹配到SAR的最低重要位元。SAR區塊155還包括用於將第二時脈訊號(K)與第二延遲反時脈訊號(R)進行比較的比較器電路(comparator circuit)。此外，SAR區塊155耦合到可編程延遲區塊153，以基於比較的結果來更新控制位元B[N：0]。此外，SAR區塊155還提供表示控制位元B[N：0]的最終值的輸出位元TDC[N：0]，其可用於其他可編程延遲區塊。下面參考第4圖中的流程圖說明逐次逼近式暫存器時間數位轉換器(SAR TDC)的操作。
第4圖是示出根據本發明的一些實施例的在第1圖的時脈倍頻器中的SAR TDC的操作的流程圖。如第4圖所示，在清除逐次逼近式暫存器中的所有位元(步驟410)之後，逐次逼近方法400從最高重要位元開始(步驟420)並移動到最低重要位元。在時間數位轉換器150的例子中，最高重要位元是B[N]。接下來，所選位元被設定為1(步驟430)。將可編程延遲區塊153中的延遲時間與反相的輸入時脈訊號(第二反時脈訊號)(L)比較。如果可編程延遲區塊的延遲時間太高(步驟450)，則該位元設為0。如果可編程延遲區塊中的延遲時間低於目標(步驟460)，則該位元保持為1。在一些實施例中，可以使用鎖存器(latch)來實現比較。 在每一個輸入時脈的邊緣，可編程延遲區塊的輸出訊號被鎖存。根據其是“1”還是“0”，來決定Tdelay是否大於Tclock。接下來，該方法在下一個時脈進行到下一個位元(步驟470)，直到所有位元都完成。如果從最高重要位元到最低重要位元的所有位元都處理完成，則此方法完成(步驟480)。在方法400的結尾，其結果透過逐次逼近而在SAR的最低重要位元。
在第1圖中，時間數位轉換器150係用以產生具有50%工作週期的脈衝。首先，將輸入時脈訊號(A)除以2以產生第二時脈訊號(K)。分頻時脈訊號(divided clock)(L)被饋送至逐次逼近暫存器時間數位轉換器(SAR TDC)150。SAR TDC 150具有標記為Tdelay4的可編程延遲區塊153，其具有由可編程延遲區塊111和112提供的Tdelay1的延遲的4倍長度。可編程延遲區塊Tdelay4設計為可緊密追蹤Tdelay1。對於分頻時脈訊號的每個週期，SAR電路依次設置可編程延遲位元B[N：0]，並將延遲電路輸出的第二延遲反時脈訊號(R)與被分頻的輸入時脈訊號(第二時脈訊號)(K)進行比較，在B[N：0]中的所有位元確定後，Tdelay4區塊153的延遲逼近於輸入時脈訊號CLOCK_IN的時脈週期。在這種情況下，Tdelay4的延遲時間約為： Tdelay4=B[0]×4×Td+B[1]×8×Td+B[2]×16×Td+B[3]×32×Td+....+B[N]×4×2 N ×Td延遲時間的精確度在控制位元B[N：0]的最低重要位元之內。換句話說，精確度係在4倍Td之延遲為一單位以內。
在轉換結束時，B[N：0]內容被鎖存到TDC[N：0]中，其被耦合到可編程延遲區塊111和112中的控制位元B[N：0]中，並且延遲Tdelay1將是輸入時脈訊號Tclock_in/4的四分之一。
第5A至5D圖是示出根據本發明的一些實施例的各種延遲元件的示意圖。根據實施例，上述可編程延遲區塊中的延遲單元可以由邏輯閘、可編程RC網路或使用可編程電流和電容器製成。邏輯閘的優點是它們可以很容易地轉移到不同的技術中，並且可以容易地擴展其可編程性(位元的數量)。然而，RC網路和電容充電網路可以更準確，特別是在使用修整技術(trimming technique)時。第5A至5D圖示出了使用邏輯閘的延遲電路的例子。首先，在第5A圖中示出了單一個延遲單元510。在這種情況下，固有延遲(intrinsic delay)由兩個慢速反相器(slow inverter)511和512設定。當輸入從高電平變為低電平時，輸出訊號OUT將在延遲Td後變為低電平，Td是一個預設延遲時間，可根據具體的電路配置和時脈乘頻器的應用選擇。在右側示出了使用MOS電晶體的單個延遲單元的配置的電路圖。如第5A圖所示，單個延遲單元510具有比從低到高轉換時間Tdlh慢的高到低轉換時間Tdhl。
第5B圖示出了延遲為兩倍的Td的雙倍延遲單元520的方塊圖。可以看出，雙倍延遲單元520可以通過串聯兩個單個延遲單元510來實現。第5C圖是示出具有4×Td的延遲的四延遲單元530的方塊圖。可以看出，四倍延遲單元530可以通過串聯兩個雙倍延遲單元520來實現。第5D圖是示出具有4×Td的延遲的四延遲單元530的方塊圖。這可以重複直到達到具有M倍Td的延遲的延遲單元，其 中M=2N，N+1是SAR TDC的位元的數量。第5D圖是示出了具有M倍Td的延遲的M倍延遲單元540的方塊圖。可以看出，M倍延遲單元540可以通過串聯兩個M/2倍延遲單元541來實現。
第6圖是示出根據本發明的一些實施例的第1圖的時脈倍頻器的逐次逼近操作的模擬結果的波形圖。此瞬變回應模擬結果顯示逐次逼近操作的進行，以從9.6MHz的輸入時脈產生輸出時脈。可以看出，輸出時脈訊號的頻率是輸入時脈訊號頻率的兩倍。使用單獨的DUTYCYCLE測量電路繪製工作週期波形。測量電路包括濾波器，其導致測量的延遲和過衝。DUTYCYCLE的達成率是53%，使用8位元SAR。當SAE第一次收斂時，觀察到幾個突波(glitch)。可以通過使用SAR轉換指示器來抑制輸出。
執行另一模擬，其導致根據本發明的一些實施例的圖1的時脈倍頻器的逐次逼近操作。瞬變結果顯示輸入時脈和輸出為2MHz輸入。 DUTYCYCLE的達成率是50.4%，使用8位元SAR。由於輸入時脈週期比單位延遲時間大，因此這裡的結果更為準確。當SAR第一次收斂時，再次觀察到幾個突波，但是第二次轉換數據沒有變化，所以沒有突波發生。
分析某些設計考慮因素和時脈乘頻器電路性能參數的評估如下。根據所需的分辨率和範圍，需要選擇位元的數量和單位延遲。其結果是：分辨率=100×Td/(0.5×Tclock)(%)
因此，對於9.6MHz的輸入時脈和1.5nsec Td，其分辨率為2.88%，對於2MHz的輸入時脈和1.5nsec Td，其分辨率為0.6%，與模擬結果大致相同。
範圍=4×Td×(2 N+1-1)
對於Td=1.5nsec的8位元SAR，範圍為4x1.5nsec x 255=1.53usec。最小輸入時脈頻率為654kHz。對於範圍的最壞案例模擬，可以使用快速案例邏 輯模擬角(fast case logic simulation corner)，而對於分辨率的最壞案例模擬，可以使用慢速邏輯模擬角(slow case logic simulation corner)。
在抖動(jitter)方面，電路完全遵循輸入波形的上升沿和下降沿。 因此，它不像PLL那樣過濾抖動。此外，SAR和延遲單位可能產生抖動。在提供精確的低抖動外部時脈的情況下，最好從外部時脈的上升沿和下降沿導出的邊緣進行所有訊號處理。具有SAR結果的額外優點是，如果使用精確的外部時脈頻率，則允許讀出每個器件的閘延遲特性(gate delay characteristic)。
由於提供脈衝的延遲電路是SAR ADC中使用的延遲單元的副本，所以不匹配效應可能會影響產生的時脈脈衝寬度。假設其為高斯分佈，則不匹配效應可以通過以下公式計算：
因此，工作週期的Σ變成：
例如在0.18um進程中，1.79nsec延遲閘的Σ為9.34psec。輸入時脈為9.6MHz時，延遲鏈的Σ為：
ΣDuty_cycle=0.07%
第7A-7D圖是示出根據本發明的一些實施例的時脈乘頻器的示意圖。如第7A圖所示，時脈乘頻器700可以包括以串聯方式耦合在一起的倍頻器710、720和730。每一個倍頻器710、720和730也耦合到時脈週期至數位轉換器760。每一個倍頻器710、720和730係用以提供具有作為輸入時脈訊號的兩倍頻率的輸出時脈訊號。例如，倍頻器710接收輸入時脈訊號701CLOCK_IN，並提供具有兩倍於作為輸入時脈訊號701的時脈頻率的輸出時脈訊號729 CLOCK_OUT2X。類似地，倍頻器720接收輸入時脈訊號729 CLOCK_OUT2X，並提供具有四倍於作為輸入時脈訊號701的時脈頻率的輸出時脈訊號731CLOCK_OUT4X。此外，倍頻器730接收輸入時脈訊號731CLOCK_OUT4X，並提供具有八倍時脈頻率於作為輸入時脈訊號701的輸出時脈訊號741 CLOCK_OUT8X。如第7A圖所示，每一個倍頻器710、720和730耦合到時脈週期至數位轉換器760，時脈週期至數位轉換器760接收輸入時脈訊號701CLOCK_IN，並且向每一個倍頻器710、720和730提供TDC[N：0]的參數。參考第7B-7D圖描述關於這些電路的更多細節。
第7B圖是示出根據本發明的一些實施例的倍頻器710和時脈週期至數位轉換器760的示意圖。倍頻器710和時脈週期至數位轉換器760具有與第1圖所示的時脈倍頻器100和時脈週期至數位轉換器160類似的電路配置。顯著的區別在於第1圖中的可編程延遲區塊Tdelay1和Tdelay4分別被可編程延遲區塊Tdelay4和Tdelay16代替。
在第7B圖中，數位脈衝產生器或倍頻器710包括第一輸入節點701，其用於接收具有時脈頻率Freq和時脈週期Tclock的輸入時脈訊號CLOCK_IN(A)。反相器703耦合到第一輸入節點以提供反時脈訊號(B)。第一可編程延遲區塊711耦合到第一輸入節點701以提供延遲時脈訊號(C)，並且第二可編程延遲區塊712耦合到反相器以提供第一延遲反時脈訊號(D)。時脈倍頻器700 還包括用於接收延遲時脈訊號(C)和反時脈訊號(B)的第一及閘721。第一及閘721輸出第一脈衝訊號(E)。時脈倍頻器700還包括用於接收輸入時脈訊號(A)和第一延遲反時脈訊號(D)的第二及閘722。第二及閘722輸出第二脈衝訊號(F)。此外，或閘724接收第一脈衝訊號(E)和第二脈衝訊號(F)，並輸出輸出時脈訊號707(CLOCK_OUT2X)。
在第7B圖中，時脈週期至數位轉換器760包括一二分頻電路740和時間數位轉換器750。時間數位轉換器750包括第二輸入節點751，其用於接收具有頻率和週期的第二時脈訊號(K)。在該示例中，該第二時脈訊號(K)透過二分頻電路740從輸入時脈訊號(A)導出。因此，該第二時脈訊號(K)的頻率Freq是輸入時脈訊號(A)的頻率的一半，時脈週期Tclock是輸入時脈訊號(A)週期的兩倍。 在一些實施例中，可以使用具有將時脈頻率除以2的反饋的正反器來實現二分頻電路740。時間數位轉換器750具有耦合到第二輸入節點751的反相器703，用於提供第二反時脈訊號(L)。TDC750還具有可編程延遲區塊753，其類似於第1圖中的可編程延遲區塊153，但是其包括Tdelay16元件而不是如第1圖中的Tdelay4元件。時間數位轉換器750還具有耦合到可編程延遲區塊753的逐次逼近式暫存器區塊755。SAR配置為通過逐次逼近來調整SAR中的位元，以將可編程延遲區塊的延遲時間與輸入脈衝訊號的寬度匹配到SAR的最低重要位元。逐次逼近暫存器區塊755提供參數TDC[N：0]至第一可編程延遲區塊711和第二可編程延遲區塊712，以設置期望輸出的適當延遲。倍頻器710和數位轉換器760的時脈週期的操作類似於上面結合第2-6圖所述的操作。
因此，如上面結合第7A和7B圖所述，倍頻器710和時脈週期至數位轉換器760接收輸入時脈訊號701，並提供具有兩倍時脈頻率的輸出時脈訊號729CLOCK_OUT2X作為輸入時脈訊號701。
第7C圖是示出根據本發明的一些實施例的第7A圖中的倍頻器720的示意圖。倍頻器720類似於第7A和7B圖中的倍頻器710，可編程延遲區塊Tdelay4由可編程延遲區塊Tdelay2取代。如第7A和7B圖所示，與時脈週期至數位轉換器760一起，倍頻器720接收輸入時脈訊號CLOCK_OUT2X，並提供具有四倍於時脈頻率的輸出時脈訊號CLOCK_OUT4X作為輸入時脈訊號701。
第7D圖是示出根據本發明的一些實施例的第7A圖中的倍頻器730的示意圖。倍頻器730類似於第7A圖中的倍頻器710，可編程延遲區塊Tdelay4由可編程延遲區塊Tdelay1替代。如第7A和7B圖所示，與時脈週期至數位轉換器760一起，倍頻器730接收輸入時脈訊號CLOCK_OUT4X，並提供具有八倍於時脈頻率的輸出時脈訊號CLOCK_OUT8X作為輸入時脈訊號701。
第8圖是示出根據本發明的一些實施例的可使用於第7A-7D圖中的電路區塊的可編程延遲區塊的示意圖。如第8圖所示，可編程延遲區塊810(Tdelay2)可以由串聯耦合的兩個可編程延遲區塊Tdelay1形成。上面結合第3圖描述了可編程延遲區塊Tdelay1的結構和功能。第8圖還示出了由兩個串聯耦合的兩個可編程延遲區塊Tdelay(1/2)形成的可編程延遲區塊820(Tdelay(i))。例如，Tdelay4可以由串聯耦合的兩個可編程延遲區塊Tdelay2形成。類似地，Tdelay8可以由串聯耦合的兩個可編程延遲區塊Tdelay4形成，並且Tdelay16可以由串聯耦合的兩個可編程延遲區塊Tdelay8形成。
可以擴展上述時脈乘頻電路以產生可以具有比輸入時脈訊號更高的頻率的輸出時脈訊號。時脈乘頻器可以包括以串聯方式耦合在一起的多個倍頻器。每個倍頻器耦合到時脈週期至數位轉換器，並且係用以提供具有作為輸入時脈的頻率的兩倍的輸出時脈。這些電路區塊中的可編程延遲區塊可以根據結合第7A-7D圖和第8圖描述的示例來佈置。
在上述一些實施例中，可編程延遲區塊係用以提供輸入時脈訊號的週期的1/4的延遲，其對於產生具有輸入時脈訊號訊號的頻率的兩倍、以及具有50%工作週期的輸出時脈訊號而言是有用的。在一些實施例中，輸入時脈訊號具有50%的工作週期。然而，本發明可用於提供具有不同需求的工作週期的時脈乘頻器。例如，可以根據目標工作週期來修改時間數位轉換器。在某些情況下，二分頻電路可以改為m分頻電路，其中m是整數。此外，可以修改可編程延遲區塊以提供輸入時脈訊號的週期的1/2、輸入時脈訊號的週期的1/8、輸入時脈訊號的週期的1/16等。在這些情況下，可以針對不同的應用方式改變時間數位轉換器中的單個延遲元件中的延遲時間。
儘管已經使用各種具體示例描述了本發明的實施例，但是應當理解，可以對本發明的範圍內的實施例進行數據修改。還應當理解，上述示例中的各種設備，電路或邏輯組件可以由本領域具有通常知識的技術人員以已知的等效替換組件代替。例如，在上述示例中使用諸如及閘、或閘、反相器或開關的組件的情況下，可以理解，這些邏輯元件可以分別在有兩個輸入訊號時提供"及"操作、有兩個輸入訊號時提供“或”操作，有一個輸入訊號時提供邏輯反相操作，或者有兩個或以上個輸入信號時提供切換或選擇操作。上述示例中的這些組件以及其他組件可以使用諸如MOS、CMOS或雙極裝置的各種半導體裝置來實現。
雖然以上是對本發明的具體實施方案的描述，但是不應將本說明書限於本發明的範圍。應當理解，本文所述的實施例和實施方案僅用於說明目的，並且可以根據其進行各種修改或改變。

Claims (24)

  1. 一種時脈倍頻電路，包括：一第一輸入節點，接收具有時脈頻率(Freq)和時脈週期(Tclock_in)的一輸入時脈訊號；一第一反相器，耦合到該第一輸入節點，提供一反時脈訊號；一第一可編程延遲區塊，耦合到該第一輸入節點，提供一延遲時脈訊號；一第二可編程延遲區塊，耦合到該第一反相器，提供一第一延遲反時脈訊號；一第一及閘，接收該延遲時脈訊號和該反時脈訊號，該第一及閘係用以輸出一第一脈衝訊號；一第二及閘，接收該輸入時脈訊號和該第一延遲反時脈訊號，該第二及閘係用以輸出一第二脈衝訊號；一或閘，接收該第一脈衝訊號和該第二脈衝訊號，該或閘係用以輸出一輸出時脈訊號；一二分頻電路，耦合到該輸入時脈訊號(A)，以提供具有1/2倍該時脈頻率(Freq)和2倍該時脈週期(Tclock_in)的一第二時脈訊號(K)；以及一時間數位轉換器，耦合到該二分頻電路；其中該第一可編程延遲區塊和該第二可編程延遲區塊中之每一個包括串聯耦合的N+1個延遲元件和N+1個開關，其中N是整數，其中該N+1個延遲元件中的該延遲元件#0、#1、#2、#3...及#N係用以分別提供20倍Td、21倍Td、22倍Td、23倍Td....及2N倍Td的一延遲時間，其中Td係定義為一預設延遲時間，並且每一個該N+1個延遲元件被N+1個控制位元B[N：0]中的相應的一個選擇，標記為B[0]、B[1]、B[2]、B[3]...及B[N]，其中B[0]是一最低重要位元，B[N]是一最高重要位元；其中該時間數位轉換器係用以透過逐次逼近來確定該控制位元B[N：0]的值，使得該第一可編程延遲區塊和該第二可編程延遲區塊的該延遲時間等於該時脈週期(Tclock_in)的1/4，以達到Td的精確度。
  2. 根據申請專利範圍第1項所述的時脈倍頻電路，其中該時間數位轉換器包括：一第二輸入節點，用以接收該第二時脈訊號(K)；一第二反相器，耦合到該第二輸入節點，以提供一第二反時脈訊號；一可編程延遲區塊，其中：該可編程延遲區塊包括編號為#0、#1、#2、#3...及#N的該N+1個延遲元件，其中N是整數；其中該延遲元件#0、#1、#2、#3...及#N係用以分別提供20x4倍Td、21x4倍Td、22x4倍Td、23x4倍Td...2Nx4倍Td的該延遲時間；以及一逐次逼近式暫存器，耦合到該可編程延遲區塊，該逐次逼近式暫存器包括該N+1個控制位元，分別標記為B[0]、B[1]、B[2]、B[3]...B[N]；其中每一個該N+1個延遲元件由該逐次逼近式暫存器的相對應位元B[0]、B[1]、B[2]、B[3]...B[N]選擇，其中B[0]是該逐次逼近式暫存器的該最低重要位元，B[N]是該逐次逼近式暫存器的該最高重要位元；其中該逐次逼近式暫存器係用以透過逐次逼近來調整該逐次逼近式暫存器中的該控制位元，以將該可編程延遲區塊的該延遲時間與該輸入脈衝訊號的時脈週期(Tclock_in)匹配到該逐次逼近式暫存器的該最低重要位元。
  3. 根據申請專利範圍第2項所述的時脈倍頻電路，其中該時間數位轉換器係用以：清除該逐次逼近式暫存器中的所有位元；選擇該逐次逼近式暫存器中該最高重要位元，並定義為一所選位元；透過以下操作，確定該所選位元的值；將該所選位元設定為邏輯值“1”；確定該可編程延遲區塊中的該延遲時間是否大於該第二時脈訊號(K)的該時脈週期；如果該延遲時間高於該第二時脈訊號(K)的該時脈週期，則將該所選位元設定為邏輯值“0”；如果該延遲時間不高於該第二時脈訊號(K)的該時脈週期，則將該所選位元保持邏輯值“1”；以及確定下一個重要位元的值，直到該逐次逼近式暫存器中的所有位元被處理。
  4. 根據申請專利範圍第1項所述的時脈倍頻電路，其中該預設延遲時間Td由包括兩個該第一反相器的一單個延遲單元提供。
  5. 根據申請專利範圍第1項所述的時脈倍頻電路，其中該第一可編程延遲區塊和該第二可編程延遲區塊中之每一個還包括該N+1個開關，每一個該N+1個開關耦合到該N+1個延遲元件中相對應的一個，其中每一個該N+1個開關由在該逐次逼近式暫存器中的相對應控制位元控制。
  6. 根據申請專利範圍第1項所述的時脈倍頻電路，更包括提供具有2倍該時脈頻率(Freq)的時脈頻率的該輸出時脈訊號的一輸出端。
  7. 根據申請專利範圍第1項所述的時脈倍頻電路，更包括提供工作週期為50%的該輸出時脈訊號的一輸出端。
  8. 根據申請專利範圍第1項所述的時脈倍頻電路，更包括一輸出端，提供具有工作週期為50%的該輸出時脈訊號到該逐次逼近式暫存器的該最低重要位元。
  9. 一種數位脈衝產生電路，包括：一脈衝產生器，接收一輸入節點，該輸入節點接收具有時脈頻率(Freq)和時脈週期(Tclock_in)的一輸入時脈訊號，其中該脈衝產生器包括具有複數個控制位元的一可編程延遲區塊，提供該輸入時脈訊號的一預設分數的一延遲時間；以及一逐次逼近式暫存器，確定該複數個控制位元的值。
  10. 根據申請專利範圍第9項所述的數位脈衝產生電路，其中該脈衝產生器包含：一反相器，耦合到該輸入節點，提供一反時脈訊號；一第一可編程延遲區塊，耦合到該輸入節點，提供一延遲時脈訊號；一第二可編程延遲區塊，耦合到該反相器，提供一第一延遲反時脈訊號；一第一及閘，接收該延遲時脈訊號和該反時脈訊號，該第一及閘係用以輸出一第一脈衝訊號；一第二及閘，接收該輸入時脈訊號和該第一延遲反時脈訊號，該第二及閘係用以輸出一第二脈衝訊號；以及一或閘，接收該第一脈衝訊號和該第二脈衝訊號，該或閘係用以輸出一輸出時脈訊號；其中該第一可編程延遲區塊和該第二可編程延遲區塊中之每一個包括N+1個延遲元件，以及係用以控制該N+1個延遲元件的N+1個該控制位元，其中N是整數；其中，該N+1個控制位元係用以使該可編程延遲區塊的該延遲時間與該時脈週期(Tclock_in)的一預設分數相匹配。
  11. 根據申請專利範圍第10項所述的數位脈衝產生電路，更包括一時間數位轉換器，其中該時間數位轉換器係用以透過逐次逼近來確定該N+1個控制位元的值，使得該第一可編程延遲區塊和該第二可編程延遲區塊的該延遲時間等於該輸入時脈週期(Tclock_in)的該預設分數。
  12. 一種時脈乘頻電路，包括串聯耦合的兩個或更多個時脈倍頻器，其中每一個該時脈倍頻器包括：一輸入節點，接收具有時脈頻率(Freq)和時脈週期(Tclock)的一輸入時脈訊號；一反相器，耦合到該輸入節點，提供一反時脈訊號；一第一可編程延遲區塊，耦合到該輸入節點，提供一延遲時脈訊號；一第二可編程延遲區塊，耦合到該反相器，提供一第一延遲反時脈訊號；一第一及閘，接收該延遲時脈訊號和該反時脈訊號，該第一及閘係用以輸出一第一脈衝訊號；一第二及閘，接收該輸入時脈訊號和該第一延遲反時脈訊號，該第二及閘係用以輸出一第二脈衝訊號；以及一或閘，接收該第一脈衝訊號和該第二脈衝訊號，該或閘係用以輸出一輸出時脈訊號；其中該第一可編程延遲區塊和該第二可編程延遲區塊中之每一個包括N+1個延遲元件，及係用以控制該N+1個延遲元件的N+1個控制位元，其中N是整數；其中該時脈倍頻器還包括一時間數位轉換器，係用以透過逐次逼近來確定該N+1個控制位元的值，使得該第一可編程延遲區塊和該第二可編程延遲區塊的一延遲時間等於該輸入時脈週期(Tclock_in)在該N+1個控制位元的一最低重要位元的精確度內。
  13. 根據申請專利範圍第12項所述的時脈乘頻電路，其中該第一可編程延遲區塊和該第二可編程延遲區塊中該N+1個延遲元件中的每一個該延遲元件#0、#1、#2、#3...及#N係用以分別提供20倍Td、21倍Td、22倍Td、23倍Td、...及2N倍Td的該延遲時間，其中Td是一預設延遲時間，並且每一個該N+1個延遲元件被該N+1個控制位元B[N：0]中的相應一個選擇，並標記為B[0]、B[1]、B[2]、B[3]...B[N]，其中B[0]是該最低重要位元，B[N]是一最高重要位元。
  14. 根據申請專利範圍第12項所述的時脈乘頻電路，其中該第一可編程延遲區塊和該第二可編程延遲區塊中之每一個還包括N+1個開關，每一個該N+1個開關耦合到該N+1個延遲元件中的相對應的一個，其中每一個該N+1個開關由該N+1個控制位元中的相對應控制位元控制。
  15. 一種時間數位轉換器，包括：一輸入節點，接收具有週期T的一第二時脈訊號；一反相器，耦合到該輸入節點，提供一反時脈訊號；一可編程延遲區塊，其中：該可編程延遲區塊包括N+1個延遲元件，編號為#0、#1、#2、#3的...及#N，其中N是整數；其中該延遲元件#0、#1、#2、#3...及#N係用以分別提供20倍Td、21倍Td、22倍Td、23倍Td...及2N倍Td的一延遲時間，其中Td是一預設延遲時間；以及一逐次逼近式暫存器，耦合到該可編程延遲區塊，該逐次逼近式暫存器包括N+1個位元，分別並標記為B[0]、B[1]、B[2]、B[3]...B[N]；其中每一個該N+1個延遲元件由該逐次逼近式暫存器的B[0]、B[1]、B[2]、B[3]...B[N]中的相對應位元選擇，其中B[0]是該逐次逼近式暫存器的一最低重要位元，B[N]是該逐次逼近式暫存器的一最高重要位元；其中該逐次逼近式暫存器係用以透過逐次逼近來調整該逐次逼近式暫存器中的該位元，以將該可編程延遲區塊的該延遲時間與該第二時脈訊號的週期T匹配到該逐次逼近式暫存器的該最低重要位元。
  16. 根據申請專利範圍第15項所述的時間數位轉換器，其中該時間數位轉換器係用以：清除該逐次逼近式暫存器中的所有位元；選擇該逐次逼近式暫存器中該最高重要位元，並定義為一所選位元；透過以下操作確定該所選位元的值：將該所選位元設定為邏輯值“1”；確定該可編程延遲區塊中的該延遲時間是否大於該第二時脈訊號的週期；如果該延遲時間高於該第二時脈訊號的週期，則將該所選位元設定為邏輯值“0”；如果該延遲時間不高於該第二時脈訊號的週期，則將該所選位元保持邏輯值“1”；以及確定下一個重要位元的值，直到該逐次逼近式暫存器中的所有位元被處理。
  17. 根據申請專利範圍第15項所述的時間數位轉換器，還包括N+1個開關，每一個該N+1個開關分別耦合到該N+1個延遲元件中的相對應的一個，其中每一個該N+1個開關由該逐次逼近式暫存器中的相對應位元控制。
  18. 根據申請專利範圍第15項所述的時間數位轉換器，其中該預設延遲時間Td係由包括兩個反相器的一單個延遲單元提供。
  19. 根據申請專利範圍第15項所述的時間數位轉換器，其中該可編程延遲區塊中的該延遲元件#0包括一單個延遲單元，該單個延遲單元係用以提供該預設延遲時間Td。
  20. 根據申請專利範圍第19項所述的時間數位轉換器，其中該可編程延遲區塊中的該延遲元件#1包括一雙倍延遲單元，該雙倍延遲單元包括串聯耦合的兩個該單個延遲單元，該單個延遲單元係用以提供該預設延遲時間Td。
  21. 根據申請專利範圍第20項所述的時間數位轉換器，其中該可編程延遲區塊中的該延遲元件#2包括一四倍延遲單元，該四倍延遲單元包含串聯耦合的兩個該雙倍延遲單元。
  22. 根據申請專利範圍第21項所述的時間數位轉換器，其中該可編程延遲區塊中的該延遲元件#M包括一M倍延遲單元，該M倍延遲單元包含串聯耦合的兩個M/2倍延遲單元。
  23. 一種時間數位轉換器，包括：一可編程延遲區塊，其中該可編程延遲區塊包括編號為#0、#1、#2、#3...及#N的N+1個延遲元件，其中N是整數；以及一逐次逼近式暫存器，耦合到該可編程延遲區塊，該逐次逼近式暫存器包括N+1個位元，分別標記為B[0]、B[1]、B[2]、B[3]...及B[N]；其中每一個該N+1個延遲元件由該逐次逼近式暫存器的B[0]、B[1]、B[2]、B[3]...B[N]中的相對應位元選擇，其中B[0]是該逐次逼近式暫存器的一最低重要位元，B[N]是該逐次逼近式暫存器的一最高重要位元；其中該時間數位轉換器係用以透過逐次逼近來調整該逐次逼近式暫存器中的該位元以將該可編程延遲區塊的一延遲時間與一輸入脈衝訊號的寬度匹配到該逐次逼近式暫存器的該最低重要位元。
  24. 根據申請專利範圍第23項所述的時間數位轉換器，其中該延遲元件#0、#1、#2、#3...及#N係用以分別提供20倍Td、21倍Td、22倍Td、23倍Td...及2N倍Td的該延遲時間，其中Td係定義為一預設延遲時間。
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