JPH04125861A - Ｆｄｄデータセパレータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、ＦＤＤ　（フロッピーディスク装Ｎ）から
のリードデータ信号をデータパルスとクロックパルスに
分離するウィンドウ信号を発生するＦＤＤ用データセパ
レータに関する。

［従来の技術］ 一般に、ＦＤＣ（フロッヒーティスクコントローラ）で
はＦＤＤから送られて来るＭＦＭ記録方式のリードデー
タ信号をクロックパルスとデータパルスに分離する為に
、リードデータ信号の周波数変化に追従するウィンドウ
信号を発生するＦＤＤ用データセパレータを必要とする
。

このデータセパレータは一般にアナログＶＦＯ（可変周
波数発生器）を用いてウィンドウ信号を発生させるが、
このア一フグＶＦＯデータセパレータは、温度によって
フィルタ特性が変わるなどの外部環境の＃！を受は易く
、外付は部品（抵抗、コンデンサ）を必要とする等の欠
点があった。

そこで、近年、論理回路のみで構成したデジタルＶＦＯ
データセパレータが知られている。

この種のデータセパレータは第９図に示す如く１位相比
較回路ｌ、バイアス発生回路２、デジタルＶＦＯ３、デ
ータセパレート回路４を有し、リードデータ信号の周波
数変化に追従するウィンドウ信号を発生させる為に、位
相比較回路１は第１θ図に示す如くウィンドや信号の半
周期の中心と、リードデータ信号との位相差を検出し、
この位相差でバイアス発生回路２のバイアス値を変化さ
せ、このバイアス値をもってデジタルＶＦＯ３の発振周
波数を制御し、このデジタルＶＦＯ３の出力をウィンド
ウ信号として位相比較回路ｌにフィードバックするＰＬ
Ｌｍ成となっている。

このように構成されたデータセパレータにおいては、デ
ジタルＶＦＯ３の発振周波数を制御することより、リー
トデータ信号にロック（同期）した正確なウィンドウ信
号が得られる。なお、デジタルＶＦＯ３はウィンドウ信
号に同期し、その局周期の信号（位相比較用信号）を発
生させる必要があり（第１０図参照）、この位相比較用
信号をバイアス値によって得られればその２分周信号を
もってウィンドウ信号とすればよい。

第１１図はデジタルＶＦＯ３のブロック構成図で、デジ
タルＶＦＯ３はロード付きカウンタ３１．２ビットバイ
ナリカウンタ３−２を有し、ロード付きカウンタ３〜１
はバイナリダウンカウンタで、１６ＭＨｚの基本クロッ
ク信号ＣＬＯＣＫを計数し、その値が「０」となる毎に
アクティブロウの信号（カウンタ出力）ＢＯを２ビー／
　トパイナリカウンタ３−２に与えると共に、自己にロ
ード信号−「）として帰還させる。この場合ロード付き
カウンタ３−１はロード信号ＬＯに同期して５ビツトの
バイアス値ＢＩＴＯ−ＢＩＴ４をロードする。２ビット
バイナリカウンタ３−２はロード付きカウンタ３−１か
らの信号ＢＯを計数することによりウィンドウ信号ＷＩ
　ＮＤＯＷおよびその半周期の位相比較用信号ＷＭＩＤ
を出力する。なお、ウィンドウ信号ＷＩＮＤＯＷの基準
周期は４ｕｓ　（基本クロック信号ＣＬＯＣＫの６４分
周）である。

このように構成されたデジタルＶＦＯ３は第１２図およ
び第１３図に示す如く動作する。

第１２図はバイアス値ＢＩＴＯ〜ＢＩＴ４の出力タイミ
ングを示し、通常ＭＦＭ記録方式のリードデータ信号と
ウィンドウ信号ＷＩＮＤＯＷとの位相比較は最高でもウ
ィンドウ信号の１周期に１回なので、バイアス値もウィ
ンドウ信号の１周期に１回の割り合いで送られて来る。

第１３図は入力されたバイアス値からウィンドウ信号の
周期が変化する様子を示している。

ここで、ロード付きカウンタ３−１はその値がｒｏｏ）
ＩＪ　　（１６進表現、以下同じ）の時に出カスる信号
ｉ万によってバイアス値をロードするが、この場合、５
ビツトの／（イアス値がｒＯＦＨ」のとぎにそれをロー
ドすると、カウンタ値は基本クロック信号ＣＬＯＣＫの
１周期毎にｒＯＦＨ」、「ＯＥＨ」、・・・・・・ｒｏ
ｌＨＪ、ｒｏＯＨＪの如く変化し、ロード付きカウンタ
３−１は１６進カウンタとして動作する（第１０図参照
）。

ここで、バイアス値ｒＯＦＨＪの時、基準周期（基本ク
ロック信号に換算すると６４クロツク）のウィンドウ信
号を発生するが、この場合のカウンタ周期は１６クロツ
クで、ウィンドウ信号のｈ周期、位相比較用信号の局周
期に相当し、この値がカウンタ基準周期となる。

しかして、バイアス値がｒＯＦＨＪに対してｒ−１（Ｏ
ＥＨ）Ｊ、ｒ−２（ＯＤＨ）Ｊ、ｒ＋　１　（１０）１
）　Ｊ、ｒ＋２　（１１Ｈ）Ｊされた場合には、カウン
タ周期は第１３図Ｂ、Ｃ，Ｄ、Ｅの如く変化する。

即ち、バイアス値ｒＯＥＨＪの場合、カウンタ周期はそ
の基準周期に対して基本クロック信号の１周期分掛なく
なり、また、バイアス値がｒＯＤＨ」の場合、カウンタ
周期はその基準周期に対して基本クロック信号の２周期
分掛なくなる。

方、バイアス値がｒｌｏ）ＩＪの場合、カウンタ周期は
１周期分多くなり、またｒｌｌＨＪの場合カウンタ周期
は２周期分多くなる。

このようにデジタルＶＦＯ３に入力されるバイアス値が
変化すると、カウンタ周期がその基準周期に対して伸び
縮みし、それに伴ってウィンドウ信号および位相比較用
信号の周期が変化する為、リードデータ信号の周波数変
動に対してウィンドウ信号や位相比較用信号が追従する
ようになる。

［発明が解決しようとする課題１ ところで、この種のデータセパレータにおいてバイアス
値は、ウィンドウ信号の１周期に１回の割り合いで送ら
れて来る為、同じバイアス値がウィンドウ信号の１／４
周期毎にロード付Ｓカウンタ３−１にロードされる。し
たがって、第１４図に示す如く、例えばバイアス値がそ
の基準値ｒＯＦＨ」に対して＋１ｒｌＯ）（Ｊされた場
合、カウンタ周期はウィンドウ信号の属周期毎にその基
準周期に対して夫々「＋ｌ」される結果、ウィンドウ信
号は、周期全体として４クロック分周期が増加したもの
となる。

また、バイアス値がその基準値に対して一２ｒＯＤＨＪ
された場合、カウンタ周期はウィンドウ信号の１／４周
期毎にその基準周期に対して夫々「−２」される結果、
ウィンドウ信号は１周期全体として８クロック分周期が
減少したものとなる。

この為、ウィンドウ信号は最高でも基本クロック信号の
４クロック分の精度でしかその周期を増減することがで
きないという欠点があった。

この原因は、ウィンドウ信号の１周期に１回の割り合い
で送られて来るバイアス値をそのままカウンタにロード
することに起因する。

してみれば、デジタルＶＦＯに入力された入力値（バイ
アス値）からカウンタにロードされるロード値をウィン
ドウ信号の１／４周期毎に生成できれば、入力値がウィ
ンドウ信号の１周期に１回の割り合いで送られて来ても
ウィンドウ信号の周期を基本クロック信号の１周期の精
度で制御可能となることは明らかである。

この発明の課題は、デジタルＶＦＯに入力された入力値
からカウンタにロードされるロード値をウィンドウ信号
の１／４周期毎に生成できるようにすることである。

［課題を解決するための手段］ この発明の手段は次の通りである。

（１）、デジタルＶＦＯはＦＤＤからのり−Ｆデータ信
号をデータパルスとクロックパルスに分離する為のウィ
ンドウ信号を発生するもので、基本クロック信号を計数
するカウンタ（ロード付きバイナリカウンタ）と、ウィ
ンドウ信号の１周期に１回の割り合いで送られて来る入
力値（バイアス値）に基づいて前記カウンタヘロードさ
れるロード値をウィンドウ信号の１／４周期毎に発生す
るデータ発生器とを有する。

（２）、位相比較回路はリードデータ信号とウィンドウ
信号との位相差を比較する。

（３）、制御回路は位相比較回路の出力結果からデジタ
ルＶＦＯに入力される入力値を変化させることによりデ
ジタルＶＦＯから出力されるウィンドウ信号の発振周波
数を制御する。

［作　用］ この発明の手段の作用は次の通りである。

位相比較回路はリードデータ信号とウィンドウ信号との
位相差をウィンドウ信号の１周期毎に比較する。

すると、制御回路は位相比較回路の出力結果から前記デ
ジタルＶＦＯに入力される入力値を変化させる。

ここで、デジタルＶＦＯにおいて、カウンタは基本クロ
ック信号を計数し、また、データ発生器はウィンドウ信
号の１周期に１回の割り合いで送られて来る入力値から
カウンタヘロードされるロード値をウィンドウ信号のハ
周期毎に発生する。

したがって、デジタルＶＦＯに入力された入力値からカ
ウンタにロードされるロート値をウィユ／ト９信号の１
／４周期毎に生成することができる。

［実施例］ 以下、第１図〜第８図を参照して一実施例を説明する。

第１図はＦＤＤ用データセパレータを構成するデジタル
ＶＦＯのブロック構成図である。なお本実施例のＦＤＤ
用データセパレータにおいても第９図に示す如く位相比
較回路ｌ、バイアス発生回路２、デジタルＶＦＯ３、デ
ータセパレート回路４を有する構成となっている。この
場合、位相比較回路ｌ、バイアス発生回路２、データセ
パレート回路４は第９図と同様に構成されている為、そ
の説明を省略するが、デジタルＶＦＯ３は第１１図と相
違し、第１図に示す如く構成されている。

即ち、本実施例のデジタルＶＦＯ３はロード付きカウン
タ３−１１．２ビットバイナリカウンタ３−１２の他に
論理回路３−１３を有する。ここでロード付きカウンタ
３−１１は第１１図と同様にｎ段のバイナリダウンカウ
ンタで、１６ＭＨ２の基本クロー、り信号ＣＬＫを計数
する２ｎ進のカウント動作を繰り返し、その値がｒｏｏ
ＨＪとなる毎にアクティブロウの信号ＢＯを２ビットバ
イナリカウンタ３−１２に与えると共に自己にロード信
号ＬＯとして帰還させる。この場合、ロード付Ｓカウン
タ３−１１はａ−ド信号ＬＯに同期して５ビツトのデー
タＤＯ〜Ｄ４をロードする。

２ビットバイナリカウンタ３−１２はロード付きカウン
タ３−１１からの信号１万を計数することによりウィン
ドウ信号ＷＩＮＤＯＷおよびその半周期の位相比較用信
号ＷＭ［Ｄを出力する。

なお、本実施例においてもウィンド−７＠号ＷＩＮＤＯ
Ｗの基準周期は４ｕｓ（基本クロック信号ＣＬＫの６４
分周）である、しかして、２ビットバイナリカウンタ３
−１２から出力されたウィンドウ信号ＷＩＮＤＯＷおよ
び位相比較用信号ＷＭＩＤは論理回路３−１３に与えら
れる。

論理回路３−１３はバイアス発生回路２から５ピントの
バイアス値ＢＩＴＯ−ＢＩＴ４と共に２ビットバイナリ
カウンタ３−１２からウィンドウ信号ＷＩＮＤＯＷおよ
び位相比較用信号ＷＭＩＤが入力され、ウィンドウ信号
ＷＩＮＤＯＷの１周期に１回の割り合いで送られて来る
バイアス値ＢＩＴＯ−ＢＩＴ４からロード付きカウンタ
３−１１ヘロードされるロード値ＬＤＯ〜ＬＤ４をウィ
ンドウ信号ＷＩＮＤＯＷの１／４周期毎に生成してロー
ド付きカウンタ３−１１に与え、ロード付きカウンタ３
−１１のカウンタ値を変化させる。

次に、本実施例の動作を第２図〜第８図を参照して説明
する。

第２図はバイアス値の基準値に対する変化量とそのビッ
ト出力との対応関係を示し、バイアス値がその基準値に
対して「ｌ」からｒ１５Ｊまでの範囲内においてプラス
「１」ずつあるいはマイナスｒｌＪずつ変化した場合に
おけるバイアス値のビット出力を示している。ここで、
バイアス値の変化量「±０」がその基準値となり、その
ビット出力ＢＩＴＯ−ＢＩＴ４はｒｌｌｉＩＯ（ＯＦＨ
）Ｊとなり、変化量「＋ｌ」に対応するビー、ト出力Ｂ
ＩＴＯ−ＢＩＴ４４ｆ　ｒｌｏｏｏｏ　（１０Ｈ）」と
なり、変化量「−１」に対応するビット出力ＢＩＴＯ〜
ＢＩＴ４はｒｏｌｌｌｏ（ＯＥＨ）Ｊとなる。

第３図はバイアス値に対するロードデータ値の出力タイ
ミングを示している。

ここで、バイアス値はウィンドウ信号ＷＩＮＤＯＷの１
周期に１回の割り合いで送られて来る為、論理回路３−
１３に入力されたバイアス値ｒＸＪはウィンドウ信号１
周期の量変化せずにそのままの値となり、論理回路３−
１３はこのバイアス値「ｘ」からウィンドウ信号の１／
４周期毎にロードデータ値を発生出力する。なお、図中
Ａ、Ｂ、Ｃ，Ｄはウィンドウ信号ＷＩＮＤＯＷの１周期
内におけるロードデータ値の出力タイミングを示し、出
力タイミングＡはウィンドウ信号ＷＸＮＤＯＮおよび位
相比較用信号ＷＭＩＤが共にローレベルの時、出力タイ
ミングＢはウィンドウ信号ＷＩ　ＮＤＯＷがローレベル
、位相比較用信号ＷＭＩＤがハイレベルの時、出力タイ
ミングＣはウィンドウ信号ＷＩ　ＮＤＯＷがハイレベル
、位相比較用信号ＷＭＩＤがローレベルの時、出力タイ
ミングＤはウィンドウ信号ＷＩＮＤＯＷおよび位相比較
用信号ＷＭＩＤが夫々ハイレベルの時である。

第４図および第５図はバイアス値「ｘ」と出力タイミン
グＡ、Ｂ、Ｃ，Ｄ毎のロートデータ値との対応関係を示
し、第４図はバイアス値の変化量がマイナスの場合（ｒ
−０１Ｊ、ｒ−０２Ｊ、ｒ−０３Ｊ・・・・・・ｒ−１
５Ｊ）、第５図はバイアス値の変化量がプラスの場合（
「±ＯＯＪ、「＋Ｏ１」、ｒ＋０２Ｊ・・・・・・ｒ＋
　ｔ　５Ｊ　）である、ここで、論理回路３〜１３はウ
ィンドウ信号ＷＩ　ＮＤＯＷのハ周期毎にロードデータ
値を出力する際、ウィンドウ信号ＷＩＮＤＯＷおよび位
相比較用信号ＷＭＩＤのデユーティ比が略５０％をを保
つ最良の状態となる様に、出力タイミングＡ、Ｂ、Ｃ，
Ｄ毎のロートデータ値を変化させる。

例えば、バイアス値の変化量が「＋２」の場合、そのバ
イアス値をそのままロードデータ値とせずにその値をｒ
ｌＪずつ分けると共に、出方タイミングＡでｒ＋ＩＪ、
出力タイミングＣでｒ＋ＩＪＬ、他の出力タイミングＢ
、Ｄでは「＋０」とする、また、バイアス値の変化量が
ｒ＋　１０Ｊの場合も同様でその値をそのままロードデ
ータ値とせずに、出力タイミングＡでｒ＋３Ｊ、出力タ
イミングＢで「＋２」、出力タイミングＣでｒ＋３Ｊ　
、出力タイミングＤで「＋２」とする。

なお、第４図および第５図に示すロードデータ値は第６
図に示す様なビット内容と対応している。即ち、ロード
データ値「＋０」のビット出力ＬＤＯ〜ＬＤ４はｒｌ　
１１１０　（ＯＦＨ）Ｊに対応し、また、ロードデータ
値ｒ＋１」のビット出力ＬＤＯ〜ＬＤ４はｒｌｏｏｏｏ
　（ＩＯＨ）Ｊ、ロードデータ値「−１」のビット出力
ＬＤＯ〜ＬＤ４はｒｏｌｌｌｏ　（ＯＥＨ）Ｊに対応し
ている。

なお、第７図および第８ｒｇＪは論理回路３−１３の真
理値表で、第７図は出力タイミングＡ、Ｈに対応し、第
８図は出方タイミングｃ、Ｄに対応している。ここで、
００−０６は論理回路３−１３の人力ビット、ＬＤＯ−
ＬＤ４は出力ビツトを示り、　入ｊＪヒｙ　トＤ　Ｏ−
Ｄ　４は対応する／ヘイアス値ＢＩＴＯ〜ＢＩＴ４のビ
ット内容、入力ビー２トＤ５は位相比較用信号ＷＭＩＤ
の出力内容、入力ビツトＤ６はウィンドウ信号ＷＩＮＤ
ＯＷの出力内容である。そして、論理回路３−１３は入
力ビットＤＯ〜Ｄ６に応じて第７図、第８図に示す様に
ロードデータ値ＬＤＯ−ＬＤ４を出力する。

このようにウィンドウ信号ＷＩ　ＮＤＯＷの１周期に１
回の割り合いで送られて来るバイアス値から生成される
ロードデータ値はウィンドウ信号ＷＩ　ＮＤＯＷや位相
比較用信号ＷＭＩＤのデユーティ比が略５０％となる様
にウィンドウ信号ＷＩＮＤＯＷの１／４周期毎に変化さ
せることができるので、ウィンドウ信号ＷＩＮＤＯＷや
位相比較用信号ＷＭＩＤのデユーティ比略５０％を保ち
ながら、バイアス値の変化量「±ｌ」に対してウィンド
ウ信号ＷＩＮＤＯＷの周期を基本クロック信号ＣＬＫの
１周期の精度で変化させることができる。

なお、論理回路３−１３はＲＯＭ等のメモリであっても
よい。

［発明の効果］ この発明は、デジタルＶＦＯに入力された入力値からカ
ウンタにロードされるロード値をウィンドウ＠号の１／
４周期毎に生成することができるので、入力値がウィン
ドウ信号の１周期に１回の割り合いで送られて来てもウ
ィンドウ信号の周期を基本タロツク信号の１周期の精度
で制御可能となり、従来に比べ、良り細かな周波数制御
を行うことができる。

【図面の簡単な説明】

第１図〜第８図は実施例を示し、第１図はＦＤＤ用デー
タセパレータを構成するデジタルＶＦＯのブロック構成
図、第２図はデジタルＶＦＯに入力されるバイアス値の
基準値に対する変化量とビット出力との対応関係を示し
た図、第３図はバイアス値に対応するロードデータ値の
出方タイミングを示した図、第４図および第５図はバイ
アス値と出力タイミング毎のロードデータ値との対応関
係を示した表で、第４図はバイアス値の変化量がプラス
の場合、第５図はマイナスの場合の対応表、第６図はロ
ードデータ値とそのビット出力との対応関係を示した図
、第７図および第８図は論理回路３−１３の真理値表を
示した図、第９図〜第１４図は従来例を示し、第９図は
デジタルＶＦＯを使用したＦＤＤ用データセパレータの
ブロック構成図、第１Ｏ図は位相差と位相比較用信号を
説明する為の図、第１１図はデジタルＶＦＯのブロック
構成図、第１２図はバイアス値の出力タイミングを示し
た図、第１３図は入力されたバイアス値からウィンドウ
信号の同期が変化する様子水した図、第１４図はロード
付きカウンタの変化に対する位相比較用信号およびウィ
ンドウ信号の変化を示した図である。 ｌ・・・・・・位相比較回路、２・・・・・・バイアス
発生回路、３・・・・・・デジタルＶＦＯ５３−１１・
・・・・・ロート付きカウンタ、３−１２・・・・・・
２ビツトバイナリカウンタ、３−１３・・・・・・論理
回路、４・・・・・・データセパレート回路。 特 許 出 願 人 カシオ計算機株式会社

Claims (1)

1. 【特許請求の範囲】 　ＦＤＤからのリードデータ信号をデータパルスとクロ
   ックパルスに分離する為のウィンドウ信号を発生するデ
   ジタルＶＦＯと、 前記リードデータ信号とウィンドウ信号との位相差を比
   較する位相比較回路と、 この位相比較回路の出力結果から前記デジタルＶＦＯに
   入力される入力値を変化させることによりデジタルＶＦ
   Ｏから出力されるウィンドウ信号の発振周波数を制御す
   る制御回路と、 を具備し、前記デジタルＶＦＯは基本クロック信号を計
   数するカウンタと、ウィンドウ信号の１周期に１回の割
   り合いで送られて来る前記入力値に基づいて前記カウン
   タへロードされるロード値をウィンドウ信号の１／４周
   期毎に発生するデータ発生器とを有することを特徴とす
   るＦＤＤデータセパレータ。