JPS62146036A - クロツク非同期検出回路 - Google Patents
クロツク非同期検出回路Info
- Publication number
- JPS62146036A JPS62146036A JP60288746A JP28874685A JPS62146036A JP S62146036 A JPS62146036 A JP S62146036A JP 60288746 A JP60288746 A JP 60288746A JP 28874685 A JP28874685 A JP 28874685A JP S62146036 A JPS62146036 A JP S62146036A
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- JP
- Japan
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- clock
- circuit
- input
- signal
- phase
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- Granted
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- Manipulation Of Pulses (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は時分割多垂化方式の速度変換回路におけるクロ
ック非同期検出回路に関するものである０従来技術 第３図は従来のクロ、り非同期検出回路及び８ビツトメ
モリを有する受信側速度変換回路のブロック図例である
。ここで言う速度変換のメモリーは一搬には２ビット以
上であるがここでは説明の便宜上８ビツトとしており、
同様に便宜上受信側としている。第４図は第３図に示す
ブロック図における第１及び第２の位相比較回路の入力
信号を示すタイムチャートである。
ック非同期検出回路に関するものである０従来技術 第３図は従来のクロ、り非同期検出回路及び８ビツトメ
モリを有する受信側速度変換回路のブロック図例である
。ここで言う速度変換のメモリーは一搬には２ビット以
上であるがここでは説明の便宜上８ビツトとしており、
同様に便宜上受信側としている。第４図は第３図に示す
ブロック図における第１及び第２の位相比較回路の入力
信号を示すタイムチャートである。
ゲート回路１００は、一定の規則により送出されたクロ
ック余止信号８の制御によシ人カクロック発生回路１０
１ｔＩ′ｉ前記倍号ｌＯを８分周して８つの異なる位相
を持つ書き込みクロック１１−１〜８を出力する。読み
出しクロック発生回路１０３は入力クロック１２を８分
周して８つの異なる位相を持つ読み出しクロック１３−
１〜８を出力する。第１の位相比較回路１０４は８ビツ
トメモリ１０２のある特定のメモリの薔き込みクロック
１１−１と読み出しクロック１３−１の位相関係が安定
点の中心において第４図（ａ−１）、（ａ−２）の如き
関係になる様、前記読み出しクロック発生回路１０３の
入力クロック１２を制御する。
ック余止信号８の制御によシ人カクロック発生回路１０
１ｔＩ′ｉ前記倍号ｌＯを８分周して８つの異なる位相
を持つ書き込みクロック１１−１〜８を出力する。読み
出しクロック発生回路１０３は入力クロック１２を８分
周して８つの異なる位相を持つ読み出しクロック１３−
１〜８を出力する。第１の位相比較回路１０４は８ビツ
トメモリ１０２のある特定のメモリの薔き込みクロック
１１−１と読み出しクロック１３−１の位相関係が安定
点の中心において第４図（ａ−１）、（ａ−２）の如き
関係になる様、前記読み出しクロック発生回路１０３の
入力クロック１２を制御する。
つまシ、第１の位相比較回路１０４の出力信号１４は電
圧制御発振器１０７の制御信号となる。前記電圧制御発
振器１０７の出力端子は前記読み出しクロック発生回路
の入力端子に接続される。ここで第４図（ａ−ｘ）、（
ａ−２）、（ｂ−１）−（ｂ−２）は第１の位相比較回
路入力信号（ａ−１）と（ａ−２）及び耐２の位相比較
回路の入力信号（ｂ−１）と（ｂ−２）であり、それぞ
れ書き込みクロック１ｚ−１，読み出しクロック１３−
１，４き込みクロック１１−７及び読み出しクロック１
３−１が安定点の中心にあ粘ときの位相関係を示してい
る。速度変換回路における書き込みクロックと読み出し
クロックとの位札関係には、たとえばスタッフ同期回路
の場合、最大でプラスマイナス２ビツトのゆらぎが存在
する。第２の位相比較回路１０５はフリップフロップで
構成されておシクロツク非同期検出のための回路である
。
圧制御発振器１０７の制御信号となる。前記電圧制御発
振器１０７の出力端子は前記読み出しクロック発生回路
の入力端子に接続される。ここで第４図（ａ−ｘ）、（
ａ−２）、（ｂ−１）−（ｂ−２）は第１の位相比較回
路入力信号（ａ−１）と（ａ−２）及び耐２の位相比較
回路の入力信号（ｂ−１）と（ｂ−２）であり、それぞ
れ書き込みクロック１ｚ−１，読み出しクロック１３−
１，４き込みクロック１１−７及び読み出しクロック１
３−１が安定点の中心にあ粘ときの位相関係を示してい
る。速度変換回路における書き込みクロックと読み出し
クロックとの位札関係には、たとえばスタッフ同期回路
の場合、最大でプラスマイナス２ビツトのゆらぎが存在
する。第２の位相比較回路１０５はフリップフロップで
構成されておシクロツク非同期検出のための回路である
。
クロック同期状態では前記第２の位相比較回路１０５は
第４図（ｂ−２）の読み出しクロック１３−１の立ち上
りで第４図（ｂ−ｔ）の畜き込みクロック１１−７のＷ
ｍｋ ’ ｌ ’の部分を読み込み調理“１１の信号１
５を出力する。曹き込みクロックと抗み出しクロックの
藺に前記プラスマイナス２ビツトのゆらきが存在しても
クロック同期状態であれば前記第２の位相比較回路１０
５ｔ：ｉ常に論理１１＠の１ｈ号を出力する。クロック
非同期状態では前記第２の位相比較回路１０５は論理Ｉ
ｌ”とＩｇｌの信号を交互に出力する。判定回路１０６
は入力ｆｇ号１５を検分することによシクロツク非同期
を検出する回路である。つまシ、前記入力信号１５か常
にに理１１１の信号であるか、または論理Ｍ１″と１０
１が交互に変化する信号であるかを区別することにより
クロック則期状態を判定している。
第４図（ｂ−２）の読み出しクロック１３−１の立ち上
りで第４図（ｂ−ｔ）の畜き込みクロック１１−７のＷ
ｍｋ ’ ｌ ’の部分を読み込み調理“１１の信号１
５を出力する。曹き込みクロックと抗み出しクロックの
藺に前記プラスマイナス２ビツトのゆらきが存在しても
クロック同期状態であれば前記第２の位相比較回路１０
５ｔ：ｉ常に論理１１＠の１ｈ号を出力する。クロック
非同期状態では前記第２の位相比較回路１０５は論理Ｉ
ｌ”とＩｇｌの信号を交互に出力する。判定回路１０６
は入力ｆｇ号１５を検分することによシクロツク非同期
を検出する回路である。つまシ、前記入力信号１５か常
にに理１１１の信号であるか、または論理Ｍ１″と１０
１が交互に変化する信号であるかを区別することにより
クロック則期状態を判定している。
従来技術の間趙点
本速度変俟回路の畜さ込みクロックと耽み出しクロック
の間の位相のゆらさが速度変換によシ生じる蓋すなわち
この説明の場合のプラスマイナス２ビツトの範囲内であ
れはクロック非同期検出回路は正常に動作するので正」
題はないが、前記ゲート回路１００の入力クロック９に
ジッタというゆらぎの成分か含まれている場合には、速
度変換回路か南する前ｄ己プラスマイナス２ビットのゆ
らきと、前記入力クロック９に言まれるゆらき゛のため
に、従来のクロック同期状態（ロ）路ではクロック非同
期状態でないにもかかわらず、つまシこの玩明の私金の
ｆｔ＋＋では晋き込みクロックと読み出しクロックのｍ
ｊの位相のゆｂａかプラスマイナス４ビツトまでタロツ
クをＮ期状態に保つことができるにもかかわらず、第２
の位相比較回路１１）５が論理１０１を読み込み誤って
クロック非同期と判定してしまう欠点を有している。
の間の位相のゆらさが速度変換によシ生じる蓋すなわち
この説明の場合のプラスマイナス２ビツトの範囲内であ
れはクロック非同期検出回路は正常に動作するので正」
題はないが、前記ゲート回路１００の入力クロック９に
ジッタというゆらぎの成分か含まれている場合には、速
度変換回路か南する前ｄ己プラスマイナス２ビットのゆ
らきと、前記入力クロック９に言まれるゆらき゛のため
に、従来のクロック同期状態（ロ）路ではクロック非同
期状態でないにもかかわらず、つまシこの玩明の私金の
ｆｔ＋＋では晋き込みクロックと読み出しクロックのｍ
ｊの位相のゆｂａかプラスマイナス４ビツトまでタロツ
クをＮ期状態に保つことができるにもかかわらず、第２
の位相比較回路１１）５が論理１０１を読み込み誤って
クロック非同期と判定してしまう欠点を有している。
発明の目的
本発明は上記欠点を回避し開ｊ４１な回路ケ付加するこ
とにより入力クロックにジッタが含まれていても正しく
クロックの非同期を検出することがでさるクロｙり非１
６１期検出回路全提供することにある。
とにより入力クロックにジッタが含まれていても正しく
クロックの非同期を検出することがでさるクロｙり非１
６１期検出回路全提供することにある。
発明の構成
フリップフロップで構成された位相比較器において、Ｎ
を２以上の整数として、第１のクロックのＮ分周器出力
をフリップフロップのクロック入力とし、第２のクロッ
クのＮ分周器出力の種々の位相およびクロックを入力と
し、クロック同期状態における安定点から前後に一定と
なる範囲を広くした信号を出力する論理回路を有し、前
記論理回路の出力を前記位相比較器のデータ入力とする
ことを特徴とするクロック非同期検出回路を提供するこ
とにある。
を２以上の整数として、第１のクロックのＮ分周器出力
をフリップフロップのクロック入力とし、第２のクロッ
クのＮ分周器出力の種々の位相およびクロックを入力と
し、クロック同期状態における安定点から前後に一定と
なる範囲を広くした信号を出力する論理回路を有し、前
記論理回路の出力を前記位相比較器のデータ入力とする
ことを特徴とするクロック非同期検出回路を提供するこ
とにある。
実施例の説明
以下図面を参照して本発明をより詳細に説明する０
第１図は本発明の一実施例のブロック図である。
この実施例は８ヒツトを有する受信側）８度変侠回路に
おけるクロック非同期検出ｌ！１２回路である。
おけるクロック非同期検出ｌ！１２回路である。
第２図ｆ′ｉ第１図に示すブロック図における第１及び
第２の位相比較回路の入力信号を示すタイムチャートで
ある。ゲート回路１００．曹き込みりロック発生回路１
０１ 、 Ｌｒ、み出しクロック発生回路１０３及び第
１の位相比較回路の動作は従来例の第３図と同様である
。ゲート回路１０８は前記ケート回路１００の入力クロ
ック９，４き込みクロック１１−５及び１１−８を入カ
イぎ号とし、第２図（ｂ−１）に示す様な信号１７を出
力する。
第２の位相比較回路の入力信号を示すタイムチャートで
ある。ゲート回路１００．曹き込みりロック発生回路１
０１ 、 Ｌｒ、み出しクロック発生回路１０３及び第
１の位相比較回路の動作は従来例の第３図と同様である
。ゲート回路１０８は前記ケート回路１００の入力クロ
ック９，４き込みクロック１１−５及び１１−８を入カ
イぎ号とし、第２図（ｂ−１）に示す様な信号１７を出
力する。
ここで第２図（ａ−１）、（ａ−２）、（ｂ−１）。
（ｂ−２）は第１の位相比較回路の入力信号（ａ−１）
と（ａ−２）及び第２の位相比較回路の入力信号（ｂ−
１）と（ｂ−２）を示しておシ、それぞれ簀き込みクロ
ック１１−１．読み出しクロック１３−１．ゲート回路
１０８の出力信号１７及び絖み出しクロック１３−１で
ある。第２の位相比較回路１０５はｉｌ」記出力倍号１
７と、前記読み出しクロック１３−１を入力信号とし、
位相比較を行ない、その結果を出力信号１５として出力
する。このとき、第２の位相比較回路はフリラグフロッ
プで構成されておシ、第１の入力信号（ｂ−１）を第２
の入力信号（ｂ−２）で読む形となっているので、第１
のクロック９と第２のクロック１２の間の位相が相対的
に＋４ヒツト、−３，５ビツトの大きさまでゆらいでも
、常に論理１１１を出力する。つマシ本実施例では従来
例に比べ２倍近い位相のゆらぎにまで正しくクロック非
同期を検出することができる。第２の位相比較回路１０
５、判定回路１０６及び電圧制御発振器１０７の基本動
作は従来例第３図と同様である。
と（ａ−２）及び第２の位相比較回路の入力信号（ｂ−
１）と（ｂ−２）を示しておシ、それぞれ簀き込みクロ
ック１１−１．読み出しクロック１３−１．ゲート回路
１０８の出力信号１７及び絖み出しクロック１３−１で
ある。第２の位相比較回路１０５はｉｌ」記出力倍号１
７と、前記読み出しクロック１３−１を入力信号とし、
位相比較を行ない、その結果を出力信号１５として出力
する。このとき、第２の位相比較回路はフリラグフロッ
プで構成されておシ、第１の入力信号（ｂ−１）を第２
の入力信号（ｂ−２）で読む形となっているので、第１
のクロック９と第２のクロック１２の間の位相が相対的
に＋４ヒツト、−３，５ビツトの大きさまでゆらいでも
、常に論理１１１を出力する。つマシ本実施例では従来
例に比べ２倍近い位相のゆらぎにまで正しくクロック非
同期を検出することができる。第２の位相比較回路１０
５、判定回路１０６及び電圧制御発振器１０７の基本動
作は従来例第３図と同様である。
本実施例としてＮ＝８の場合の受信側速度変換回路にお
けるクロック非同期恢出回路について説明したが１本笑
施例のゲート回路１００を読み出しクロック発生回路１
０３の前に付加し、前記読み出しクロック発生回路１０
３の入力クロック１２を一定の規則で制御する回路構成
にすれば送信側速度変換回路となる。この場合本実施例
の電圧制御発振器１０７を固定の周波数発掘器に置き換
え、ｔｒｉ前記一定の規則による制御及び第１の位相比
較回路１０４の出力信号１４の制御によシ、前記固定の
周波数発振器の出力クロックを禁止する回路構成によっ
ても送信側速度変換回路を実現できる。
けるクロック非同期恢出回路について説明したが１本笑
施例のゲート回路１００を読み出しクロック発生回路１
０３の前に付加し、前記読み出しクロック発生回路１０
３の入力クロック１２を一定の規則で制御する回路構成
にすれば送信側速度変換回路となる。この場合本実施例
の電圧制御発振器１０７を固定の周波数発掘器に置き換
え、ｔｒｉ前記一定の規則による制御及び第１の位相比
較回路１０４の出力信号１４の制御によシ、前記固定の
周波数発振器の出力クロックを禁止する回路構成によっ
ても送信側速度変換回路を実現できる。
また、Ｎが２以上の整数である速度変換回路においても
、本実施例と同様な回路構成によシ送偏セ１１．受信側
のどちらにおいても正確なりロック非同期検出回路が得
られる。
、本実施例と同様な回路構成によシ送偏セ１１．受信側
のどちらにおいても正確なりロック非同期検出回路が得
られる。
発明の効果
本発明は以上説明した様に、クロック非同期検出回路の
一方の入力１ぎ号をケート回路によｌ：ｒ 、ｌ １１
と１０１の比率を変更することによりクロック同期範凹
に近い正確なりロック非同期検出結果が得られる効果が
ある。
一方の入力１ぎ号をケート回路によｌ：ｒ 、ｌ １１
と１０１の比率を変更することによりクロック同期範凹
に近い正確なりロック非同期検出結果が得られる効果が
ある。
第１図は本発明の一実施例のブロック図である。
第２図は第１図に示すブロック図における第１及び第２
の位相比較回路の入力信号を示すタイムチャートである
。第３図に便米例の一実施例のブロック図である。第４
図は第３図に示すブロック図における第１及び第２の位
相比較回路の入力信号のタイムチャートである。 なお、図において、１００・・・・・・ケート回路、１
０１・・・・・・着き込みクロック発生回路、１０２・
・・・・・８ビツトメモリ、１０３・・・・・・読み出
しクロック発生回路、１０４・・・・・・第１の位相比
較回路、１０５・・・・・・第２の位相比較回路、１０
６・・・・・・判定回路、１０７・・・・・・電圧制御
発振器、１０８・・・・・・ゲート回−、ノ゛ −〇 −〇 −。 −。 蕨Ｂ 猥ロー〇 −ｏ
−ｏ −０
の位相比較回路の入力信号を示すタイムチャートである
。第３図に便米例の一実施例のブロック図である。第４
図は第３図に示すブロック図における第１及び第２の位
相比較回路の入力信号のタイムチャートである。 なお、図において、１００・・・・・・ケート回路、１
０１・・・・・・着き込みクロック発生回路、１０２・
・・・・・８ビツトメモリ、１０３・・・・・・読み出
しクロック発生回路、１０４・・・・・・第１の位相比
較回路、１０５・・・・・・第２の位相比較回路、１０
６・・・・・・判定回路、１０７・・・・・・電圧制御
発振器、１０８・・・・・・ゲート回−、ノ゛ −〇 −〇 −。 −。 蕨Ｂ 猥ロー〇 −ｏ
−ｏ −０
Claims (1)
- フリップフロップで構成された位相比較器においてＮを
２以上の整数として、第１のクロックのＮ分周器出力を
フリップフロップのクロック入力とし、第２のクロック
のＮ分周器出力の種々の位相およびクロックを入力とし
、クロック同期状態における安定点から前後に一定とな
る範囲を広くした信号を出力する論理回路を有し、前記
論理回路出力を前記位相比較器のデータ入力とすること
を特徴とするクロック非同期検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288746A JPH0616618B2 (ja) | 1985-12-20 | 1985-12-20 | クロツク非同期検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288746A JPH0616618B2 (ja) | 1985-12-20 | 1985-12-20 | クロツク非同期検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62146036A true JPS62146036A (ja) | 1987-06-30 |
| JPH0616618B2 JPH0616618B2 (ja) | 1994-03-02 |
Family
ID=17734160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60288746A Expired - Fee Related JPH0616618B2 (ja) | 1985-12-20 | 1985-12-20 | クロツク非同期検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0616618B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0583236A (ja) * | 1991-09-25 | 1993-04-02 | Nec Corp | 速度変換回路 |
| US5247485A (en) * | 1990-10-04 | 1993-09-21 | Kabushiki Kaisha Toshiba | Memory device |
| US8347198B2 (en) * | 2008-02-29 | 2013-01-01 | Hynix Semiconductor Inc. | Semiconductor memory device having capability of stable initial operation |
-
1985
- 1985-12-20 JP JP60288746A patent/JPH0616618B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5247485A (en) * | 1990-10-04 | 1993-09-21 | Kabushiki Kaisha Toshiba | Memory device |
| JPH0583236A (ja) * | 1991-09-25 | 1993-04-02 | Nec Corp | 速度変換回路 |
| US8347198B2 (en) * | 2008-02-29 | 2013-01-01 | Hynix Semiconductor Inc. | Semiconductor memory device having capability of stable initial operation |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0616618B2 (ja) | 1994-03-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |