JPS6261175B2 - - Google Patents
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- JPS6261175B2 JPS6261175B2 JP56033358A JP3335881A JPS6261175B2 JP S6261175 B2 JPS6261175 B2 JP S6261175B2 JP 56033358 A JP56033358 A JP 56033358A JP 3335881 A JP3335881 A JP 3335881A JP S6261175 B2 JPS6261175 B2 JP S6261175B2
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- JP
- Japan
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- clock
- converter
- output
- analog
- frequency
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- 238000006243 chemical reaction Methods 0.000 description 17
- 238000010586 diagram Methods 0.000 description 7
- 230000003111 delayed effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明はアナログ信号をデジタル信号へすみや
かに変換するのに適したアナログ・デイジタル変
換回路（以下、Ａ／Ｄコンバータ回路という）に
関する。
かに変換するのに適したアナログ・デイジタル変
換回路（以下、Ａ／Ｄコンバータ回路という）に
関する。
従来よりアナログ値をデジタル値に変換する手
段としてＡ／Ｄコンバータ回路が用いられている
が、その従来例の一例を第１図を示す。第１図の
従来例によれば、一定の周波数でクロツク信号を
発生するクロツク発生器１１、アツプ、ダウンカ
ウンタ１２、デイジタル・アナログ変換器（以下
Ｄ／Ａコンバータという）１３および２つの入力
端子を有しかつその一方に任意のアナログ信号源
に接続されたコンパレータ１４とを備え、クロツ
ク発生器１１の出力はアツプ・ダウンカウンタ１
２のクロツク入力端子に接続され、このアツプ・
ダウンカウンタ１２の出力はＤ／Ａコンバータ１
３のデジタルデータの各々のビツト入力に接続さ
れＤ／Ａコンバータ１３の出力はコンパレータ１
４の残る一方の入力端子に接続され、コンパレー
タ１４の出力はアツプ・ダウンカウンタ１２のア
ツプ・ダウンカウンタ入力端子に接続されてい
る。
段としてＡ／Ｄコンバータ回路が用いられている
が、その従来例の一例を第１図を示す。第１図の
従来例によれば、一定の周波数でクロツク信号を
発生するクロツク発生器１１、アツプ、ダウンカ
ウンタ１２、デイジタル・アナログ変換器（以下
Ｄ／Ａコンバータという）１３および２つの入力
端子を有しかつその一方に任意のアナログ信号源
に接続されたコンパレータ１４とを備え、クロツ
ク発生器１１の出力はアツプ・ダウンカウンタ１
２のクロツク入力端子に接続され、このアツプ・
ダウンカウンタ１２の出力はＤ／Ａコンバータ１
３のデジタルデータの各々のビツト入力に接続さ
れＤ／Ａコンバータ１３の出力はコンパレータ１
４の残る一方の入力端子に接続され、コンパレー
タ１４の出力はアツプ・ダウンカウンタ１２のア
ツプ・ダウンカウンタ入力端子に接続されてい
る。
次に、第１図の従来例の動作について説明す
る。第１図において、コンパレータ１４へのアナ
ログ入力がＤ／Ａコンバーター１３でアナログ値
に変換された出力よりも高い時、コンパレータ１
４の出力はアツプ・ダウンカウンタ１２のアツ
プ・ダウン入力端子をアツプ側とし、アツプ・ダ
ウンカウンタ１２へのクロツク入力と共にアツ
プ・ダウンカウンタ１２は１つ進み、かつＤ／Ａ
コンバータ１３は先の出力より１ビツト分高いア
ナログ出力を出す。そこで、コンパレータはこの
新たなＤ／Ａコンバータ１３の出力とアナログ入
力を比較することになり、従つてアナログ入力が
Ｄ／Ａコンバータ１３の出力よりも高い間は、上
述のようにＤ／Ａコンバータ１３の出力はクロツ
ク入力に従つて増加を続ける。
る。第１図において、コンパレータ１４へのアナ
ログ入力がＤ／Ａコンバーター１３でアナログ値
に変換された出力よりも高い時、コンパレータ１
４の出力はアツプ・ダウンカウンタ１２のアツ
プ・ダウン入力端子をアツプ側とし、アツプ・ダ
ウンカウンタ１２へのクロツク入力と共にアツ
プ・ダウンカウンタ１２は１つ進み、かつＤ／Ａ
コンバータ１３は先の出力より１ビツト分高いア
ナログ出力を出す。そこで、コンパレータはこの
新たなＤ／Ａコンバータ１３の出力とアナログ入
力を比較することになり、従つてアナログ入力が
Ｄ／Ａコンバータ１３の出力よりも高い間は、上
述のようにＤ／Ａコンバータ１３の出力はクロツ
ク入力に従つて増加を続ける。
第２図は第１図のＡ／Ｄコンバータ出力を示す
図で、上述した出力状態は第２図のT1の期間で
示される状態である。
図で、上述した出力状態は第２図のT1の期間で
示される状態である。
次にＤ／Ａコンバータ１３の出力が増加を続け
ついにアナログ入力よりＤ／Ａコンバータ１３の
出力の方が高い値になるとコンパレータ１４の出
力はアツプ・ダウンカウンタ１２にダウンを指示
することになり、クロツク入力と共に、アツプ・
ダウンカウンタ１２は１つ戻り、かつＤ／Ａコン
バータ１３は１ビツト低いＤ／Ａコンバータ１３
の出力を出す。変換中にアナログ入力が一定に固
定されているとすれば、Ｄ／Ａコンバータ１３の
出力は１クロツク前の状態すなわちアナログ入力
がＤ／Ａコンバータ１３の出力よりも高い状態と
なる。
ついにアナログ入力よりＤ／Ａコンバータ１３の
出力の方が高い値になるとコンパレータ１４の出
力はアツプ・ダウンカウンタ１２にダウンを指示
することになり、クロツク入力と共に、アツプ・
ダウンカウンタ１２は１つ戻り、かつＤ／Ａコン
バータ１３は１ビツト低いＤ／Ａコンバータ１３
の出力を出す。変換中にアナログ入力が一定に固
定されているとすれば、Ｄ／Ａコンバータ１３の
出力は１クロツク前の状態すなわちアナログ入力
がＤ／Ａコンバータ１３の出力よりも高い状態と
なる。
そこで、さらに次のクロツク入力ではアツプ・
ダウンカウンタ１２の内容は１つ増加し、コンパ
レータ１４はダウンを指示することになり、以降
コンパレータ１４は１クロツクごとにアツプ指示
ダウン指示を繰り返し、Ｄ／Ａコンバータ１３の
出力はアナログ入力値のわずかに高い値と低い値
との２つの値を交互に取ることになる。この状態
を表わしたのが、第２図のT2の期間であり、こ
の状態をもつてＡ／Ｄコンバータが収束したと言
う。
ダウンカウンタ１２の内容は１つ増加し、コンパ
レータ１４はダウンを指示することになり、以降
コンパレータ１４は１クロツクごとにアツプ指示
ダウン指示を繰り返し、Ｄ／Ａコンバータ１３の
出力はアナログ入力値のわずかに高い値と低い値
との２つの値を交互に取ることになる。この状態
を表わしたのが、第２図のT2の期間であり、こ
の状態をもつてＡ／Ｄコンバータが収束したと言
う。
上述した説明はＤ／Ａコンバータ１３が低いと
ころから高いところへ向かつて収束する場合であ
るが、Ｄ／Ａコンバータ１３が高いところから低
いところへ向かつて収束する場合も同様であるの
で、詳細な説明は割愛する。
ころから高いところへ向かつて収束する場合であ
るが、Ｄ／Ａコンバータ１３が高いところから低
いところへ向かつて収束する場合も同様であるの
で、詳細な説明は割愛する。
従つて、従来の変換回路ではＤ／Ａコンバータ
１３及びコンパレータ１４を含めた応答速度を
Toとし、クロツクの周波数をｃとすればTo
１／ｃとしなければならず、アツプ・ダウンカ
ウンタ１２がＭビツト（Ｍ＝１，２，３……）で
できている場合、変換時間の最小値はTo＝１／
ｃとした時でも１／ｃ（２M−１）となる。また To＞１／ｃすなわちクロツク周波数がＤ／Ａ
コンバータ１３及びコンパレータ１４の応答速度
を越えると、１クロツクパルスの到来後次のクロ
ツクパルスの到来までにアツプ・ダウンの方向が
決定されえない。
１３及びコンパレータ１４を含めた応答速度を
Toとし、クロツクの周波数をｃとすればTo
１／ｃとしなければならず、アツプ・ダウンカ
ウンタ１２がＭビツト（Ｍ＝１，２，３……）で
できている場合、変換時間の最小値はTo＝１／
ｃとした時でも１／ｃ（２M−１）となる。また To＞１／ｃすなわちクロツク周波数がＤ／Ａ
コンバータ１３及びコンパレータ１４の応答速度
を越えると、１クロツクパルスの到来後次のクロ
ツクパルスの到来までにアツプ・ダウンの方向が
決定されえない。
従つて、コンパレータ１４は時間To前の比較
結果を出力しているので、 Ｎ＋１／Ｔ＞ｃ＞Ｎ／Ｔ（Ｎ＝１，２，３……） で示されるクロツク周波数ｃに対してはＮクロ
ツク前の結果を示しており、Ａ／Ｄコンバータと
しての動作はＮクロツク分遅れることになる。
結果を出力しているので、 Ｎ＋１／Ｔ＞ｃ＞Ｎ／Ｔ（Ｎ＝１，２，３……） で示されるクロツク周波数ｃに対してはＮクロ
ツク前の結果を示しており、Ａ／Ｄコンバータと
しての動作はＮクロツク分遅れることになる。
いま、Ｎ＝１を例にとれば、第３図に示すよう
に１クロツクの誤変換が行なわれることになる。
に１クロツクの誤変換が行なわれることになる。
本発明は上記の従来例と同じ応答速度を有する
Ｄ／Ａコンバータ及びコンパレータを用い、かつ
変換時間の短縮が可能である好適なＡ／Ｄコンバ
ータ回路を提供することを目的とする。
Ｄ／Ａコンバータ及びコンパレータを用い、かつ
変換時間の短縮が可能である好適なＡ／Ｄコンバ
ータ回路を提供することを目的とする。
本発明によれば出力が収束する前のクロツク周
波数は収束後のクロツク周波数の２倍であるアナ
ログ・デイジタル変換器、もしくはクロツク周波
数が周期的に変るアナログ・デイジタル変換器を
得る。
波数は収束後のクロツク周波数の２倍であるアナ
ログ・デイジタル変換器、もしくはクロツク周波
数が周期的に変るアナログ・デイジタル変換器を
得る。
以下に第４図を参照してこの発明の一実施例を
詳細に説明する。第４図の一実施例はクロツク周
波数の周期的に変化するクロツクコントローラ２
１と、アツプ・ダウンカウンタ２２と、Ｄ／Ａコ
ンバータ２３と２つの入力端子を有しかつその一
方の入力端子に任意のアナログ信号線を接続され
たアナログ・コンパレータ２４とを備え、クロツ
クコントローラ２１のクロツク出力はアツプ・ダ
ウンカウンタ２２のクロツク入力端子に接続さ
れ、アツプ・ダウンカウンタ２２の各ビツト出力
は、Ｄ／Ａコンバータ２３のデジタル・データの
各々のビツト入力に接続され、Ｄ／Ａコンバータ
２３の出力はコンパレータ２４の残る一方の入力
端子に接続され、コンパレータ２４の出力はアツ
プ・ダウンカウンタ２２のアツプ・ダウン入力端
子に接続される。
詳細に説明する。第４図の一実施例はクロツク周
波数の周期的に変化するクロツクコントローラ２
１と、アツプ・ダウンカウンタ２２と、Ｄ／Ａコ
ンバータ２３と２つの入力端子を有しかつその一
方の入力端子に任意のアナログ信号線を接続され
たアナログ・コンパレータ２４とを備え、クロツ
クコントローラ２１のクロツク出力はアツプ・ダ
ウンカウンタ２２のクロツク入力端子に接続さ
れ、アツプ・ダウンカウンタ２２の各ビツト出力
は、Ｄ／Ａコンバータ２３のデジタル・データの
各々のビツト入力に接続され、Ｄ／Ａコンバータ
２３の出力はコンパレータ２４の残る一方の入力
端子に接続され、コンパレータ２４の出力はアツ
プ・ダウンカウンタ２２のアツプ・ダウン入力端
子に接続される。
第４図の一実施例も、アナログ入力信号をデジ
タル信号に変換する動作はほぼ第１図の実施例と
同様であり、アツプ・ダウンカウンタ２２の出力
が求める値に向かつて収束するのであるが、この
収束する期間の中でクロツク周波数を変化させる
ことにより変換時間を短縮することを特徴として
いる。
タル信号に変換する動作はほぼ第１図の実施例と
同様であり、アツプ・ダウンカウンタ２２の出力
が求める値に向かつて収束するのであるが、この
収束する期間の中でクロツク周波数を変化させる
ことにより変換時間を短縮することを特徴として
いる。
以下にクロツク周波数が第１図の従来例で用い
られたｃに対してｃと２ｃの２つの周波数
を用いたときの第４図の一実施例を改善点につい
て説明する。
られたｃに対してｃと２ｃの２つの周波数
を用いたときの第４図の一実施例を改善点につい
て説明する。
Ｄ／Ａコンバータ２３及びコンパレータ２４の
応答時間をToとして変換時間を求めることにす
る。第４図の一実施例においても変換に要するク
ロツク数は（２M−１）であるが、このうちK1ク
ロツクは２倍の周波数２ｃで、K2クロツクは
周波数ｃで変換すると、 K1＋K2＝２M−１ であり、第１図の従来例で収束に要する時間Ｔと
第４図の実施例での収束に要する時間T′とを比
較すると、 Ｔ−T′＝１／ｃ（K1＋K2）−（Ｋ１／２ｃ＋Ｋ２
／ｃ） ＝１／ｃ（K1−Ｋ１／２） ＝Ｋ１／２ｃ となることから第４図の実施例における方が
K1／２ｃだけ速くなる。そこで、このような
システムでは第１図の従来例において問題とされ
た誤変換がおこるのではないかと予想されるが、
これは２ｃのクロツクを変換収束の前期に、
ｃのクロツクを変換収束の後期に供給することで
解決される。
応答時間をToとして変換時間を求めることにす
る。第４図の一実施例においても変換に要するク
ロツク数は（２M−１）であるが、このうちK1ク
ロツクは２倍の周波数２ｃで、K2クロツクは
周波数ｃで変換すると、 K1＋K2＝２M−１ であり、第１図の従来例で収束に要する時間Ｔと
第４図の実施例での収束に要する時間T′とを比
較すると、 Ｔ−T′＝１／ｃ（K1＋K2）−（Ｋ１／２ｃ＋Ｋ２
／ｃ） ＝１／ｃ（K1−Ｋ１／２） ＝Ｋ１／２ｃ となることから第４図の実施例における方が
K1／２ｃだけ速くなる。そこで、このような
システムでは第１図の従来例において問題とされ
た誤変換がおこるのではないかと予想されるが、
これは２ｃのクロツクを変換収束の前期に、
ｃのクロツクを変換収束の後期に供給することで
解決される。
すなわち、第６図に示されるように収束の前期
T1においては２ｃのクロツクが供給され、第
１図の従来例と同様に誤変換がある。しかし、収
束の後期T2においてはｃのクロツクが供給さ
れ、誤変換は生じない。
T1においては２ｃのクロツクが供給され、第
１図の従来例と同様に誤変換がある。しかし、収
束の後期T2においてはｃのクロツクが供給さ
れ、誤変換は生じない。
そこで、Ａ／Ｄコンバータ２３としては収束の
後期ｃのクロツクを提供したのちに、変換出力
を取れば上述の問題は回避される。また、Ｔ
１／ｃであれば、２以上の任意の整数Ｎに対し
（Ｎ＝２，３，４……）収束の前期にＮｃの周
波数のクロツクを供給すれば収束の前期における
誤変換はＮ以内であるので、収束の後期におい
て、ｃの周波数のクロツクはＮクロツク以上供
給すればよい。
後期ｃのクロツクを提供したのちに、変換出力
を取れば上述の問題は回避される。また、Ｔ
１／ｃであれば、２以上の任意の整数Ｎに対し
（Ｎ＝２，３，４……）収束の前期にＮｃの周
波数のクロツクを供給すれば収束の前期における
誤変換はＮ以内であるので、収束の後期におい
て、ｃの周波数のクロツクはＮクロツク以上供
給すればよい。
以上のように、本発明のＡ／Ｄコンバータを使
用することによつて動作速度の遅いＤ／Ａコンバ
ータ及びコンパレータを用いても変換時間の短か
いＡ／Ｄコンバータが得られる。
用することによつて動作速度の遅いＤ／Ａコンバ
ータ及びコンパレータを用いても変換時間の短か
いＡ／Ｄコンバータが得られる。
また、第５図にはクロツクコントローラの１例
を示したが、第４図のクロツクコントローラ２１
は２つの入力端子５，６を有しかつその一方の入
力端子５に周波数１のクロツクパルスを加え、
そのクロツクパルスを第１のNAND回路１に加
え、他方の入力端子６には周波数２のクロツク
パルスを加えるとともに第２のNAND回路２に加
えている。第１のNAND回路１の他方の入力には
クロツクコントローラ７から制御信号を与えると
ともに、第２のNAND回路２の他方の入力にはク
ロツクコントローラ７の出力をインバータ４で反
転して加えている。これら２つのNAND回路１，
２の出力はそれぞれ第３のNAND回路３の各入力
に加えられている。もつて第３のNAND回路３の
出力からはコントローラ７で制御された周波数
１又は２のクロツクパルスが出力される。
を示したが、第４図のクロツクコントローラ２１
は２つの入力端子５，６を有しかつその一方の入
力端子５に周波数１のクロツクパルスを加え、
そのクロツクパルスを第１のNAND回路１に加
え、他方の入力端子６には周波数２のクロツク
パルスを加えるとともに第２のNAND回路２に加
えている。第１のNAND回路１の他方の入力には
クロツクコントローラ７から制御信号を与えると
ともに、第２のNAND回路２の他方の入力にはク
ロツクコントローラ７の出力をインバータ４で反
転して加えている。これら２つのNAND回路１，
２の出力はそれぞれ第３のNAND回路３の各入力
に加えられている。もつて第３のNAND回路３の
出力からはコントローラ７で制御された周波数
１又は２のクロツクパルスが出力される。
さらに詳細に説明すると、第５図のクロツクコ
ントローラにおいて、コントローラ７より論理
“１”または論理“０”が出力されることによつ
て、第５図のクロツクコントローラの出力が周波
数１か２かが決定されている。すなわち、周
波数１をクロツク周波数ｃとし、周波数２
を２倍のクロツク周波数２ｃとすると、コント
ローラ７の出力が論理“１”ならば第５図のクロ
ツクコントローラは周波数ｃのクロツクパルス
を出力し、また、論理“０”であれば出力は周波
数２ｃのクロツクパルスが出力される。
ントローラにおいて、コントローラ７より論理
“１”または論理“０”が出力されることによつ
て、第５図のクロツクコントローラの出力が周波
数１か２かが決定されている。すなわち、周
波数１をクロツク周波数ｃとし、周波数２
を２倍のクロツク周波数２ｃとすると、コント
ローラ７の出力が論理“１”ならば第５図のクロ
ツクコントローラは周波数ｃのクロツクパルス
を出力し、また、論理“０”であれば出力は周波
数２ｃのクロツクパルスが出力される。
従つて、上述のように論理“１”及び“０”を
Ａ／Ｄコンバーターの出力により、収束の前期な
ら論理“０”とし、収束の後期なら論理“１”と
する出力をコントローラ回路から出力することに
より、クロツクコントローラ回路２１が構成され
ている。
Ａ／Ｄコンバーターの出力により、収束の前期な
ら論理“０”とし、収束の後期なら論理“１”と
する出力をコントローラ回路から出力することに
より、クロツクコントローラ回路２１が構成され
ている。
尚、Ａ／Ｄコンバーターの出力の収束期間が常
に一定であれば、論理“１”，“０”の変換は周期
的に行うようにしても良いことは明らかである。
に一定であれば、論理“１”，“０”の変換は周期
的に行うようにしても良いことは明らかである。
第１図はＡ／Ｄコンバータの従来例を示すブロ
ツク図、第２図は第１図の従来例の動作を示す波
形図、第３図は第１図の従来例においてクロツク
周波数を高かくしすぎたために該変換を誘発した
場合の動作を示す波形図、第４図は本発明の一実
施例を示すブロツク図、第５図は本発明の一実施
例に用いるクロツク・コントローラの例を示す回
路構成図、第６図は本発明の一実施例の動作を示
す波形図である。 Vi……アナログ入力信号の電位、１，２，３
……２入力NAND回路、４……インバータ、５，
６……入力端子、７……コントローラ、１１……
クロツク発生器、２１……クロツク・コントロー
ラ、１２，２２……アツプ・ダウンカウンタ、１
３，２３……Ｄ／Ａコンバータ、１４……コンパ
レータ、２４……アナログ・コンパレータ。
ツク図、第２図は第１図の従来例の動作を示す波
形図、第３図は第１図の従来例においてクロツク
周波数を高かくしすぎたために該変換を誘発した
場合の動作を示す波形図、第４図は本発明の一実
施例を示すブロツク図、第５図は本発明の一実施
例に用いるクロツク・コントローラの例を示す回
路構成図、第６図は本発明の一実施例の動作を示
す波形図である。 Vi……アナログ入力信号の電位、１，２，３
……２入力NAND回路、４……インバータ、５，
６……入力端子、７……コントローラ、１１……
クロツク発生器、２１……クロツク・コントロー
ラ、１２，２２……アツプ・ダウンカウンタ、１
３，２３……Ｄ／Ａコンバータ、１４……コンパ
レータ、２４……アナログ・コンパレータ。
Claims (1)
- １ アツプ・ダウンカウンタと、このカウンタの
値をアナログ信号に変換するデジタル・アナログ
コンバータと、２つの入力端子を有し一方の入力
端子に任意のアナログ信号が入力され他方に前記
デジタルアナログコンバータの出力が入力される
コンバータとを備え、前記コンパレータの出力に
よつて前記カウンタのアツプおよびダウンを行な
うアナログ・デジタルコンバータ回路において、
前記コンパレータの出力が第１のレベルの時は第
１の周波数をもつクロツクで前記カウンタの動作
を制御し、前記コンパレータの出力が第２のレベ
ルの時は前記第１の周波数より低い第２の周波数
をもつクロツクで前記カウンタを制御することに
よつて、前記デジタルアナログコンバータの出力
が収束する前は前記カウンタを高速動作せしめ、
収束後は、低速動作せしめることを特徴とするア
ナログ・デジタルコンバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3335881A JPS57147326A (en) | 1981-03-09 | 1981-03-09 | Analog-to-digital converter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3335881A JPS57147326A (en) | 1981-03-09 | 1981-03-09 | Analog-to-digital converter circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57147326A JPS57147326A (en) | 1982-09-11 |
| JPS6261175B2 true JPS6261175B2 (ja) | 1987-12-19 |
Family
ID=12384354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3335881A Granted JPS57147326A (en) | 1981-03-09 | 1981-03-09 | Analog-to-digital converter circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57147326A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60143025A (ja) * | 1983-12-29 | 1985-07-29 | Tokyo Sokki Kenkyusho:Kk | 追従比較型ａ−ｄ変換器 |
| JP2816467B2 (ja) * | 1988-05-11 | 1998-10-27 | アナログ・デバイセズ株式会社 | Ａ／ｄ変換回路 |
| JPH01286624A (ja) * | 1988-05-13 | 1989-11-17 | Canon Inc | 基準電圧供給回路 |
| JP4560205B2 (ja) * | 2000-12-18 | 2010-10-13 | キヤノン株式会社 | Ａ／ｄ変換器及びそれを用いた固体撮像装置 |
| US20220416799A1 (en) * | 2019-10-31 | 2022-12-29 | Nippon Telegraph And Telephone Corporation | AD Converter |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4977563A (ja) * | 1972-11-27 | 1974-07-26 | ||
| JPS5591233A (en) * | 1978-12-28 | 1980-07-10 | Fujitsu Ltd | Successive comparison type a/d converter |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5111745U (ja) * | 1974-07-12 | 1976-01-28 |
-
1981
- 1981-03-09 JP JP3335881A patent/JPS57147326A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4977563A (ja) * | 1972-11-27 | 1974-07-26 | ||
| JPS5591233A (en) * | 1978-12-28 | 1980-07-10 | Fujitsu Ltd | Successive comparison type a/d converter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57147326A (en) | 1982-09-11 |
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