JPH01286624A - 基準電圧供給回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、パルス幅変調（ＰＷＭ）により出力電圧を制
御する電圧制御回路に、出力電圧を制御するために用い
る基準電圧を与える基準電圧供給回路に関するものであ
る。

〔従来の技術〕

従来は、複数のＰＷＭによる電圧制御回路にメモリに記
憶しである基準電圧を与える場合は、電圧制御回路の数
と同数のデジタルアナログ変換器（ＤＡ変換器）が必要
だった。

〔発明が解決しようとしている問題点〕しかしながら、
上記従来例では、多数の電圧制御回路を用いる場合は、
ＤＡ変換器の数が多くなるので、電圧制御のためのシス
テムの大きさが大きくなってしまうという欠点があった
。

〔問題点を解決するための手段〕

本発明によれば、外部信号をアナログデジタル変換して
入力するアナログデジタル変換手段と、パルス幅変調に
より出力電圧を制御する制御手段と、上記アナログデジ
タル変換手段がアナログデジタル変換する際の基準電圧
と上記制御手段が出力電圧を制御する際の基準電圧を記
憶する記憶手段と、上記記憶手段が記憶している基準電
圧をデジタルアナログ変換して出力するデジタルアナロ
グ変換手段と、上記出力手段でデジタルアナログ変換さ
れた上記記憶手段が記憶している基準電圧を上記アナロ
グデジタル変換手段と上記制御手段に時分割で選択して
出力する選択手段とを設けることにより、複数の対象に
１つのＤＡ変換器で基準電圧を供給することができる。

〔第１実施例〕 第１図に本発明の第１実施例の回路図を示す。

本実施例では以下に説明する回路はｌチップのＬＳＩで
実現されている。１はタイミング発生回路で、端子２０
１から基本クロックを入力して、カウンター２及びバッ
ファ８５に、本回路を制御するのに必要な矩形パルス信
号を出力する。なお、端子２０１からの基本クロックは
、ＣＰＵコアー３の入力端子Ｏ８へも入力している。２
はカウンターで、タイミング発生回路の出力するコント
ロール信号が、論理ルベル（以後ｒＨＪと表わす）から
論理Ｏレベル（以後ｒＬＪと表わす）に変化する時にカ
ウントする。

カウンター２のリセット端子Ｒは、ＣＰＵコアー３の出
力端子ＣＲから、リセット信号を入力している。

カウンター２は、カウント値に対応した出力端子０から
５のみにｒＨＪを出力する。カウンター２の出力端子０
の出力する信号は、データー転送制御回路４９のデータ
ーの転送の制御と、アナログスイッチ４１の制御のため
の信号である。カウンター２の出力端子ｌから５の出力
する信号は、アナログスイッチ４２から４６を制御する
ための信号である。

このようにすれば、アナログスイッチ４１から４６を時
分割に制御することができる。

４９はデーター転送制御回路で、カウンター２の出力端
子０及びＣＰＵコアー３の出力端子ＤＣからの制御信号
に基づいて、アップダウンカウンター７９の出力信号又
はシフトレジスター５６の出力信号又はＣＰＵコアーの
入出力端子ＤＢからの出力信号のいずれか一つを選択し
て、ＣＰＵコアーの入出力端子ＤＢ又はシフトレジスタ
ー５１へ転送している。

ＣＰＵコアー３は、データー転送制御回路４９のデータ
ーを入出力端子ＤＢから読み込んで演算を行い、その結
果を入出力端子ＤＢからデーター転送制御回路５０へ送
り返す機能を有する。

データー転送制御回路４９は、カウンター２の出力端子
０がＨで、ＣＰＵコアー３の出力端子ＤＣがＬのときは
、アップダウンカウンター７９のデーターをシフトレジ
スター５１に転送する。出力端子０がＨで、出力端子Ｄ
ＣがＨのときは、アップダウンカウンター７９のデータ
ーをシフトレジスター５１及びＣＰＵコアー３に転送す
る。出力端子０がして、出力端子ＤＣがＬのときは、シ
フトレジスター５６のデーターをシフトレジスター５１
に転送する。

出力端子Ｏがして、出力端子ＤＣがＨのときは、ＣＰＵ
コアー３の端子ＤＢからシフトレジスター５１に転送す
る。

５１はシフトレジスターで、クロック入力端子Ｃから入
力するバッファ８５の出力がＬからＨに変化した時に、
シフトレジスター５２にデーターを出力し、データー転
送制御回路４９のデーターを入力する。シフトレジスタ
ー５２から５６も同様に機能する。シフトレジスター５
６は、データをＬパルＨラッチ回路５７及びデーター転
送制御回路４９へ出力する。

６６はマルチプレクサで、ＣＰＵコアー３の制御信号出
力端子ＭＰからの信号に基づいて、外部基準信号入力端
子６９と７０からの外部基準信号のいずれか一方を選択
して、コンパレーター６１のプラス端子に出力する。本
実施例では出力端子ＭＰからの信号がＨのときは入力端
子６９から、出力端子ＭＰからの信号がＬのときは入力
端子７０から、信号をコンパレーター６１のプラス端子
に出力している。

また本実施例では、マルチプレクサ６６は２人力である
が、それ以上の入力数も可能である。このようにすれば
、外部基準信号を複数の外部の信号から選択することが
できる。

７９はアップダウンカウンターである。アップダウンカ
ウンター７９は、アップダウンコントロール用端子Ｕ／
Ｄから入力するＨパスＬラッチ回路６２の出力信号が、
Ｈのときはアップカウンターになり、Ｌのときはダウン
カウンタ−になる。アップダウンカウンター７９は、バ
ッファ８２の出力信号がＨからＬに変化する時にカウン
トし、その結果をデーター転送制御回路４９に出力する
。

６から８はＰ　Ｗ　Ｍにより出力電圧を制御するＰＷＭ
回路である。ＰＷＭ回路６は、出力としてパルス信号を
、誤差アンプ１２の出力にパルス幅を比例させて、出力
端子７１から出力する。ＣＰＵコアー３の出力端子Ｐ６
からの信号がＨのときは、ＰＷＭ回路６は、出力端子７
１への出力パルス信号を停止する。

誤差アンプ１２は、入力端子７２の電圧とサンプルホー
ルド用コデンサ１７にサンプルホールドされた電圧の差
に比例した信号を、ＰＷＭ回路６に出力する。ＰＷＭ回
路６は入力端子７２から、外部の信号をモニターし、コ
ンデンサ１７と比較して、出力端子７１への出力を制御
している。

ＰＷＭ回路７は、出力として信号を、誤差アンプ１４の
出力にパルス幅を比例させて、出力端子７３から出力す
る。ＣＰＵコアー３の出力端子Ｐ７からの信号、または
、コンパレーター１３の出力信号がＨのときは、ＰＷＭ
回路７は出力端子７３への出力パルス信号を停止する。

誤差アンプ１４は、誤差アンプ１２と同様に動作する。

コンパレーター１３は、入力端子７４の電圧がコンデン
サー１８の電圧より大きい時に、ＨをＰＷＭ回路７に出
力する。すなわち、入力端子７４にフィードバックされ
る電圧が、コンデンサー１８にサンプルホールドされた
電圧より大きい場合は、コンパレーター１３はＰＷＭ回
路７のパルス出力を停止させる。

ＰＷＭ回路８はＰＷＭ回路７と同様に動作する。

誤差アンプ１６は誤差アンプ１２とコンパレーター１３
と同様に動作する。

なお、このようなＰＷＭ回路６から８の制御性を上げる
には、サンプルホールド用コンデンサー１７から２１に
蓄積させるデーターの書き換えを、できるだけ高速に行
う事が好ましい。最も良いのは、それらのＰＷＭ回路が
出力するパルスのうちの最小パルス幅以下の時間間隔を
１周期として、データーの書き換えをその時間内で終え
る事である。そのためには、入力端子２０１に入力する
クロック周期や、タイミング発生回路１が出力するパル
スの周期を、ＰＷＭ回路６から８が出力するパルス幅に
対して十分小さくすればよい。

次に、第１図に示す回路の動作を説明する。カウンター
２の出力端子Ｏから５の出力信号に基づいて、アナログ
スイッチ４１から４６を制御して、シフトレジスタ５１
から５６により、サンプルホールド用コンデンサー６３
及び１７から２１を一つずつ充電することが本回路の動
作の基本である。

最初に、ＰＷＭ回路６から８の基準電圧の基礎となる電
圧を、アナログデジタル変換する。すなわち、コンパレ
ーター６により外部基準電圧６９又は７゜と比較して、
アップダウンカウンター７９により補正して、シフトレ
ジスター５１に取り込む。

まず、ＣＰＵコアー３が、カウンター２をリセットする
。カウンター２の出力端子ＯがＨとなると、アナログス
イッチ４１がオンになり、ＤＡ変換器５９の出力により
コンデンサー６３が充電される。コンデンサー６３の充
電の時定数を、アナログスイッチ４１がオンである時間
の１０分の１程度以下にしておけば、実用上問題のない
範囲で、ＤＡ変換器５９の出力電圧とほぼ等しい電圧を
誘起するのに必要な電荷をコンデンサー６３に蓄積する
事ができる。

コンデンサー１７から２１についても同様である。

次に、入力端子２０１から基準クロックが入力すると、
タイミング発生回路ｌは、出力をＬからＨに変化させる
。

遅延機能を有するバッファ８５の出力がＬからＨに変化
すると、ラッチ回路５７ではシフトレジスター５６のデ
ーターがラッチされ、シフトレジスター５１から５６は
それぞれのデーターをシフトする。

そして、タイミング発生回路ｌの出力がＨからＬに変化
すると、カウンター２のカウント値は１になり、アナロ
グスイッチ４２がオンになる。

バッファ８５の出力がＨからＬに変化すると、シフトレ
ジスター５６の出力がラッチ回路５７をパスし、ＡＤ変
換器５９とアナログスイッチ５２を通して、サンプルホ
ールド用コデンサ−１７を充電する。同時に、ラッチ回
路６２にはコンパレーター６１の出力信号がラッチされ
、アップダウンカウンタ７９のＵ／Ｄ端子に出力される
。バッファ８５の出力は、バッファ８２にも入力される
。

遅延機能を有するバッファ８２の出力がＨからＬに変化
すると、アップダインカウンター７９はカウントを行う
。コンパレーター６１は、マルチプレクサ６６によって
選択される外部基準信号６９又は７０と、コンデンサー
６３にサンプルホールドされた電圧を比較して、コンデ
ンサー６３の電圧の方が低ければＨを、高ければＬを出
力する。すなわち、コンデンサー６３にサンプルホール
ドされた電圧の方が、外部基準信号より低い場合はアッ
プダウンカウンター７９はアップカウンターとして動作
し、バッファ８２の出力によりアップカウントすること
により、カウント値を外部基準信号の値に近づくように
補正する。逆に外部基準信号より高い場合は、アップダ
ウンカウンター７９はダウンカウンタ−として動作し、
ダウンカウントすることにより補正する。

アップダウンカウンター７９の出力は、タイミング発生
回路ｌが更に５回コントロール信号を発生して、カウン
ター２の出力端子０のＨをデーター転送回路４９が入力
し、シフトレジスター５１がバッファ８５からクロック
信号を入力した時に、データー転送制御回路４９により
、シフトレジスター５１に転送される。

更に、シフトレジスター５１から５６がバッファ８５か
らクロック信号を５回入力すると、このアップダウンカ
ウンター７９の出力データーは、シフトレジスター５６
にシフトされ、再び、外部基準信号による補正をくりか
えす。すなわち、バッファ８５の出力がＬからＨに変化
すると、ラッチ回路５７では、シフトレジスター５６に
取り込まれた、先に補正したアップダウンカウンター７
９のデータがラッチされる。

そして、タイミング発生回路１の出力がＨからＬに変化
すると、カウンター２のカウント値は０になり、アナロ
グスイッチ４１がオンになる。

バッファ８５の出力がＨからＬに変化すると、シフトレ
ジスター５６に取り込まれた、先に補正したアップダウ
ンカウンター７９の出力が、ラッチ回路５７をパスし、
ＡＤ変換器５９とアナログスイッチ４１を通して、コン
デンサー６３を充電する。

外部基準電圧６９又は７０と、コンデンサー６３の電圧
を、コンパレーター６１は比較し、その結果をもとにし
て、更に、アップダウンカウンター７９を補正する。

この様な過程を繰り返すと、アップダウンカウンター７
９のカウント値と、外部基準信号６９又は７０が、はぼ
一致する。その後、ＣＰＵコアー３はデーター転送回路
４９に命令を与え、アップダウンカウンター７９の出力
を、データー転送制御回路４９を通して読み込む。

ＣＰＵコアー３は読み込んだデーターをもとに、ＰＷＭ
回路６から８を制御するのに必要な基準電圧のデーター
を作成する。

誤差アンプ１２の基準電圧のデーターは、アナログスイ
ッチ４２がオンとなる時に、ＣＰＵコアー３は出力端子
８７をＨにして、データー転送制御回路４９を通してシ
フトレジスター５１に転送する。

他の基準電圧のデーターについても、同様に行う。

ＣＰＵコアー３による基準電圧の転送が終了した後は、
シフトレジスター５６のデーターを、データー転送制御
回路４９を通して、シフトレジスター５１にフィー゛ド
パツクすることにより、すでに書き込まれたデーターは
保存できる。また、−度シフトレジスター５１から５６
に基準電圧のデーターを設定した後に、外部基準信号が
変化した場合は、上記した方法と同様に、ＣＰＵコアー
３は、コンデンサー６３及び１７から２１の基準電圧の
リフレッシュをおこたる事なく、アップダウンカウンタ
ー７９の値を読み込むことができる。その後、ＣＰＵコ
アー３は、読み込んだデーターをもとに、ＰＷＭ回路６
から８を制御するのに必要な基準電圧のデーターを作成
することができる。

このように、シフトレジスター５１から５６を常時動作
させる事となり、回路の小型化の点からも、ダイナミッ
クなシフトレジスターを使用するメリットがある。

本実施例では、制御すべきアナログスイッチが６個ある
ので、６進のカウンター２によりアナログスイッチ４１
から４６を順次オンし、６段のシフトレジスター５１か
ら５６のデーターを、ＤＡ変換器５９によりアナログス
イッチ４１から４６を通して、６個のサンプルホールド
用のコンデンサー６３及び１７から２１を充電している
。

一般に、制御すべきアナログスイッチがｎ個あれば、ｎ
進のカウンターとｎ段のシフトレジスターを用いればよ
い。

以上説明したように、シフトレジスター５１から５６に
よりサンプルホールド用コンデンサー６３及び１７から
２１に順次充電することにより、１つのＤＡ変換器５９
で複数の基準電圧を与えることができる。

第２図は第１図のデーター転送制御回路４９の詳細な回
路である。１０４はアップダウンカウンター７９のデー
タを入力し、アナログスイッチ１０５に出力するバッフ
ァである。１０５はカウンター２の出力端子０により、
シフトレジスター５１及びアナログスイッチ１０６への
バッファ１０４の出力を制御するアナログスイッチであ
る。１０６はＣＰＵコアー３の出力端子ＤＣにより、ア
ップダウンカウンター７９の出力又はシフトレジスター
５１の入力とＣＰＵコアー３の入出力端子４７間のデー
ターの転送を制御するアナログスイッチである。１０７
はアンドゲート１０９の出力により、シフトレジスター
５６からシフトレジスター５１へのデーターの転送を制
御するアナログスイッチである。１０９はＣＰＵコアー
３の出力端子ＤＣの信号の反転信号とカウンター２の出
力端子の信号の反転信号の和を出力するアンドゲートで
ある。

アナログスイッチ１０５から１０６は信号コントロール
端子Ｃが、Ｈを入力した時にオンになり、Ｌを入力した
時にオフになる。

カウンター２の出力端子０がＨで、ＣＰＵコアー３の出
力端子ＤＣがＬのときは、アナログスイッチ１０５のみ
がオンになり、アップダウンカウンター７９からシフト
レジスター５１にデーターが転送される。出力端子０が
Ｈで、出力端子ＤＣがＨのときは、アナログスイッチ１
０７のみがオフとなり、アップダウンカウンター７９か
らシフトレジスター５１及びＣＰＵコアー３にデーター
が転送される。

出力端子０がして、出力端子ＤＣがＬのときは、アナロ
グスイッチ１０７のみがオンとなり、シフトレジスター
５６からシフトレジスター５１にデーターが転送される
。出力端子０がして、出力端子ＤＣがＨのときは、アナ
ログスイッチ１０６のみがオンとなり、ＣＰＵコアー３
からシフトレジスター５１にデーターが転送される。

〔第２実施例〕 第１実施例では、誤差アンプ１２．　１４．　１６及び
コンパレーター１３．　１５．　１６のそれぞれに、サ
ンプルホールド用のコンデンサーを設けたが、第３図に
示すようにその代わりにＤＡ変換器５９の出力に共通の
コンデンサー９５を１つ設けることもできる。

この場合は、誤差アンプ１２．　１４．　１６及びコン
パレーター１３．１５．６１はそれぞれのマイナス入力
端子に接続しているアナログスイッチがオンの時のみに
有効に動作し、次にそのアナログスイッチがオンすると
きまでのＰＷＭ回路６から８の動作を決定するように制
御すればよい。

このようにすれば、サンプルホールド用コンデンサーの
数を減らすことができる。

〔第３実施例〕 本実施例は、第１実施例に、ＰＷＭ回路６から８の基準
電圧の基礎となる電圧を、シフトレジスター５１に取り
込む際の補正の終了を検知する回路を付加した例である
。

第４図において、１００はコンパレーター６１とＣＰＵ
コアー３の出力端子Ｅｘの出力の排他的論理和を取るエ
フスルシブオアゲートである。９６はエフスルシブオア
ゲート１００の出力がＨからＬに変化する時にカウント
し、Ｄフリップフロップ９９に出力する１段カウンタで
ある。９９はＤフリップフロップであり、１段カウンタ
９６の出力を入力し、出力端子ＱからＣＰＵコアー３の
入力端子ＱＩに出力する。Ｄフリップフロップ９９のＤ
入力端子はＨにプルアップされている。また、エフスル
シブオアゲート１００及びＤフリップフロップ９９は、
ＣＰＵコアー３の出力端子ＮＲからリセット信号を入力
する。６１，６３．６６は第１図に示したコンパレータ
ー、コンデンサー、マルチプレクサである。

最初に、ＣＰＵコアー３は、１段カウンター及びＤフリ
ップフロップ回路９７をリセットする。ＣＰＵコアー３
はエフスルシブオアゲート１００に必要な数だけクロッ
クを与え、０段カウンター９６のカウントをカウントア
ツプしておく。、 続いて、実施例１と同様に、ＰＷＭ回路６から８の基準
電圧の基礎となる電圧を、シフトレジスター５１に取り
込む動作を行う。

サンプルホールド用コンデンサー６３に取り込んだアッ
プダウンカウンター７９の値とマルチプレクサ６６の出
力の差が大きいときは、コンパレーター６１の出力はＨ
又はＬで一定である。しかし、差がほとんどない時は、
コンパレーター６１の出力は不安定になる。コンパレー
ター６１の出力の変化を０段カウンター９６でカウント
し、ｎ段目のカウンターの出力端子ＯｎがＨとなった時
に、Ｄフリップフロップ９９が出力端子０イの出力Ｈを
ラッチする。ＣＰＵコアー３は、Ｄフリップフロップ９
９になったことを検知すると、アップダウンカウンター
７９のデーターをデーター転送制御回路４９を通して取
り込む。

また、ＣＰＵコアー３は、Ｄフリップフロップ９９の出
力をＣＰＵコアー３内に持ったタイマーで計測した一定
時間ごとに測定し、Ｈになっていなければ、再び０段カ
ウンター９６をリセットし、再び同じ動作をくりかえす
事によって、よりＡＤ変換の精度を上げる事ができる。

また、ＣＰＵコアー３は、エフスルシブオアゲート１０
０に任意の数のクロックを与え、任意のコンパレーター
６１の出力の変化の回数で、ＰＷＭ回路６から８の基準
電圧の基礎となる電圧を、シフトレジスター５１に取り
込む際の補正を検知することができる。

このように、本実施例では、ＰＷＭ回路６から８の基準
電圧の基礎となる電圧を、正確に読み込むことができる
。

〔発明の効果〕

以上説明したように、１つのデジタルアナログ変換手段
で、記憶手段が記憶している基準電圧を、アナログデジ
タル変換手段と制御手段に供給することができる。よっ
て、デジタルアナログ変換手段を１つ設ければ十分なの
で、回路の大きさを小さくすることができる。

【図面の簡単な説明】

第１図は本発明の第１実施例の構成図、第２図は本発明
の第１実施例のデーター制御回路の構成図、 第３図は本発明の第２実施例の構成図、第４図は本発明
の第３実施例の構成図である。 ２はカウンター、６から８はＰＷＭ回路、１７から２１
及び６３と９５はサンプルホールド用コンデンサー、１
２と１４と１６は誤差アンプ、１３と１５と６１はコン
パレーター、４１から４６はアナログスイッチ、５１か
ら５６はシフトレジスター、５９はＤＡ変換器、７９は
アップダウンカウンターである。

Claims (2)

【特許請求の範囲】
1. （１）外部信号をアナログデジタル変換して入力するア
   ナログデジタル変換手段と、 パルス幅変調により出力電圧を制御する制御手段と、 上記アナログデジタル変換手段がアナログデジタル変換
   する際の基準電圧と上記制御手段が出力電圧を制御する
   際の基準電圧を記憶する記憶手段と、 上記記憶手段が記憶している基準電圧をデジタルアナロ
   グ変換して出力するデジタルアナログ変換手段と、 上記出力手段でデジタルアナログ変換された上記記憶手
   段が記憶している基準電圧を上記アナログデジタル変換
   手段と上記制御手段に時分割で選択して出力する選択手
   段とを有することを特徴とする基準電圧供給回路。
2. （２）特許請求の範囲第１項において、上記記憶手段が
   記憶すべき基準電圧の個数と同じ段数を有するシフトレ
   ジスターであることを特徴とする基準電圧供給回路。