JPS60130924A - Ａ／ｄ，ｄ／ａ変換器 - Google Patents
Ａ／ｄ，ｄ／ａ変換器Info
- Publication number
- JPS60130924A JPS60130924A JP24017683A JP24017683A JPS60130924A JP S60130924 A JPS60130924 A JP S60130924A JP 24017683 A JP24017683 A JP 24017683A JP 24017683 A JP24017683 A JP 24017683A JP S60130924 A JPS60130924 A JP S60130924A
- Authority
- JP
- Japan
- Prior art keywords
- section
- conversion
- output
- converter
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/02—Reversible analogue/digital converters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、時分割でＤ／Ａ変換用ラダー抵抗を使用し、
Ａ／Ｄ変換とマルチチャンネルＤ／Ａ変換を見かけ上並
行して行なうＡ／Ｄ 、Ｄ／Ａ変換器に関するものであ
る。
Ａ／Ｄ変換とマルチチャンネルＤ／Ａ変換を見かけ上並
行して行なうＡ／Ｄ 、Ｄ／Ａ変換器に関するものであ
る。
従来例の構成とその問題点
近年、Ａ／Ｄ変換器、Ｄ／Ａ変換器はマイクロコンピュ
ータ（以下マイコンと云う）の周辺インタフェース機能
としてシングルチップマイコンにＣＰＵと共に集積化さ
れてきた。以下に従来のＡ／Ｄ変換器について説明する
。
ータ（以下マイコンと云う）の周辺インタフェース機能
としてシングルチップマイコンにＣＰＵと共に集積化さ
れてきた。以下に従来のＡ／Ｄ変換器について説明する
。
第１図は従来の逐次比較型Ａ／Ｄ変換器のブロック図を
示すものである。図において１はＡ／Ｄ入力端子、２は
コンパレータ、３ＦｉＡ／Ｄ変換の途中結果を格納して
い（Ａ／Ｄレジスタ部、４Ｆｉラダー抵抗によるＤ／Ａ
変換部、６はタイミング発生部であり、Ａ／Ｄ変換ビッ
ト数だけめパルスを計数し、Ａ／Ｄレジスタ部にラッチ
するパルスを発生させる。
示すものである。図において１はＡ／Ｄ入力端子、２は
コンパレータ、３ＦｉＡ／Ｄ変換の途中結果を格納して
い（Ａ／Ｄレジスタ部、４Ｆｉラダー抵抗によるＤ／Ａ
変換部、６はタイミング発生部であり、Ａ／Ｄ変換ビッ
ト数だけめパルスを計数し、Ａ／Ｄレジスタ部にラッチ
するパルスを発生させる。
以上のように構成された従来の逐次比較型Ａ／Ｄ変換器
について、以下その動作を述べる。
について、以下その動作を述べる。
まず、タイミング発生部５はＡ／Ｄレジスタ部３のラッ
チを全ビットリセットする。次にＡ／Ｄ入力端子１の値
と、Ｉ５／Ａ変換部４の出力値をアナログ値のコンパレ
ータ２で比較し、端子１の側の電圧が高いとき、Ａ／Ｄ
レジスタ部３の最上位ビットＩＬ１ ｉセットする。次
にＤ／Ａ変換部は最上位ビットが決められた後の値に対
応するアナログ値全出力する。同様に入力端子１の値と
の比較が行なわれ最上位ビットよりも１ビツト下側が決
定される。以下、同様に順次下位ビット側が決定され、
Ａ／Ｄ変換ビットに対応するクロック後、Ａ／Ｄレジス
タ部からＡ／Ｄ変換結果を得るものである。この様な逐
次比較型のＡ／Ｄ変換器はすでに良く知られているもの
であり、詳細な説明は省く。 ・ 一方、Ｄ／Ａ変換器をマイコン上に実現する方法として
、ラダー抵抗を用いたり、パルス幅変調（ＰＷＭ）のパ
ルス出力を積分するなどの例がある０ しかしながら、上記のような構成ではＡ／Ｄ変換器とＤ
／Ａ変換器を別々に設けているため、ＬＳＩに集積した
ときにチップ面積が大きくなるという問題があった。
チを全ビットリセットする。次にＡ／Ｄ入力端子１の値
と、Ｉ５／Ａ変換部４の出力値をアナログ値のコンパレ
ータ２で比較し、端子１の側の電圧が高いとき、Ａ／Ｄ
レジスタ部３の最上位ビットＩＬ１ ｉセットする。次
にＤ／Ａ変換部は最上位ビットが決められた後の値に対
応するアナログ値全出力する。同様に入力端子１の値と
の比較が行なわれ最上位ビットよりも１ビツト下側が決
定される。以下、同様に順次下位ビット側が決定され、
Ａ／Ｄ変換ビットに対応するクロック後、Ａ／Ｄレジス
タ部からＡ／Ｄ変換結果を得るものである。この様な逐
次比較型のＡ／Ｄ変換器はすでに良く知られているもの
であり、詳細な説明は省く。 ・ 一方、Ｄ／Ａ変換器をマイコン上に実現する方法として
、ラダー抵抗を用いたり、パルス幅変調（ＰＷＭ）のパ
ルス出力を積分するなどの例がある０ しかしながら、上記のような構成ではＡ／Ｄ変換器とＤ
／Ａ変換器を別々に設けているため、ＬＳＩに集積した
ときにチップ面積が大きくなるという問題があった。
発明の目的
本発明は上記従来の問題点を解決するもので、Ａ／Ｄ
、Ｄ／Ａ変換器を同一のＬＳＩ上に集積する場合ＫＤ／
ＡＤ／Ａ変換器設けておき、Ａ／Ｄ変換とＤ／Ａ変換の
両方に時分割使用することによＪＬＳＩのチップサイズ
を小さくしたＡ／Ｄ 。
、Ｄ／Ａ変換器を同一のＬＳＩ上に集積する場合ＫＤ／
ＡＤ／Ａ変換器設けておき、Ａ／Ｄ変換とＤ／Ａ変換の
両方に時分割使用することによＪＬＳＩのチップサイズ
を小さくしたＡ／Ｄ 。
Ｄ／Ａ変換器を提供することを目的とする。
発明の構成
本発明は、Ａ／Ｄレジスタ部と、Ｄ／Ａレジスタ部と、
マルチプレクサ部と、Ｄ／Ａ変換部と、コンパレータ部
と、サンプルホールド部ト、タイミング発生部とを備え
たＡ／Ｄ 、Ｄ／Ａ変換器であり、Ａ／Ｄ変換時に使用
するＤ／Ａ変換部と、Ｄ／Ａ変換時に必要なり／Ａ変換
部を時分割で共用し、回路規模、ＬＳＩチップサイズの
縮小ができるようにしたものである。
マルチプレクサ部と、Ｄ／Ａ変換部と、コンパレータ部
と、サンプルホールド部ト、タイミング発生部とを備え
たＡ／Ｄ 、Ｄ／Ａ変換器であり、Ａ／Ｄ変換時に使用
するＤ／Ａ変換部と、Ｄ／Ａ変換時に必要なり／Ａ変換
部を時分割で共用し、回路規模、ＬＳＩチップサイズの
縮小ができるようにしたものである。
貴者桝す構部
実施例の説明
第２図は本発明の一実施例におけるＡ／Ｄ 、 Ｄ／Ａ
変換器のブロック図を示すものである。図において１１
はＡ／Ｄ入力端子、１２はコンパレータ、１３ｉｄ’Ａ
／Ｄ変換結果を格納するＡ／Ｄレジスタ部、１４はＤ／
Ａ変換部、１５は前記Ａ／Ｄレジスタ部１３のラッチパ
ルスを主に発生するタイミング発生部、１６はマルチプ
レクサ、１７はＤ／Ａ変換部１４の出力をサンプリング
して保持するサンプルホールド部、１８はＤ／Ａ出力端
子、１９［Ｄ／Ａ変換値全格納するＤ／Ａレジスタ部で
ある。
変換器のブロック図を示すものである。図において１１
はＡ／Ｄ入力端子、１２はコンパレータ、１３ｉｄ’Ａ
／Ｄ変換結果を格納するＡ／Ｄレジスタ部、１４はＤ／
Ａ変換部、１５は前記Ａ／Ｄレジスタ部１３のラッチパ
ルスを主に発生するタイミング発生部、１６はマルチプ
レクサ、１７はＤ／Ａ変換部１４の出力をサンプリング
して保持するサンプルホールド部、１８はＤ／Ａ出力端
子、１９［Ｄ／Ａ変換値全格納するＤ／Ａレジスタ部で
ある。
本実施例の動作Ｆｉ２つに分けられる。通常の逐次比較
型Ａ／Ｄ変換と、ラダー抵抗を用いたＤ／Ａ変換動作で
あ５、Ｄ／Ａ変換は８チヤンネルの出力をもつ。本実施
例のＡ／Ｄ 、Ｄ／Ａ変換器は完全クロック同期型であ
り、クロックパルスが１６個で一連の動作を終了する。
型Ａ／Ｄ変換と、ラダー抵抗を用いたＤ／Ａ変換動作で
あ５、Ｄ／Ａ変換は８チヤンネルの出力をもつ。本実施
例のＡ／Ｄ 、Ｄ／Ａ変換器は完全クロック同期型であ
り、クロックパルスが１６個で一連の動作を終了する。
前半、クロックパルスが８個目までの期間にＡ／Ｄ変換
を行ない、９個目のクロックパルスでＡ／Ｄ変換終了の
割込み要求信号を発生する。クロックパルス−個ごとに
１ビツトづつ最上位ピッ）（ＭＳＢ）から決定される。
を行ない、９個目のクロックパルスでＡ／Ｄ変換終了の
割込み要求信号を発生する。クロックパルス−個ごとに
１ビツトづつ最上位ピッ）（ＭＳＢ）から決定される。
後半、クロックパルスが８個目からはＤ／Ａ変換を行な
う。Ｄ／Ａチャンネルは８チヤンネルあり、それぞれ１
クロツクパルス毎に変換され、アナログ値をサンプルホ
ールド部で保持する。
う。Ｄ／Ａチャンネルは８チヤンネルあり、それぞれ１
クロツクパルス毎に変換され、アナログ値をサンプルホ
ールド部で保持する。
次に、これらの各プロワ・りの動作を詳細に述べる。
第３図は第２図のタイミング発生部１５の詳細を示した
図である。２０はクロック発振部、２１はバイナリ−カ
ウンタ、２２はデコーダ、２３はＡＮＤゲートである。
図である。２０はクロック発振部、２１はバイナリ−カ
ウンタ、２２はデコーダ、２３はＡＮＤゲートである。
クロック発振部２ｏの出力クロックパルス（以下ＣＰと
云う）の立下りに同期してバイナリ−カウンタ２１がカ
ウントする。
云う）の立下りに同期してバイナリ−カウンタ２１がカ
ウントする。
バイナリ−カウンタ２１の出力ＢＣｏ〜３はデコーダ２
２に入力され、デコーダ２２はＢＣｏ〜３の組み合わせ
に対応する出力を１本だけ能動にする。ＡＮＤゲート２
３はデコーダ２２の出力が変化するとき、今まで能動に
なっていたデコーダ出力が完全に非能動になった後、次
のデコーダ出力が完全に非能動になった後、次のデコー
ダ出力を有効にすることにより、各制御ノくルスＣＰＯ
〜１５が互いに重複して能動にならない様にする。
２に入力され、デコーダ２２はＢＣｏ〜３の組み合わせ
に対応する出力を１本だけ能動にする。ＡＮＤゲート２
３はデコーダ２２の出力が変化するとき、今まで能動に
なっていたデコーダ出力が完全に非能動になった後、次
のデコーダ出力が完全に非能動になった後、次のデコー
ダ出力を有効にすることにより、各制御ノくルスＣＰＯ
〜１５が互いに重複して能動にならない様にする。
第４図はタイミング発生部のタイミング図であり、クロ
ックパルスＣＰの立−下９に同期して制御パルスＣＰ０
〜１５が順次出力される。
ックパルスＣＰの立−下９に同期して制御パルスＣＰ０
〜１５が順次出力される。
第５図は第２図のＡ／Ｄレジスタ部１３の詳細を示す回
路図である０２４はＤフリップフロップであり、コンパ
レータ１２の出力値ヲクロツクノくルスＣＰの立下りエ
ツジでラッチする。２５は８ビツトのＤラッチであシ、
ＣＰ０期間でクリアーさ扛、制御パルスＣＰ１〜８期間
に前記Ｄフリップ７０ツブ２４の出力信号ＣＭＤｉラッ
チするＯ最上位ビットはＣＰｌとＣＰが共ニノ・イレベ
ル期間にラッチさｆＬＡｐ７信号を出力する。以下同様
にして順次ＡＤ６，５，４，３，２，１ 、Ｏとラッチ
される。従ってＡＤＯはＣＰｓ期間にラッチされる。
路図である０２４はＤフリップフロップであり、コンパ
レータ１２の出力値ヲクロツクノくルスＣＰの立下りエ
ツジでラッチする。２５は８ビツトのＤラッチであシ、
ＣＰ０期間でクリアーさ扛、制御パルスＣＰ１〜８期間
に前記Ｄフリップ７０ツブ２４の出力信号ＣＭＤｉラッ
チするＯ最上位ビットはＣＰｌとＣＰが共ニノ・イレベ
ル期間にラッチさｆＬＡｐ７信号を出力する。以下同様
にして順次ＡＤ６，５，４，３，２，１ 、Ｏとラッチ
される。従ってＡＤＯはＣＰｓ期間にラッチされる。
第６図はＡ／Ｄレジスタ部のタイミング図である。コン
パレータ１２の出力信号ＧＯＭＰはＣＰ０〜７の立上り
エツジから変化を始め、立下りまでＶｃＦｉ安定する０
Ｄフリツプフロツプ２４の出力はクロックパルスＣＰの
立下９で変化するので、前記ＧＯＭＰ信号が安定したと
きの値をランチし、ＣＭＤ信号を出力する。ＣＭＤ信号
はＣＰ１〜８期間でかつＣＰがハイレベル時にラッチ２
６＃Ｌ取込まれるので、ＡＤｏ〜７の出力はＡＤ７ 、
６ 。
パレータ１２の出力信号ＧＯＭＰはＣＰ０〜７の立上り
エツジから変化を始め、立下りまでＶｃＦｉ安定する０
Ｄフリツプフロツプ２４の出力はクロックパルスＣＰの
立下９で変化するので、前記ＧＯＭＰ信号が安定したと
きの値をランチし、ＣＭＤ信号を出力する。ＣＭＤ信号
はＣＰ１〜８期間でかつＣＰがハイレベル時にラッチ２
６＃Ｌ取込まれるので、ＡＤｏ〜７の出力はＡＤ７ 、
６ 。
５．４．３．２．１．０（Ｄ順に決定されるｏＡ／Ｄ変
換結果はＣＰｓ期間にＡＤｏが決められて終了するとと
もに、マイコンのＣＰＵ部に割込み要求を行なう。
換結果はＣＰｓ期間にＡＤｏが決められて終了するとと
もに、マイコンのＣＰＵ部に割込み要求を行なう。
第７図は第２図のマルチプレクサ１６の詳細を示す回路
図であり、２６はＡＮＤ−ＯＲゲートである。Ａ／Ｄ変
換を行なうときはバイナリ−カウンタ２１の出力ＢＣｓ
がローレベルであり、ＡＮＤ−ＯＲゲート２６のＡ側が
選択される。従ってＡ／Ｄレジスタ部出力ＡＤｏ〜７′
ｊｋ選択しＭＰ Ｘ。
図であり、２６はＡＮＤ−ＯＲゲートである。Ａ／Ｄ変
換を行なうときはバイナリ−カウンタ２１の出力ＢＣｓ
がローレベルであり、ＡＮＤ−ＯＲゲート２６のＡ側が
選択される。従ってＡ／Ｄレジスタ部出力ＡＤｏ〜７′
ｊｋ選択しＭＰ Ｘ。
〜７に出力する。ＢＯ２がハイレベル時ＫＨＤ／Ａレジ
スタ部出力ＤＡｏ〜７を選択する。
スタ部出力ＤＡｏ〜７を選択する。
第８図はマルチプレクサ部のタイミングである○ＢＣａ
がローレベル時に制御パルスＣＰ０〜７を出力する。Ｃ
ＰｓはＡ／Ｄ変換のＬＳＢ値をＡ／Ｄレジスタ中のＤラ
ッチ２６に書込むタイミングであるとともに、Ｄ／Ａ変
換の１チヤンネル目を実行するタイミングでもある０ 第９図は第２図のＤ／Ａ変換部１４の詳細を示す回路図
である。２７はラダー抵抗であり、全部で２５６個がＸ
、Ｙ方向に分けて配置されている０２８はＸ軸方向を選
択するトランジスタ、２９はＹ軸方向を選択するトラン
ジスタ、ａｏＦｉｘ軸方向のデコーダ、３１はＹ軸方向
のデコーダである。
がローレベル時に制御パルスＣＰ０〜７を出力する。Ｃ
ＰｓはＡ／Ｄ変換のＬＳＢ値をＡ／Ｄレジスタ中のＤラ
ッチ２６に書込むタイミングであるとともに、Ｄ／Ａ変
換の１チヤンネル目を実行するタイミングでもある０ 第９図は第２図のＤ／Ａ変換部１４の詳細を示す回路図
である。２７はラダー抵抗であり、全部で２５６個がＸ
、Ｙ方向に分けて配置されている０２８はＸ軸方向を選
択するトランジスタ、２９はＹ軸方向を選択するトラン
ジスタ、ａｏＦｉｘ軸方向のデコーダ、３１はＹ軸方向
のデコーダである。
マルチプレクサ１６の出力信号ＭＰＸＯ〜７によって、
抵抗２７で分圧したアナログ値のどの位置からＤ／Ａ出
力信号ＤＡＯＵＴＱ取９出すかを決定する。なお３２は
出力インピーダンスを下げるためのバッファである。
抵抗２７で分圧したアナログ値のどの位置からＤ／Ａ出
力信号ＤＡＯＵＴＱ取９出すかを決定する。なお３２は
出力インピーダンスを下げるためのバッファである。
第１０図は第２図のサンプルホールド部１７の詳細を示
す回路図である。３３はトランジスタ、３４はＡＮＤゲ
ート、３６はＬＳＩ上に集積されたコンデンサ、３６は
バッファである０サンプリングするとき［Ｄ／Ａ変換部
１４の出力信号ＤＡＯＵＴをＡＮＤゲート３４が開いて
いる時トランジスタ３３を導通させてコンデンサ３５に
伝える。トランジスタ３３、コンデンサ３５、バッファ
３６のリーク電流はほとんどないため、一定周期毎にリ
フレッシュされるまでアナログ値を保持する。第１０図
ではアナログ出力チャンネルを１個だけ書いているが、
本実施例では８チヤンネルのＤ／Ａ変換を行なうような
タイミング設計になっている。他のチャンネル１ｄｃＰ
９〜１６０期間にそれぞれサンプリングする。
す回路図である。３３はトランジスタ、３４はＡＮＤゲ
ート、３６はＬＳＩ上に集積されたコンデンサ、３６は
バッファである０サンプリングするとき［Ｄ／Ａ変換部
１４の出力信号ＤＡＯＵＴをＡＮＤゲート３４が開いて
いる時トランジスタ３３を導通させてコンデンサ３５に
伝える。トランジスタ３３、コンデンサ３５、バッファ
３６のリーク電流はほとんどないため、一定周期毎にリ
フレッシュされるまでアナログ値を保持する。第１０図
ではアナログ出力チャンネルを１個だけ書いているが、
本実施例では８チヤンネルのＤ／Ａ変換を行なうような
タイミング設計になっている。他のチャンネル１ｄｃＰ
９〜１６０期間にそれぞれサンプリングする。
第１１図はサンプルホールド部のタイミングでｈ ルｏ
Ｄ ／ Ａ 変換ｆＪ １４ （７） 出力Ｄ Ａ
ＯＵ Ｔ ｆ３ ＣＰ８タイミング期間の前半で安定状
態になる。サンプリングタイミング［Ｃｐが）・イ、レ
ベル時なので、Ｄ／Ａ変換出力信号ＡＯＵＴはＣＰがハ
イレベル時折たに設定されたアナログ値まで変化する。
Ｄ ／ Ａ 変換ｆＪ １４ （７） 出力Ｄ Ａ
ＯＵ Ｔ ｆ３ ＣＰ８タイミング期間の前半で安定状
態になる。サンプリングタイミング［Ｃｐが）・イ、レ
ベル時なので、Ｄ／Ａ変換出力信号ＡＯＵＴはＣＰがハ
イレベル時折たに設定されたアナログ値まで変化する。
Ｄ／Ａレジスタ部１部上９ビツトＸ８（８バイト）容量
を持つデュアルポートＲＡＭである。一方のポートはマ
イコンの命令全実行するときに読み書きされる。他方の
ポートはバイナリ−カウンタ２１の出力信号ＢＣｏ〜２
をアドレス情報として、読み出し専用ポートとして動作
する。
を持つデュアルポートＲＡＭである。一方のポートはマ
イコンの命令全実行するときに読み書きされる。他方の
ポートはバイナリ−カウンタ２１の出力信号ＢＣｏ〜２
をアドレス情報として、読み出し専用ポートとして動作
する。
以上のように、本実施例によればＡ／Ｄレジスタ部出力
とＤ／Ａレジスタ部出力とのマルチプレクサを設け、マ
ルチプレクサ部の出力でラダー抵抗によるＤ／Ａ変換を
行なうことにより、逐次比較型Ａ／Ｄ変換とマルチチャ
ンネル（８チヤンネル）のＤ／Ａ変換が同一のラダー抵
抗で行なえる。
とＤ／Ａレジスタ部出力とのマルチプレクサを設け、マ
ルチプレクサ部の出力でラダー抵抗によるＤ／Ａ変換を
行なうことにより、逐次比較型Ａ／Ｄ変換とマルチチャ
ンネル（８チヤンネル）のＤ／Ａ変換が同一のラダー抵
抗で行なえる。
加えて、各Ｄ／Ａチャンネルにはそｎぞれサンプルホー
ルド回路を備えることにより、アナログ値をレベルで出
力できる。ＬＳＩ中でラダー抵抗は大きな占有面積を必
要とし、Ａ／Ｄ用、Ｄ／Ａ用にそｎぞｎ’ｌ備えるとＬ
ＳＩチップサイズが大きくなるが、本実施例ではこの点
が大巾に改善される。例えばＡ／Ｄコンバータ単位の面
積ｉ１０とす几ば８ビツトのラダー抵抗の面積は６程度
になる。もし従来の方法で独立した４チヤンネルＤ／Ａ
変換器とＡ／Ｄ変換器を入れると３０の面積が必要にな
るのに対し、本実施例では２０程度の面積で実現できる
。
ルド回路を備えることにより、アナログ値をレベルで出
力できる。ＬＳＩ中でラダー抵抗は大きな占有面積を必
要とし、Ａ／Ｄ用、Ｄ／Ａ用にそｎぞｎ’ｌ備えるとＬ
ＳＩチップサイズが大きくなるが、本実施例ではこの点
が大巾に改善される。例えばＡ／Ｄコンバータ単位の面
積ｉ１０とす几ば８ビツトのラダー抵抗の面積は６程度
になる。もし従来の方法で独立した４チヤンネルＤ／Ａ
変換器とＡ／Ｄ変換器を入れると３０の面積が必要にな
るのに対し、本実施例では２０程度の面積で実現できる
。
Ａ／Ｄ 、Ｄ／Ａ変換速度ｆｉＤ／Ａチャンネル数が増
えると低下するが、マイコン用の入出力を対象とした場
合、命令実行速度との相対速度で考えればかなりの応用
範囲がある。ちなみにクロックパルスａｐｓｅｓμｓｅ
ｃ にすれば８ピツ）Ａ／Ｄ。
えると低下するが、マイコン用の入出力を対象とした場
合、命令実行速度との相対速度で考えればかなりの応用
範囲がある。ちなみにクロックパルスａｐｓｅｓμｓｅ
ｃ にすれば８ピツ）Ａ／Ｄ。
Ｄ／Ａｓチャンネルを合わせて８○μｓｅｃ で処理で
きることになる。
きることになる。
なお、本実施例においてマルチプレクサ部はＡＮＤ−Ｏ
Ｒゲート構成で実現したが、Ａ／ＤレジスタとＤ／Ａレ
ジスタの出力イネーブル機能を設けてマルチプレクサし
ても良いことは明らかである。捷た、Ｄ／Ａチャンネル
数が少なくて良い時にはバイナリ−カウンタが特定の値
になった時にリセットをかけｎば一連の処理速＝Ｗ上げ
ることができる。
Ｒゲート構成で実現したが、Ａ／ＤレジスタとＤ／Ａレ
ジスタの出力イネーブル機能を設けてマルチプレクサし
ても良いことは明らかである。捷た、Ｄ／Ａチャンネル
数が少なくて良い時にはバイナリ−カウンタが特定の値
になった時にリセットをかけｎば一連の処理速＝Ｗ上げ
ることができる。
発明の効果
本発明のＡ／Ｄ 、Ｄ／Ａ変換器は、Ａ／Ｄレジスタ部
出力と、Ｄ／Ａレジスタ部出力のマルチプレクサ部およ
びＤ／Ａ変換部出力のサンプルホールド部を設けること
により、Ｄ／Ａ変換部を時分割でＡ／Ｄ、Ｄ／Ａ変換の
両用途に活用できるためＬＳＩチップサイズを縮少する
ことができ、その実用的効果に大きい０
出力と、Ｄ／Ａレジスタ部出力のマルチプレクサ部およ
びＤ／Ａ変換部出力のサンプルホールド部を設けること
により、Ｄ／Ａ変換部を時分割でＡ／Ｄ、Ｄ／Ａ変換の
両用途に活用できるためＬＳＩチップサイズを縮少する
ことができ、その実用的効果に大きい０
第１図は従来のＡ／Ｄ変換器のブロック図、第２図は本
発明の一実施例のブロック図、第３図はタイミング発生
部の回路図、第４図は同部のタイミング図、第５図はＡ
／Ｄレジスタ部の回路図、第６図は同部のタイミング図
、第７図はマルチプレクサ部の回路図、第８図は同部の
タイミング図、第９図はＤ／Ａ変換部の回路図、第１０
図はサンプルホールド部の回路図、第１１図は同部のタ
イミング図である０ １１・・・・・Ａ／Ｄ入力端子、１２・・・・・・−ｔ
７ノＺｖ−タ、１３・・・・・・Ａ／Ｄレジスタ部、１
４・・・・・・］）／Ａ変換部、１５・・・・・・タイ
ミング発生部、１６・・・・・・マルチプレクサ、１７
・・・・・・サンプルホールド部、１８・・・・・・Ｄ
／Ａ出力端子、１９・・・・・・Ｄ／Ａレジスタ部。 第１図 易２図 第 ３ 図 第 ４１１！ 第 ５ 図 第７図 ２／、／ 第 ８ 図 ｐｔ ゝ１、 第９図 １０図 第１１ｒｊＡ Ａρｔｔｒ ＥＥ三ン５＝
発明の一実施例のブロック図、第３図はタイミング発生
部の回路図、第４図は同部のタイミング図、第５図はＡ
／Ｄレジスタ部の回路図、第６図は同部のタイミング図
、第７図はマルチプレクサ部の回路図、第８図は同部の
タイミング図、第９図はＤ／Ａ変換部の回路図、第１０
図はサンプルホールド部の回路図、第１１図は同部のタ
イミング図である０ １１・・・・・Ａ／Ｄ入力端子、１２・・・・・・−ｔ
７ノＺｖ−タ、１３・・・・・・Ａ／Ｄレジスタ部、１
４・・・・・・］）／Ａ変換部、１５・・・・・・タイ
ミング発生部、１６・・・・・・マルチプレクサ、１７
・・・・・・サンプルホールド部、１８・・・・・・Ｄ
／Ａ出力端子、１９・・・・・・Ｄ／Ａレジスタ部。 第１図 易２図 第 ３ 図 第 ４１１！ 第 ５ 図 第７図 ２／、／ 第 ８ 図 ｐｔ ゝ１、 第９図 １０図 第１１ｒｊＡ Ａρｔｔｒ ＥＥ三ン５＝
Claims (1)
- Ａ／Ｄ変換の途中結果と最終結果を格納するＡ／Ｄレジ
スタ部と、Ｄ／Ａ変換する値を格納するＤ／Ａレジスタ
部と、前記Ａ／Ｄレジスタ部及びＤ／Ａレジスタ部の一
方を選択するマルチプレクサ部と、前記マルチプレクサ
部の出力をアナログ値に変換するＤ／Ａ変換部と、Ａ／
Ｄ入力信号と前記Ｄ／Ａ変換部の出力値をアナログレベ
ルで比較し、比較結果を前記Ａ／Ｄレジスタ部に出力す
るコンパレータ部と、前記Ｄ／Ａ変換部の出力値をサン
プルホールドし、Ｄ／Ａ出ヵ端子に出力するサンプルホ
ールド部と、前記Ａ ／ Ｄレジスタ部の設定、前記マ
ルチプレクサ部の切換及びサンプルホールド信号を発生
するタイミング発生部よ構成るＡ／Ｄ、Ｄ／Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24017683A JPS60130924A (ja) | 1983-12-20 | 1983-12-20 | Ａ／ｄ，ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24017683A JPS60130924A (ja) | 1983-12-20 | 1983-12-20 | Ａ／ｄ，ｄ／ａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60130924A true JPS60130924A (ja) | 1985-07-12 |
Family
ID=17055600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24017683A Pending JPS60130924A (ja) | 1983-12-20 | 1983-12-20 | Ａ／ｄ，ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60130924A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62140519A (ja) * | 1985-12-13 | 1987-06-24 | Pioneer Electronic Corp | 標本化周波数変換装置 |
| JPH01286624A (ja) * | 1988-05-13 | 1989-11-17 | Canon Inc | 基準電圧供給回路 |
| JPH0897721A (ja) * | 1994-09-28 | 1996-04-12 | Nec Corp | Ａｄ／ｄａ変換器 |
| JP2008294761A (ja) * | 2007-05-24 | 2008-12-04 | Sanyo Electric Co Ltd | 半導体集積回路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54151367A (en) * | 1978-05-20 | 1979-11-28 | Toshiba Corp | Signal converter |
| JPS55641A (en) * | 1978-06-19 | 1980-01-07 | Hitachi Ltd | Ad/da converter |
| JPS55100741A (en) * | 1979-01-26 | 1980-07-31 | Hitachi Ltd | Multi-input comparator |
| JPS5765924A (en) * | 1980-10-13 | 1982-04-21 | Matsushita Electric Ind Co Ltd | Code converting device |
-
1983
- 1983-12-20 JP JP24017683A patent/JPS60130924A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54151367A (en) * | 1978-05-20 | 1979-11-28 | Toshiba Corp | Signal converter |
| JPS55641A (en) * | 1978-06-19 | 1980-01-07 | Hitachi Ltd | Ad/da converter |
| JPS55100741A (en) * | 1979-01-26 | 1980-07-31 | Hitachi Ltd | Multi-input comparator |
| JPS5765924A (en) * | 1980-10-13 | 1982-04-21 | Matsushita Electric Ind Co Ltd | Code converting device |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62140519A (ja) * | 1985-12-13 | 1987-06-24 | Pioneer Electronic Corp | 標本化周波数変換装置 |
| JPH0457251B2 (ja) * | 1985-12-13 | 1992-09-11 | Pioneer Electronic Corp | |
| JPH01286624A (ja) * | 1988-05-13 | 1989-11-17 | Canon Inc | 基準電圧供給回路 |
| JPH0897721A (ja) * | 1994-09-28 | 1996-04-12 | Nec Corp | Ａｄ／ｄａ変換器 |
| JP2008294761A (ja) * | 2007-05-24 | 2008-12-04 | Sanyo Electric Co Ltd | 半導体集積回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2538067B2 (ja) | 条件書き込み手段を有するランダム・アクセス・メモリ回路 | |
| JP3288694B2 (ja) | マイクロコンピュータ | |
| JPH02113381A (ja) | マイクロプロセッサ | |
| US7013404B2 (en) | Semiconductor integrated circuit characterized by timing adjustment of clock switching control | |
| US5287525A (en) | Software controlled power shutdown in an integrated circuit | |
| JPH09185514A (ja) | 割込み装置 | |
| JPS60130924A (ja) | Ａ／ｄ，ｄ／ａ変換器 | |
| JPH0218498B2 (ja) | ||
| US4999807A (en) | Data input circuit having latch circuit | |
| JP2623979B2 (ja) | ダイナミック型論理回路 | |
| JPS6141192A (ja) | 楽音装置 | |
| JPS63226735A (ja) | レジスタ回路 | |
| US6831583B1 (en) | Integrated circuit comprising a microprocessor and an analogue to digital converter which is selectively operable under the control of the microprocessor and independently of the microprocessor, and a method for operating the integrated circuit | |
| JPH04184791A (ja) | 半導体メモリ | |
| JPS60245313A (ja) | Ａ／ｄ・ｄ／ａ変換器 | |
| JPH01273132A (ja) | マイクロプロセッサ | |
| KR880002500B1 (ko) | 16비트용 고속 a/d 콘버터 | |
| JP2000047849A (ja) | バッファアクセス制御回路 | |
| JPH0619700B2 (ja) | 演算装置 | |
| JP2715656B2 (ja) | アナログ・デジタル変換器 | |
| SU744587A1 (ru) | Микропрограммный процессор | |
| JP3611049B2 (ja) | 内部レジスタ回路 | |
| JPH02310888A (ja) | スタティックランダムアクセスメモリ | |
| JPS63282541A (ja) | アドレス変換装置 | |
| JPS6314497Y2 (ja) |