JP2000047849A - バッファアクセス制御回路 - Google Patents

Abstract

(57)【要約】 【課題】本発明は、同一アドレスの割り付けられる上位
側バッファと下位側バッファとが連続的にアクセスされ
るときに、そのアドレスを１つずつ更新するときに、簡
略な回路構成によりこの処理を実現することを目的とす
る。 【解決手段】下位側バッファアクセス信号をラッチ信号
として、入力端子に入力されるデータをラッチする第１
のラッチ回路と、上位側バッファアクセス信号をラッチ
信号として、入力端子に入力される第１のラッチ回路の
入力するデータと同一のデータをラッチする第２のラッ
チ回路と、２つのラッチ回路のラッチデータが一致する
のか否かを検出する検出回路と、２つのラッチ回路の入
力端子にハイレベルかローレベルのいずれか一方を示す
データを入力するとともに、バッファアクセス信号が発
生するときに、検出回路が一致を検出するときには、そ
のデータのレベルを逆のものに変更する変更回路とを備
えるように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、上位側バッファと
下位側バッファとに分割されるとともに、それらに対し
て同一アドレスが割り付けられるバッファをアクセス先
として、上位側バッファと下位側バッファとが連続的に
アクセスされるときに、そのアドレスを１つずつ更新す
るように処理するバッファアクセス制御回路に関し、特
に、簡略な回路構成によりこの処理を実現するバッファ
アクセス制御回路に関する。

【０００２】上位側バッファと下位側バッファとに分割
されるとともに、それらに対して同一アドレスが割り付
けられるバッファがある。このようなバッファでは、上
位側バッファと下位側バッファとが連続的にアクセスさ
れるときに、アドレスを１つずつ更新していって、その
ようにして更新されていくアドレスの指すバッファのデ
ータ領域にアクセスしていくというアクセス処理を行う
ことがある。このようなアクセス処理は、簡略な回路構
成により実現する必要がある。

【０００３】

【従来の技術】上位側バッファと下位側バッファとに分
割されるとともに、それらに対して同一アドレスが割り
付けられる構成を採るバッファに対するアクセス処理と
しては、上位側バッファと下位側バッファとの対をアク
セス対象とするアクセス処理と、上位側バッファや下位
側バッファをアクセス対象とするアクセス処理とがあ
る。

【０００４】この後者のアクセス処理では、上位側バッ
ファに続けて再び上位側バッファがアクセス先として指
定されるときや、下位側バッファに続けて再び下位側バ
ッファがアクセス先として指定されるときには、アドレ
スを更新することなくアクセスを実行していくととも
に、上位側バッファに続けて下位側バッファがアクセス
先として指定されるときや、下位側バッファに続けて上
位側バッファがアクセス先として指定されるときには、
アドレスを１つカウントアップしていくことでアクセス
を実行していくように処理している。

【０００５】上位側バッファが１バイトで、下位側バッ
ファが１バイトとなる２バイト構成のバッファを具体例
にして説明するならば、図８（ａ）に示すように、先ず
最初に、下位側バッファをアクセス先として指定してＡ
というデータの書込要求が発行されると、上述のアルゴ
リズムに従って、現在のアドレスの指すの下位側バッ
ファにＡというデータが書き込まれ、続いて、再び下位
側バッファをアクセス先として指定してＢというデータ
の書込要求が発行されると、上述のアルゴリズムに従っ
て、先に書き込んだＡを書き換える形で、そのの下位
側バッファにＢというデータが書き込まれることにな
る。

【０００６】同様に、図８（ｂ）に示すように、先ず最
初に、上位側バッファをアクセス先として指定してＡと
いうデータの書込要求が発行されると、上述のアルゴリ
ズムに従って、現在のアドレスの指すの上位側バッフ
ァにＡというデータが書き込まれ、続いて、再び上位側
バッファをアクセス先として指定してＢというデータの
書込要求が発行されると、上述のアルゴリズムに従っ
て、先に書き込んだＡを書き換える形で、そのの上位
側バッファにＢというデータが書き込まれることにな
る。

【０００７】また、図９（ａ）に示すように、先ず最初
に、下位側バッファをアクセス先として指定してＡとい
うデータの書込要求が発行されると、上述のアルゴリズ
ムに従って、現在のアドレスの指すの下位側バッファ
にＡというデータが書き込まれ、続いて、上位側バッフ
ァをアクセス先として指定してＢというデータの書込要
求が発行されると、上述のアルゴリズムに従って、現在
のアドレスの指すの上位側バッファにＢというデータ
が書き込まれた後、現在のアドレスが１つカウントアッ
プされる。

【０００８】そして、その次に、下位側バッファをアク
セス先として指定してＣというデータの書込要求が発行
されると、上述のアルゴリズムに従って、更新された現
在のアドレスの指すの下位側バッファにＣというデー
タが書き込まれ、また、上位側バッファをアクセス先と
して指定してＣというデータの書込要求が発行される
と、上述のアルゴリズムに従って、更新された現在のア
ドレスの指すの上位側バッファにＣというデータが書
き込まれることになる。

【０００９】同様に、図９（ｂ）に示すように、先ず最
初に、上位側バッファをアクセス先として指定してＡと
いうデータの書込要求が発行されると、上述のアルゴリ
ズムに従って、現在のアドレスの指すの上位側バッフ
ァにＡというデータが書き込まれ、続いて、下位側バッ
ファをアクセス先として指定してＢというデータの書込
要求が発行されると、上述のアルゴリズムに従って、現
在のアドレスの指すの下位側バッファにＢというデー
タが書き込まれた後、現在のアドレスが１つカウントア
ップされる。

【００１０】そして、その次に、下位側バッファをアク
セス先として指定してＣというデータの書込要求が発行
されると、上述のアルゴリズムに従って、更新された現
在のアドレスの指すの下位側バッファにＣというデー
タが書き込まれ、また、上位側バッファをアクセス先と
して指定してＣというデータの書込要求が発行される
と、上述のアルゴリズムに従って、更新された現在のア
ドレスの指すの上位側バッファにＣというデータが書
き込まれることになる。

【００１１】図１０に、このようなバッファのアクセス
処理を実行する従来技術を図示する。この図に示すよう
に、従来では、下位側バッファアクセス信号（下位側バ
ッファへのアクセス指示があるときにローレベルを示
す）の立ち下がりで電源電圧をラッチするＤ型フリップ
フロップ回路１００と、上位側バッファアクセス信号
（上位側バッファへのアクセス指示があるときにローレ
ベルを示す）の立ち下がりで電源電圧をラッチするＤ型
フリップフロップ回路１０１と、２つのＤ型フリップフ
ロップ回路１００，１０１のラッチデータの論理積を算
出するＡＮＤ回路１０２と、下位側バッファアクセス信
号か上位側バッファアクセス信号のいずれか一方がロー
レベルを示すときに、ローレベルを示すチェック信号を
出力するチェック信号生成回路１０３と、チェック信号
の立ち上がりでＡＮＤ回路１０２の出力信号を入力し
て、その出力信号がハイレベルを示すときにバッファア
ドレスとなる計数値をカウントアップするアドレスカウ
ンタ回路１０４と、チェック信号の立ち上がりでＡＮＤ
回路１０２の出力信号をラッチして、その出力信号の反
転値を出力するＤ型フリップフロップ回路１０５と、Ｄ
型フリップフロップ回路１０５の出力信号を遅延して、
Ｄ型フリップフロップ回路１００，１０１，１０５のク
リア端子（パルスの立ち下がりでクリア処理に入る）に
出力するディレイ回路１０６とを備えることで、このよ
うなバッファのアクセス処理を実行する構成を採ってい
る。

【００１２】すなわち、この回路構成により、図１１の
タイムチャートに示すように、下位側バッファに続けて
上位側バッファがアクセス先として指定されると、その
上位側バッファアクセス信号の立ち下がり時点で、ＡＮ
Ｄ回路１０２はハイレベルを出力する。

【００１３】これを受けて、アドレスカウンタ回路１０
４は、その上位側バッファアクセス信号の立ち上がりと
なるチェック信号の立ち上がりで、計数値を１つカウン
トアップする。一方、これを受けて、Ｄ型フリップフロ
ップ回路１０５は、そのチェック信号の立ち上がりで、
出力信号をハイレベルからローレベルに転ずる。

【００１４】ディレイ回路１０６は、このＤ型フリップ
フロップ回路１０５の出力信号をΔ時間遅延すること
で、その上位側バッファアクセス信号の立ち上がりから
Δ時間経過後にローレベルに立ち下がる出力信号を出力
し、これを受けて、Ｄ型フリップフロップ回路１００，
１０１，１０５は、保持信号をハイレベルからローレベ
ルにクリアする。

【００１５】そして、ディレイ回路１０６は、クリアさ
れたＤ型フリップフロップ回路１０５の反転出力信号を
Δ時間遅延することで、更に、Δ時間経過するときに、
ハイレベルに立ち上がる信号を出力することで、バッフ
ァアクセス信号が発行される前の状態に復帰する。

【００１６】図１１のタイムチャートでは、下位側バッ
ファに続けて上位側バッファがアクセス先として指定さ
れるときの動作について説明したが、上位側バッファに
続けて下位側バッファがアクセス先として指定されると
きの動作も同様である。図１２に、このときのタイムチ
ャートを示す。

【００１７】このように、従来技術では、下位側バッフ
ァアクセス信号をラッチ信号としてラッチ動作を行うＤ
型フリップフロップ回路１００と、上位側バッファアク
セス信号をラッチ信号としてラッチ動作を行うＤ型フリ
ップフロップ回路１０１と、２つのＤ型フリップフロッ
プ回路１００，１０１のラッチデータの論理積を算出す
るＡＮＤ回路１０２とを用意する構成を採って、バッフ
ァアクセス信号が発行される度に、ＡＮＤ回路１０２の
出力信号を参照することで、上位側バッファと下位側バ
ッファとがアクセス先として連続的に指定されたのか否
かを検出するとともに、それが検出されるときには、デ
ィレイ回路１０６の生成する遅延時間を使って、それの
検出後に２つのＤ型フリップフロップ回路１００，１０
１のラッチデータをクリアしていくように処理してい
た。

【００１８】

【発明が解決しようとする課題】このように、従来技術
に従っていると、上位側バッファと下位側バッファとが
アクセス先として連続的に指定されたのか否かを検出す
るために、ディレイ回路１０６が必要になる。

【００１９】すなわち、上位側バッファと下位側バッフ
ァとがアクセス先として連続的に指定されることで、Ｄ
型フリップフロップ回路１００，１０１がラッチ動作に
入り、チェック信号生成回路１０３の出力するチェック
信号に同期してそれを検出すると、次の検出動作に入る
ために、Ｄ型フリップフロップ回路１００，１０１のラ
ッチデータをクリアしていく必要がある。

【００２０】従来技術では、ディレイ回路１０６の生成
する遅延時間を使って、Ｄ型フリップフロップ回路１０
０，１０１がラッチ動作に入ったことを検出した後の規
定時間の経過後に、このクリア処理を実行するという構
成を採っており、これからディレイ回路１０６が必要に
なるのである。

【００２１】しかしながら、従来技術のように、遅延時
間という不確定な要素を実現するディレイ回路１０６を
用いる構成を採っていると、調整処理が必要になるとい
う問題点がある。

【００２２】すなわち、遅延時間Δが小さすぎると、Ｄ
型フリップフロップ回路１００，１０１がラッチ動作に
入ったのか否かを検出するときに、その前にＤ型フリッ
プフロップ回路１００，１０１をクリアしてしまうとい
う不都合が生ずる。また、遅延時間Δが大きすぎると、
Ｄ型フリップフロップ回路１００，１０１のラッチデー
タをクリアする前に、次のバッファアクセス信号が発行
されてしまうという不都合が生ずる。

【００２３】本発明はかかる事情に鑑みてなされたもの
であって、上位側バッファと下位側バッファとに分割さ
れるとともに、それらに対して同一アドレスが割り付け
られるバッファをアクセス先として、上位側バッファと
下位側バッファとが連続的にアクセスされるときに、そ
のアドレスを１つずつ更新する構成を採るときにあっ
て、簡略な回路構成によりこの処理を実現する新たなバ
ッファアクセス制御回路の提供を目的とする。

【００２４】

【課題を解決するための手段】図１に本発明の原理構成
を図示する。図中、１は本発明を具備するバッファアク
セス制御回路であって、上位側バッファと下位側バッフ
ァとに分割されるとともに、それらに対して同一アドレ
スが割り付けられるバッファをアクセス先として、上位
側バッファと下位側バッファとが連続的にアクセスされ
るときに、そのアドレスを１つずつ更新する処理を行う
ものである。

【００２５】本発明のバッファアクセス制御回路１は、
第１のラッチ回路１０と、第２のラッチ回路１１と、第
１の検出回路１２と、第２の検出回路１３と、変更回路
１４と、アドレスカウンタ回路１５とを備える。

【００２６】この第１のラッチ回路１０は、下位側バッ
ファアクセス信号をラッチ信号として、入力端子に入力
されるデータをラッチする。第２のラッチ回路１１は、
上位側バッファアクセス信号をラッチ信号として、入力
端子に入力される第１のラッチ回路１０の入力するデー
タと同一のデータをラッチする。

【００２７】第１の検出回路１２は、第１のラッチ回路
１０のラッチデータと、第２のラッチ回路１１のラッチ
データとが一致するのか否かを検出する。第２の検出回
路１３は、下位側バッファアクセス信号が発生するとき
と、上位側バッファアクセス信号が発生するときに、そ
の旨を検出する。

【００２８】変更回路１４は、第１及び第２のラッチ回
路１０，１１の入力端子にハイレベルかローレベルのい
ずれか一方を示すデータを入力するとともに、第２の検
出回路１３がバッファアクセス信号の発生を検出すると
きに、第１の検出回路１２が２つのラッチデータの一致
を検出するときには、その入力するデータのレベルを逆
のものに変更する。

【００２９】アドレスカウンタ回路１５は、第２の検出
回路１３がバッファアクセス信号の発生を検出するとき
に、第１の検出回路１２が２つのラッチデータの一致を
検出するときには、バッファアドレスとなる計数値を１
つずつ更新することでバッファアドレスを生成する。

【００３０】このように構成される本発明のバッファア
クセス制御回路では、変更回路１４は、例えば初期値と
して、第１及び第２のラッチ回路１０，１１の入力端子
にハイレベルを出力する。これを受けて、第１のラッチ
回路１０は、下位側バッファアクセス信号が発行される
ときに、ハイレベルをラッチし、第２のラッチ回路１１
は、上位側バッファアクセス信号が発行されるときに、
ハイレベルをラッチする。

【００３１】上位側バッファと下位側バッファとが連続
的にアクセスされることで、第１のラッチ回路１０がハ
イレベルをラッチし、第２のラッチ回路１１がハイレベ
ルをラッチすると、第１の検出回路１２は、第１及び第
２のラッチ回路１０，１１のラッチデータが一致したこ
とを出力する。

【００３２】一方、第２の検出回路１３は、下位側バッ
ファアクセス信号が発生するときと、上位側バッファア
クセス信号が発生するときに、その旨を検出し、これを
受けて、アドレスカウンタ回路１５は、この検出信号が
出力されるときに、第１の検出回路１２が２つのラッチ
データの一致を検出するときには、上位側バッファと下
位側バッファとが連続的にアクセスされたことを判断し
て、バッファアドレスとなる計数値を１つ更新するとと
もに、変更回路１４は、この検出信号が出力されるとき
に、第１の検出回路１２が２つのラッチデータの一致を
検出するときには、上位側バッファと下位側バッファと
が連続的にアクセスされたことを判断して、第１及び第
２のラッチ回路１０，１１の入力端子に出力する信号の
レベルをハイレベルからローレベルに変更する。

【００３３】この変更処理に従って、今度は、第１のラ
ッチ回路１０は、下位側バッファアクセス信号が発行さ
れるときに、ローレベルをラッチし、第２のラッチ回路
１１は、上位側バッファアクセス信号が発行されるとき
に、ローレベルをラッチし、これにより、第１の検出回
路１２は、上位側バッファと下位側バッファとが連続的
にアクセスされるときに、第１及び第２のラッチ回路１
０，１１のラッチデータが一致したことを出力する。

【００３４】これから、アドレスカウンタ回路１５は、
第２の検出回路１３から検出信号が出力されるときに、
第１の検出回路１２が２つのラッチデータの一致を検出
するときには、上位側バッファと下位側バッファとが連
続的にアクセスされたことを判断して、バッファアドレ
スとなる計数値を１つ更新するとともに、変更回路１４
は、この検出信号が出力されるときに、第１の検出回路
１２が２つのラッチデータの一致を検出するときには、
上位側バッファと下位側バッファとが連続的にアクセス
されたことを判断して、今度は、第１及び第２のラッチ
回路１０，１１の入力端子に出力する信号のレベルをロ
ーレベルからハイレベルに変更する。

【００３５】このように、本発明のバッファアクセス制
御回路１によれば、上位側バッファと下位側バッファと
に分割されるとともに、それらに対して同一アドレスが
割り付けられるバッファをアクセス先として、上位側バ
ッファと下位側バッファとが連続的にアクセスされると
きに、そのアドレスを１つずつ更新する処理を行うとき
に、従来技術で必要としたディレイ回路を用いずに、そ
の処理を実行できるようになる。

【００３６】

【発明の実施の形態】以下、実施の形態に従って本発明
を詳細に説明する。図２に、本発明の適用されるメモリ
カード２０の回路構成例を図示する。

【００３７】この図に示すように、本発明の適用される
メモリカード２０は、例えば、フラッシュメモリ２１を
搭載して、パーソナルコンピュータ３０の発行するアク
セス要求に応答して、このフラッシュメモリ２１へのア
クセス処理を実行するものであり、この処理を実現する
ために、フラッシュメモリ２１の他に、ＲＯＭ２３を持
つＣＰＵ２２、フラッシュコントローラ２４、ホストコ
ントローラ２５、バッファ２６、バス２７などを備えて
いる。

【００３８】このＲＯＭ２３には、フラッシュメモリ２
１へのアクセスを実現するプログラムが格納されてお
り、ＣＰＵ２２は、パーソナルコンピュータ３０がアク
セス要求を発行するときに、そのプログラムに従って、
フラッシュコントローラ２４に対してアクセス指示を発
行することで、フラッシュメモリ２１へのアクセスを実
行する処理を行う。

【００３９】フラッシュコントローラ２４は、ＣＰＵ２
２からアクセス指示が発行されるときに、バス２７のバ
ス使用権を獲得して、フラッシュメモリ２１にメモリ制
御のコマンドを発行することで、フラッシュメモリ２１
へのアクセスを実行する。バッファ２６は、フラッシュ
メモリ２１に書き込むデータや、フラッシュメモリ２１
から読み出したデータを格納する。ホストコントローラ
２５は、パーソナルコンピュータ３０との間のインタフ
ェース処理を実行する。

【００４０】図３に、ホストコントローラ２５の回路構
成例を図示する。この図に示すように、ホストコントロ
ーラ２５は、バッファ２５０、アドレスカウンタ回路２
５１、データレジスタ２５２、アクセス変換回路２５
３、スワップロジック回路２５４、フリップフロップ回
路２５５、アクセス検出回路２５６、リセット回路２５
７、スワップ回路２５８などを備えている。

【００４１】このバッファ２５０は、パーソナルコンピ
ュータ３０やフラッシュコントローラ２４との間でやり
取りするデータを格納するものであり、上位側バッファ
と下位側バッファとの２つに分割されている。

【００４２】このバッファ２５０に対するアクセス処理
としては、上位側バッファと下位側バッファとの対をア
クセス対象とするアクセス処理と、上位側バッファや下
位側バッファをアクセス対象とするアクセス処理とがあ
る。

【００４３】この後者のアクセス処理では、図８及び図
９で説明したように、上位側バッファに続けて再び上位
側バッファがアクセス先として指定されるときや、下位
側バッファに続けて再び下位側バッファがアクセス先と
して指定されるときには、アドレスを更新することなく
アクセスを実行していくとともに、上位側バッファに続
けて下位側バッファがアクセス先として指定されるとき
や、下位側バッファに続けて上位側バッファがアクセス
先として指定されるときには、アドレスを１つカウント
アップしていくことでアクセスを実行していくように処
理することになる。

【００４４】アドレスカウンタ回路２５１は、初期値か
ら計数値をカウントアップしていくことで、バッファ２
５０のアドレスを生成する。データレジスタ２５２は、
バッファ２５０に書き込むデータや、バッファ２５０か
ら読み出すデータを保持する。

【００４５】アクセス変換回路２５３は、パーソナルコ
ンピュータ３０の発行する下位側バッファアクセス信号
が続くときに、後続の下位側バッファアクセス信号を上
位側バッファアクセス信号に変換するというスワップ処
理を実行する。すなわち、「下位側バッファアクセス信
号→下位側バッファアクセス信号→下位側バッファアク
セス信号→下位側バッファアクセス信号→下位側バッフ
ァアクセス信号→・・・・」と続くときに、それを、
「下位側バッファアクセス信号→上位側バッファアクセ
ス信号→下位側バッファアクセス信号→上位側バッファ
アクセス信号→下位側バッファアクセス信号→・・・
・」というように変換する。

【００４６】なお、パーソナルコンピュータ３０は、バ
ッファ２５０の窓となるレジスタを通してバッファ２５
０にアクセスすることになるので、パーソナルコンピュ
ータ３０からアクセス変換回路２５３に入力されるアク
セス信号は、いわばレジスタアクセス信号と称すべきも
のである。

【００４７】ここで、アクセス変換回路２５３は、パー
ソナルコンピュータ３０からスワップ処理を実行しない
ことが指示されるときには、パーソナルコンピュータ３
０の発行するアクセス信号をスワップさせずに、そのま
ま出力するという機能を有している。

【００４８】スワップロジック回路２５４は、前回の決
定結果を保持するフリップフロップ回路２５５の保持デ
ータと、パーソナルコンピュータ３０の発行するバッフ
ァアクセス信号（レジスタアクセス信号）とから、下位
側バッファアクセス信号を上位側バッファアクセス信号
に変換するのか否かを決定して、その決定結果をフリッ
プフロップ回路２５５を介してアクセス変換回路２５３
に入力する。

【００４９】アクセス検出回路２５６は、上位側バッフ
ァに続けて下位側バッファがアクセス先として指定され
るときや、下位側バッファに続けて上位側バッファがア
クセス先として指定されるときには、バッファアドレス
を１つカウントアップしていくことでアクセスを実行し
ていくという上述のアクセス処理を実現するものであ
り、アクセス変換回路２５３の出力するバッファアクセ
ス信号を受けて、アドレスカウンタ回路２５１の計数値
を更新する処理を行う。

【００５０】リセット回路２５７は、アドレスカウンタ
回路２５１の計数値をリセットする処理を行う。スワッ
プ回路２５８は、アクセス変換回路２５３のスワップ処
理に対応して、バッファ２５０とデータレジスタ２５２
との間でやり取りされる下位側バッファのデータを上位
側バッファのデータにスワップする処理を行う。

【００５１】図４に、本発明により構成されるアクセス
検出回路２５６の一実施例を図示する。この実施例に従
うアクセス検出回路２５６は、下位側選択回路３００
と、上位側選択回路３０１と、下位側Ｄ型フリップフロ
ップ回路３０２と、上位側Ｄ型フリップフロップ回路３
０３と、一致検出回路３０４と、チェック信号生成回路
３０５と、トグル回路３０６とを備える。

【００５２】この下位側選択回路３００は、アクセス変
換回路２５３から出力される下位側バッファリード信号
と下位側バッファライト信号とを入力して、アクセス変
換回路２５３からの選択指示信号に従って、その内のい
ずれか一方を選択して出力する。上位側選択回路３０１
は、アクセス変換回路２５３から出力される上位側バッ
ファリード信号と上位側バッファライト信号とを入力し
て、アクセス変換回路２５３からの選択指示信号に従っ
て、その内のいずれか一方を選択して出力する。

【００５３】以下、説明の便宜上、下位側選択回路３０
０の出力する信号を下位側バッファアクセス信号と称
し、上位側選択回路３０１の出力する信号を上位側バッ
ファアクセス信号と称する。また、この下位側バッファ
アクセス信号は、下位側バッファへのアクセス指示があ
るときにローレベルを示し、上位側バッファアクセス信
号は、上位側バッファへのアクセス指示があるときにロ
ーレベルを示すことを想定する。

【００５４】下位側Ｄ型フリップフロップ回路３０２
は、下位側選択回路３００の出力する下位側バッファア
クセス信号の立ち下がりでトグル回路３０６の出力信号
をラッチする。上位側Ｄ型フリップフロップ回路３０３
は、上位側選択回路３０１の出力する上位側バッファア
クセス信号の立ち下がりでトグル回路３０６の出力信号
をラッチする。

【００５５】一致検出回路３０４は、下位側Ｄ型フリッ
プフロップ回路３０２のラッチデータと、上位側Ｄ型フ
リップフロップ回路３０３のラッチデータとが一致する
のか否かを検出して、一致することを検出するときには
ハイレベルを出力する。

【００５６】チェック信号生成回路３０５は、下位側選
択回路３００の出力する下位側バッファアクセス信号
か、上位側選択回路３０１の出力する上位側バッファア
クセス信号のいずれか一方がローレベルを示すときに、
ローレベルを示すチェック信号を出力する。

【００５７】このチェック信号生成回路３０５は、例え
ば、下位側選択回路３００の出力する下位側バッファア
クセス信号を反転する反転回路３０７と、上位側選択回
路３０１の出力する上位側バッファアクセス信号を反転
する反転回路３０８と、反転回路３０７の出力信号と反
転回路３０８の出力信号との論理和を算出するＯＲ回路
３０９と、ＯＲ回路３０９の出力信号を反転する反転回
路３１０とで構成される。

【００５８】トグル回路３０６は、フリップフロップ回
路で構成されて、チェック信号生成回路３０５の出力す
るチェック信号の立ち上がりで一致検出回路３０４の出
力信号をサンプリングして、その出力信号がハイレベル
を示すとき、すなわち、下位側Ｄ型フリップフロップ回
路３０２のラッチデータと、上位側Ｄ型フリップフロッ
プ回路３０３のラッチデータとが一致するときには、下
位側Ｄ型フリップフロップ回路３０２及び上位側Ｄ型フ
リップフロップ回路３０３の入力端子に出力する保持信
号のレベルを反転させる。

【００５９】ここで、図３では示さなかったが、アドレ
スカウンタ回路２５１は、チェック信号生成回路３０５
の出力するチェック信号の立ち上がりで一致検出回路３
０４の出力信号をサンプリングして、その出力信号がハ
イレベルを示すとき、すなわち、下位側Ｄ型フリップフ
ロップ回路３０２のラッチデータと、上位側Ｄ型フリッ
プフロップ回路３０３のラッチデータとが一致するとき
には、計数値を１つカウントアップする処理を行う。

【００６０】次に、図５及び図６に示すタイムチャート
を参照しつつ、このように構成されるアクセス検出回路
２５６の動作について説明する。トグル回路３０６は、
初期状態として、下位側Ｄ型フリップフロップ回路３０
２及び上位側Ｄ型フリップフロップ回路３０３の入力端
子に対して、ハイレベルの保持信号を出力する。

【００６１】この状態にあるときに、アクセス変換回路
２５３から下位側バッファアクセス信号が発行される
と、下位側Ｄ型フリップフロップ回路３０２は、その下
位側バッファアクセス信号の立ち下がりでトグル回路３
０６の出力信号をラッチすることで、図５のタイムチャ
ートの「ｄｅｔーＬ」に示すように、ハイレベルの信号
をラッチして出力する。

【００６２】また、この状態にあるときに、アクセス変
換回路２５３から上位側バッファアクセス信号が発行さ
れると、上位側Ｄ型フリップフロップ回路３０３は、そ
の上位側バッファアクセス信号の立ち下がりでトグル回
路３０６の出力信号をラッチすることで、図５のタイム
チャートの「ｄｅｔーＨ」に示すように、ハイレベルの
信号をラッチして出力する。

【００６３】これから、下位側バッファアクセス信号に
続いて上位側バッファアクセス信号が発行されたり、上
位側バッファアクセス信号に続いて下位側バッファアク
セス信号が発行されると、下位側Ｄ型フリップフロップ
回路３０２と上位側Ｄ型フリップフロップ回路３０３と
が共にハイレベルの信号を出力することになるので、一
致検出回路３０４は、２つのフリップフロップ回路３０
２，３０３のラッチデータの一致を検出することで、図
５のタイムチャートの「ｅｑｕ」に示すように、ハイレ
ベルの信号を出力する。

【００６４】一方、チェック信号生成回路３０５は、図
５のタイムチャートの「ｃｈｅｃｋ」に示すように、ア
クセス変換回路２５３から下位側バッファアクセス信号
が発行されるときと、上位側バッファアクセス信号が発
行されるときに、ローレベルを示すチェック信号を出力
する。

【００６５】このチェック信号を受けて、アドレスカウ
ンタ回路２５１は、チェック信号の立ち上がりで一致検
出回路３０４の出力信号をサンプリングして、その出力
信号がハイレベルを示すことを検出すると、図５のタイ
ムチャートに示すように、計数値をカウントアップする
処理を行う。

【００６６】このようにして、アドレスカウンタ回路２
５１は、下位側バッファアクセス信号に続いて上位側バ
ッファアクセス信号が発行されたり、上位側バッファア
クセス信号に続いて下位側バッファアクセス信号が発行
されると、バッファ２５０のアドレスとなる計数値を１
つカウントアップしていく処理を行うのである。

【００６７】一方、このチェック信号を受けて、トグル
回路３０６は、チェック信号の立ち上がりで一致検出回
路３０４の出力信号をサンプリングして、その出力信号
がハイレベルを示すことを検出すると、それまで出力し
ていたハイレベルの保持信号の信号レベルをローレベル
に変更することで、図５のタイムチャートの「ｃｈｇ」
に示すように、下位側Ｄ型フリップフロップ回路３０２
及び上位側Ｄ型フリップフロップ回路３０３の入力端子
に対して、ローレベルの保持信号を出力していく。

【００６８】この状態にあるときに、アクセス変換回路
２５３から下位側バッファアクセス信号が発行される
と、下位側Ｄ型フリップフロップ回路３０２は、その下
位側バッファアクセス信号の立ち下がりでトグル回路３
０６の出力信号をラッチすることで、今度は、図６のタ
イムチャートの「ｄｅｔーＬ」に示すように、ローレベ
ルの信号をラッチして出力する。

【００６９】また、この状態にあるときに、アクセス変
換回路２５３から上位側バッファアクセス信号が発行さ
れると、上位側Ｄ型フリップフロップ回路３０３は、そ
の上位側バッファアクセス信号の立ち下がりでトグル回
路３０６の出力信号をラッチすることで、今度は、図６
のタイムチャートの「ｄｅｔーＨ」に示すように、ロー
レベルの信号をラッチして出力する。

【００７０】これから、下位側バッファアクセス信号に
続いて上位側バッファアクセス信号が発行されたり、上
位側バッファアクセス信号に続いて下位側バッファアク
セス信号が発行されると、下位側Ｄ型フリップフロップ
回路３０２と上位側Ｄ型フリップフロップ回路３０３と
が共にローレベルの信号を出力することになるので、一
致検出回路３０４は、２つのフリップフロップ回路３０
２，３０３のラッチデータの一致を検出することで、図
６のタイムチャートの「ｅｑｕ」に示すように、ハイレ
ベルの信号を出力する。

【００７１】一方、チェック信号生成回路３０５は、上
述したように、下位側バッファアクセス信号が発生する
ときと、上位側バッファアクセス信号が発生するとき
に、ローレベルを示すチェック信号を出力する。

【００７２】このチェック信号を受けて、アドレスカウ
ンタ回路２５１は、チェック信号の立ち上がりで一致検
出回路３０４の出力信号をサンプリングして、その出力
信号がハイレベルを示すことを検出すると、図６のタイ
ムチャートに示すように、計数値をカウントアップする
処理を行う。

【００７３】このようにして、アドレスカウンタ回路２
５１は、下位側バッファアクセス信号に続いて上位側バ
ッファアクセス信号が発行されたり、上位側バッファア
クセス信号に続いて下位側バッファアクセス信号が発行
された後、次にその状態が発行されると、下位側Ｄ型フ
リップフロップ回路３０２及び上位側Ｄ型フリップフロ
ップ回路３０３のクリア処理が実行されなくても、計数
値をカウントアップしていく処理を行うのである。

【００７４】一方、このチェック信号を受けて、トグル
回路３０６は、チェック信号の立ち上がりで一致検出回
路３０４の出力信号をサンプリングして、その出力信号
がハイレベルを示すことを検出すると、それまで出力し
ていたローレベルの保持信号の信号レベルをハイレベル
に変更することで、図６のタイムチャートの「ｃｈｇ」
に示すように、下位側Ｄ型フリップフロップ回路３０２
及び上位側Ｄ型フリップフロップ回路３０３の入力端子
に対して、ハイレベルの保持信号を出力していく。

【００７５】以下、同様の処理を繰り返していくこと
で、アクセス検出回路２５６は、アクセス変換回路２５
３から、下位側バッファアクセス信号に続いて上位側バ
ッファアクセス信号が発行されたり、上位側バッファア
クセス信号に続いて下位側バッファアクセス信号が発行
されると、下位側Ｄ型フリップフロップ回路３０２及び
上位側Ｄ型フリップフロップ回路３０３をクリアするこ
となく、アドレスカウンタ回路２５１の計数値を１つカ
ウントアップしていく処理を行うことになる。

【００７６】図３に示したリセット回路２５７は、この
ようにして計数値をカウントアップしていくアドレスカ
ウンタ回路２５１の計数値のリセット処理を実行する。
図７に、このリセット回路２５７の一実施例を図示す
る。

【００７７】この実施例に従うリセット回路２５７は、
アドレスカウンタ回路２５１の出力する計数値を上限値
と比較し、上限値を超えるときにハイレベルを出力する
上限比較回路４００と、チェック信号生成回路３０５の
出力するチェック信号の立ち上がりで上限比較回路４０
０の出力信号をサンプリングしてラッチするＤ型フリッ
プフロップ回路４０１（クリア信号で初期化される）
と、Ｄ型フリップフロップ回路４０１の出力信号と一致
検出回路３０４の出力信号との論理積を算出することで
リセット信号を生成するＡＮＤ回路４０２とを備える。

【００７８】このように構成されるリセット回路２５７
では、アドレスカウンタ回路２５１の計数値の上限値が
例えば“１００”であるときの例で説明するならば、上
限比較回路４００は、アドレスカウンタ回路２５１の計
数値が“１０１”になるときにハイレベルを出力する。

【００７９】一方、Ｄ型フリップフロップ回路４０１
は、チェック信号生成回路３０５の出力するチェック信
号を受けて、アドレスカウンタ回路２５１の計数値が
“１０１”にカウントアップされるときのチェック信号
の立ち上がりで、上限比較回路４００の出力するハイレ
ベルの信号をラッチして出力する。このとき、一致検出
回路３０４は、上位側バッファアクセス信号と下位側バ
ッファアクセス信号とが連続することでハイレベルの信
号を出力している。

【００８０】これから、ＡＮＤ回路４０２は、Ｄ型フリ
ップフロップ回路４０１の出力するハイレベルの信号
と、一致検出回路３０４の出力するハイレベルの信号と
の論理積を算出することで、アドレスカウンタ回路２５
１の計数値のリセットを指示するハイレベルの信号を出
力する。これにより、アドレスカウンタ回路２５１の計
数値がリセットされ、そのリセットされた計数値の指定
するバッファ２５０の領域が、発行された上位側バッフ
ァアクセス信号及び下位側バッファアクセス信号のアク
セス先として指定されることになる。

【００８１】図示実施例に従って本発明を説明したが、
本発明はこれに限定されるものではない。例えば、実施
例では、フラッシュメモリ２０を用いることを想定した
が、それ以外のメモリを用いることでもよいことは言う
までもない。

【００８２】

【発明の効果】以上説明したように、本発明のバッファ
アクセス制御回路によれば、上位側バッファと下位側バ
ッファとに分割されるとともに、それらに対して同一ア
ドレスが割り付けられるバッファをアクセス先として、
上位側バッファと下位側バッファとが連続的にアクセス
されるときに、そのアドレスを１つずつ更新する処理を
行うときに、従来技術で必要としたディレイ回路を用い
ずに、その処理を実行できるようになる。

【００８３】これから、従来技術で必要としたディレイ
回路の遅延時間の調整処理が不要となって、バッファア
クセス制御回路を調整処理を必要とせずに製造できるよ
うになる。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】メモリカードの回路構成例である。

【図３】ホストコントローラの回路構成例である。

【図４】アクセス検出回路の一実施例である。

【図５】アクセス検出回路のタイムチャートである。

【図６】アクセス検出回路のタイムチャートである。

【図７】リセット回路の一実施例である。

【図８】バッファアクセス処理の説明図である。

【図９】バッファアクセス処理の説明図である。

【図１０】従来技術の説明図である。

【図１１】従来技術の説明図である。

【図１２】従来技術の説明図である。

【符号の説明】

１ バッファアクセス制御回路 １０ 第１のラッチ回路 １１ 第２のラッチ回路 １２ 第１の検出回路 １３ 第２の検出回路 １４ 変更回路 １５ アドレスカウンタ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 長瀬 健 神奈川県横浜市港北区新横浜二丁目15番16 株式会社富士通コンピュータテクノロジ 内 (72)発明者 奥村 嘉樹 神奈川県横浜市港北区新横浜二丁目15番16 株式会社富士通コンピュータテクノロジ 内 (72)発明者 林 朋弘 神奈川県横浜市港北区新横浜二丁目15番16 株式会社富士通コンピュータテクノロジ 内 (72)発明者 ▲高▼松屋 嘉宏 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B022 BA00 CA08 CA09 DA06 FA00

Claims (2)

【特許請求の範囲】
1. 【請求項１】 上位側バッファと下位側バッファとに分
   割されるとともに、それらに対して同一アドレスが割り
   付けられるバッファをアクセス先として、上位側バッフ
   ァと下位側バッファとが連続的にアクセスされるとき
   に、該アドレスを１つずつ更新するように処理するバッ
   ファアクセス制御回路において、 ハイレベルかローレベルのいずれか一方をアクセス先と
   して指定された状態、他方をアクセス先として指定され
   ない状態とする対応関係に従い、上位側バッファ又は下
   位側バッファがアクセス先として指定されるときに、該
   レベルを記録していくことで、上位側バッファと下位側
   バッファとがアクセス先として連続的に指定されたのか
   否かを検出する検出回路と、 上記検出回路が連続的に指定されたことを検出するとき
   に、上記対応関係の規定する定義を逆のものに変更する
   変更回路とを備えることを、 特徴とするバッファアクセス制御回路。
2. 【請求項２】 上位側バッファと下位側バッファとに分
   割されるとともに、それらに対して同一アドレスが割り
   付けられるバッファをアクセス先として、上位側バッフ
   ァと下位側バッファとが連続的にアクセスされるとき
   に、該アドレスを１つずつ更新するように処理するバッ
   ファアクセス制御回路において、 下位側バッファアクセス信号をラッチ信号として、入力
   端子に入力されるデータをラッチする第１のラッチ回路
   と、 上位側バッファアクセス信号をラッチ信号として、入力
   端子に入力される上記データと同一のデータをラッチす
   る第２のラッチ回路と、 上記第１のラッチ回路のラッチデータと、上記第２のラ
   ッチ回路のラッチデータとが一致するのか否かを検出す
   る検出回路と、 上記入力端子にハイレベルかローレベルのいずれか一方
   を示すデータを入力するとともに、上記バッファアクセ
   ス信号のいずれか一方が発生するときに、上記検出回路
   が一致を検出するときには、該データのレベルを逆のも
   のに変更する変更回路とを備えることを、 特徴とするバッファアクセス制御回路。