JPH07287685A - バス選択装置 - Google Patents

Abstract

(57)【要約】 【目的】簡易にシステムバスにおいて、処理速度の高速
化、安定化を実現できるバス選択装置を提供する。 【構成】マスタボードａにおけるＣＰＵ１がスレーブボ
ードｂに対してアクセスを行なうと、タイミング回路１
９は先にｄｓａｃｋ０´信号とｄｓａｃｋ１´信号をア
サートし、その後スレーブ回路１８との応答が可能とな
ったことを検知するとｄｔａｃｋ信号をアサートし、そ
れぞれをバスＢを介してマスタボードａ側の内部アクノ
リッジゲート６および７に与え、ここでｄｔａｃｋ信号
によりｄｓａｃｋ０´信号とｄｓａｃｋ１´信号を同期
化し、ｄｓａｃｋ０信号、ｄｓａｃｋ１信号としてＣＰ
Ｕ１に出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ処理装置等にお
いて、データ転送およびサイズのアクノリッジ信号を用
いて異なるビットのデータポートにアクセス可能にする
ためのバス選択装置に関するものである。

【０００２】

【従来の技術】比較的大規模なパケット交換機等のデー
タ処理装置においては、システム制御のために３２ビッ
トＣＰＵが多く使用されている。そしてこの３２ビット
ＣＰＵとしてモトローラ社のＣＰＵ、ＭＣ６８０２０が
多く使用されている。

【０００３】ＭＣ６８０２０では、ｄｓａｃｋ０、ｄｓ
ａｃｋ１という２本の入力信号を使用しており、この入
力信号が転送アクノリッジの機能と、メモリのポート・
サイズ（バス幅）をＣＰＵに知らせる機能となる。つま
り選択されたメモリは、メモリ・サイクルでアクノリッ
ジを返すと共に、そのアクノリッジ信号にてメモリのバ
ス幅をＣＰＵに知らせる。

【０００４】図３は、上記に示したｄｓａｃｋ０、ｄｓ
ａｃｋ１の入力仕様で、これによって各メモリは８、１
６、３２ビットのバス幅をＣＰＵに返すことになる。こ
のように回路が実際に動作中にバス幅をＣＰＵに返すこ
とで、ＣＰＵはその都度データ幅を切り替え、アクセス
の回数を決定していく方式をダイナミックバスサイジン
グと呼んでいる。

【０００５】従来のダイナミックバスサイジングは、主
にローカル側において適用されており、例えば図４に一
例を示す如く構成で適用されている。図４において、１
ｂは３２ビットＣＰＵを示しており、ＣＰＵ１ｂにはア
ドレスバス９ｂとデータバス１０ｂにより８ビットメモ
リ３ｂ、１６ビットメモリ４ｂおよび３２ビットメモリ
５ｂが接続されている。

【０００６】８ビットメモリ３ｂ、１６ビットメモリ４
ｂおよび３２ビットメモリ５ｂにはそれぞれデコード回
路２ｂとコマンド制御回路６ｂが接続されている。デコ
ード回路２ｂにはさらにダイナミックバスサイジング制
御回路７ｂが接続され、ダイナミックバスサイジング制
御回路７ｂにはコマンド制御回路６ｂとクロック回路８
ｂが接続されている。

【０００７】また、ダイナミックバスサイジング制御回
路７ｂにはｄｓａｃｋ０信号線とｄｓａｃｋ１信号線に
よりＣＰＵ１ｂに接続されている。さらにＣＰＵ１ｂに
は、クロック回路８ｂとコマンド制御回路６ｂが接続さ
れている。

【０００８】図４に示す各ポートは、データバス１０ｂ
の特定の部分に固定的に割り当てられている。８ビット
のポートはデータバス１０ｂのＤ３１〜Ｄ２４に接続さ
れ、１６ビットのポートはデータバスのＤ３１〜Ｄ１６
に接続され、３２ビットのポートはデータバス１０ｂの
Ｄ３１〜Ｄ０に接続される。

【０００９】しかして図４において、ＣＰＵ１ｂが８ビ
ットメモリ３ｂにアクセスした場合、８ビットメモリ３
ｂのアクセス応答が安定した後、ダイナミックバスサイ
ジング制御回路６ｂがｄｓａｃｋ０信号のみをアサート
し、ＣＰＵ１ｂに対しアクセス対象が８ビットポートで
ある表示と、アクセス応答が安定した旨の通知をする。

【００１０】ＣＰＵ１ｂは、これらの表示、通知を受け
有効な８ビットデータのみを取り入れ、他の２４ビット
は関与しない。仮にこのアクセスが３２ビットアクセス
であった場合、残る２４ビットに対し、同様のアクセス
を実行することとなる。また１６ビットメモリ４ｂ、３
２ビットメモリ５ｂに対するアクセスも同様である。

【００１１】このようにしてＭＣ６８０２０のアーキテ
クチャは、バイト、ワード、ロング・ワードのオペラン
ドを扱えるようになっており、データ転送およびサイズ
のアクノレッジ入力（ｄｓａｃｋ０およびｄｓａｃｋ
１）を使って８、１６、および３２ビットのデータ・ポ
ートにアクセスすることができる。このようにダイナミ
ックバスサイジング方式は、バス幅の異なる周辺デバイ
スをインタフェースするために必要不可欠の技術となっ
ている。

【００１２】

【発明が解決しようとする課題】ところで、従来のダイ
ナミックバスサイジングにおいては、上述したように図
４の如くローカルバスにおいて行なっている。そしてこ
の場合、図５に示す如く２つのデータアクノリッジ信号
ｄｓａｃｋ０、ｄｓａｃｋ１間に種々の事情によりΔｔ
で示すスキューが生じることは避けられないが、正常な
ダイナミックバスサイジングを行なうためには、通常こ
のスキューΔｔが数ｎｓしか許容されていない。

【００１３】従来、ダイナミックバスサイジングはロー
カル側でのみ適用されており、データアクノリッジ信号
間のスキューは問題とならなかったが、ダイナミックバ
スサイジングをシステムバス側にて行なうとなると、各
ボード間の実装上のバラツキ、容量性負荷、温度変動、
システムバスにおける信号反射、遅延等によりスキュー
が大きくなるため、実現は困難となっている。

【００１４】さらに、各信号の伝搬速度が高速になるに
つれ周波数も高くなるため、スキューも大きくなり、シ
ステムバス側での実現はより困難となる。そして、スキ
ューを回避するためにクロックをシステムバス側に供給
し、同期を取りながら動作させるにしても、例えばＴＴ
Ｌインタフェースのシステムバスの場合、長手方向距離
が４００ｍｍ程、実装スロット数が２０スロット程の規
模になると、伝搬可能な信号の上限周波数が１６〜２０
ＭＨｚ程に極力制限されてしまう。

【００１５】また、システムバス側で同期を取らずに、
ＣＰＵ内部においてＣＰＵクロックで同期を取るにもｄ
ｓａｃｋ０、ｄｓａｃｋ１双方のタイミングが不明であ
るため、ＣＰＵクロックの１周期分のスキューが発生す
る恐れがあり、実現は困難である。

【００１６】このように、システムバスにおいて処理速
度の高速化、安定化を実現するダイナミックバスサイジ
ングを行なうには、上述したようなデータアクノリッジ
信号間のスキューが大きな問題となっており、スキュー
を０にするバス選択装置の必要性が生じた。

【００１７】本発明は上記のような事情に鑑みてなされ
たものであり、簡易にシステムバスにおいて、処理速度
の高速化、安定化を実現できるバス選択装置を提供する
ことを目的とする。

【００１８】

【課題を解決するための手段】本発明は、異なるビット
のデータポートにアクセス可能にするためのバス選択装
置において、ポートサイズを通知する少なくとも２つの
サイズアクノリッジ信号とデータ転送のアクセス応答タ
イミングをとるデータアクノリッジ信号を生成するとと
もに、前記少なくとも２つのサイズアクノリッジ信号を
前記データアクノリッジ信号より先にアサートする手段
と、前記少なくとも２つのサイズアクノリッジ信号が与
えられるとともに前記データアクノリッジ信号が与えら
れるタイミングで前記少なくとも２つのサイズアクノリ
ッジ信号を同期化してそれぞれデータ転送およびサイズ
のアクノリッジ信号として出力する出力手段により構成
されている。

【００１９】

【作用】本発明によれば、異なるビットのデータポート
にアクセス可能にするためのバス選択装置において、ポ
ートサイズを通知する少なくとも２つのサイズアクノリ
ッジ信号とデータ転送のアクセス応答タイミングをとる
データアクノリッジ信号を生成するとともに、前記少な
くとも２つのサイズアクノリッジ信号を前記データアク
ノリッジ信号より先にアサートし、前記少なくとも２つ
のサイズアクノリッジ信号が与えられるとともに前記デ
ータアクノリッジ信号が与えられるタイミングで前記少
なくとも２つのサイズアクノリッジ信号を同期化してそ
れぞれデータ転送およびサイズのアクノリッジ信号とし
て出力するようにしたので、データアクノリッジ信号で
あるｄｓａｃｋ０信号、ｄｓａｃｋ１信号をマスタボー
ド内部で同期化することができ、ｄｓａｃｋ０信号、ｄ
ｓａｃｋ１信号間でスキューを無くすことができる。

【００２０】

【実施例】以下、本発明の実施例を図面に従い説明す
る。図１は本実施例のシステムバスに接続されたマスタ
ボードおよびスレーブボードの構成を示している。

【００２１】図１においてａはマスタボード、ｂはスレ
ーブボードであり、マスタボードａおよびスレーブボー
ドｂは、それぞれアドレスバスＢ１、データバスＢ２お
よびコントロールバスＢ３からなるシステムバスＢに接
続されている。

【００２２】まず、マスタボードａにおける構成を説明
する。マスタボードａ内では、ＣＰＵ１にクロック発振
回路２、出力バスバッファ３、入出力バスバッファ４が
接続されている。そして出力バスバッファ３はアドレス
バスＢ１に、入出力バスバッファ４はデータバスＢ２に
それぞれ接続されている。ここでクロック発振回路２は
クロックの発振を行ない、出力バスバッファ３はＣＰＵ
１からアドレスバスＢ１にアドレス信号を出力する際の
バッファ機能を有し、入出力バスバッファ４はＣＰＵ１
からデータバスＢ２への、またデータバスＢ２から入出
力バスバッファ４へのデータ信号のためのバッファ機能
を有する。

【００２３】さらにＣＰＵ１は制御線１７によりコント
ロールバスＢ３に接続されており、コントロールバスＢ
３との制御信号のやりとりを行なう。また、ＣＰＵ１は
信号線１５を介して内部アクノリッジゲート６の反転出
力端子に、また信号線１６を介して内部アクノリッジゲ
ート７の反転出力端子にそれぞれ接続されている。ここ
で内部アクノリッジゲート６および７はそれぞれ負論理
ＡＮＤゲートからなっていて、２つの反転入力端子と１
つの反転出力端子を有している。

【００２４】そして、内部アクノリッジゲート６の一方
の反転入力端子は信号線１１を介して、また内部アクノ
リッジゲート７の両方の反転入力端子はそれぞれ信号線
１３、信号線１４を介して入力バスバッファ５に接続さ
れ、内部アクノリッジゲート６のもう一方の反転入力端
子は信号線１２、信号線１４を介して入力バスバッファ
５に接続されている。さらに入力バスバッファ５は制御
線８、９、１０によりコントロールバスＢ３に接続され
ている。

【００２５】ここで入力バスバッファ５はコントロール
バスＢ３を介して送られてくるｄｓａｃｋ０´信号、ｄ
ｓａｃｋ１´信号およびｄｔａｃｋ信号が入力されるよ
うにしている。

【００２６】次に、スレーブボードｂにおける構成を説
明する。スレーブボードｂは、外部デバイスとのＩ／Ｏ
制御等を行なうスレーブ回路１８を有しており、このス
レーブ回路１８には入力バスバッファ２０と入出力バス
バッファ２１が接続されている。そして入力バスバッフ
ァ２０はアドレスバスＢ１に、入出力バスバッファ２１
はデータバスＢ２にそれぞれ接続されている。

【００２７】さらにスレーブ回路１８には、ポートサイ
ズを表示するためのｄｓａｃｋ０´信号、ｄｓａｃｋ１
´信号およびｄｔａｃｋ信号を出力するタイミング回路
１９が接続されている。タイミング回路１９は制御線２
６を介してコントロールバスＢ３に接続されており、ま
た信号線２７、信号線２８、信号線２９を介して出力バ
スバッファ２２に接続されている。さらに出力バスバッ
ファ２２は制御線２３、２４、２５によりコントロール
バスＢ３に接続されている。

【００２８】次に、以上のように構成されたマスタボー
ドａおよびスレーブボードｂの動作説明を行なう。ま
ず、ＣＰＵ１が制御線１７、コントロールバスＢ３およ
び制御線２６を介してスレーブボードｂに対してアクセ
スを行なうと、スレーブボードｂにおけるタイミング回
路１９でＣＰＵ１からのアクセスの検出がされる。

【００２９】すると、タイミング回路１９はサイズ表示
のために、図２（ａ）に示す如くｄｓａｃｋ０´信号を
アサートするとともに、図２（ｂ）に示す如くｄｓａｃ
ｋ１´信号をアサートし、それぞれ信号線２７、信号線
２８に出力する。そしてスレーブ回路１８との応答が可
能となったことを検知すると、図２（ｃ）に示す如くデ
ータタイミング専用データアクノリッジ信号であるｄｔ
ａｃｋ信号をアサートし、信号線２９に出力する。

【００３０】これらｄｓａｃｋ０´信号、ｄｓａｃｋ１
´信号およびデータタイミング専用データアクノリッジ
信号ｄｔａｃｋはバスバッファ２２を介し、それぞれ制
御線２３、２４、２５によりコントロール・バスＢ３に
出力され、さらにそれぞれ制御線８、９、１０によりマ
スタボードａにおける入力バスバッファ５に入力する。

【００３１】そして入力バスバッファ５より、ｄｓａｃ
ｋ０´信号は信号線１１を介して内部アクノリッジゲー
ト６へ、ｄｓａｃｋ１´信号は信号線１３を介して内部
アクノリッジゲート７にそれぞれ与えられ、ｄｔａｃｋ
信号は信号線１４および信号線１２をそれぞれ介して内
部アクノリッジゲート６および７に出力される。

【００３２】この場合、内部アクノリッジゲート６およ
び７では、図２（ａ）（ｂ）に示すタイミングでｄｓａ
ｃｋ０´信号とｄｓａｃｋ１´信号が与えられ、その後
同図（ｃ）に示すタイミングでｄｔａｃｋ信号が与えら
れることにより、このｄｔａｃｋ信号によりｄｓａｃｋ
０´信号とｄｓａｃｋ１´が同期化され、図２（ｄ）
（ｅ）に示すように内部アクノリッジ信号ｄｓａｃｋ０
およびｄｓａｃｋ１信号として信号線１６を介しＣＰＵ
１に出力される。

【００３３】この結果、ＣＰＵ１に出力される２つのデ
ータアクノリッジ信号（ｄｓａｃｋ０、ｄｓａｃｋ１）
は図２（ｄ）、（ｅ）に示す通り、全くスキューがない
状態（Δｔ＝０）でＣＰＵ１へ出力されることとなる。

【００３４】従って、このような実施例によれば、マス
タボードａにおけるＣＰＵ１がスレーブボードｂに対し
てアクセスを行なうと、タイミング回路１９は先にｄｓ
ａｃｋ０´信号とｄｓａｃｋ１´信号をアサートし、そ
の後スレーブ回路１８との応答が可能となったことを検
知するとｄｔａｃｋ信号をアサートし、それぞれをバス
Ｂを介してマスタボードａ側の内部アクノリッジゲート
６および７に与え、ここでｄｔａｃｋ信号によりｄｓａ
ｃｋ０´信号とｄｓａｃｋ１´信号を同期化し、ｄｓａ
ｃｋ０信号、ｄｓａｃｋ１信号としてＣＰＵ１に出力す
るようにしたので、ｄｓａｃｋ０信号、ｄｓａｃｋ１信
号間でスキューを無くすことができ、これにより簡易に
バスＢにおいて処理速度の高速化、安定化を実現できる
ダイナミック・バス・サイジング方法を実現できる。

【００３５】また、スキューが無いことにより、温度変
動等の耐環境性に対しても極めて優れた装置を提供でき
る。なお、本発明は上記実施例のみに限定されず、要旨
を変更しない範囲で適宜変形して実施できる。

【００３６】例えば、機器組み込み型ＣＰＵシステムで
あれば、ほとんどの装置に適用可能である。また、ポー
トサイズ・アクノリッジ信号数が３つ以上となった場合
でも実現可能であり、実用化が予想される６４ビットポ
ート等への適用も可能である。

【００３７】

【発明の効果】本発明によれば、異なるビットのデータ
ポートにアクセス可能にするためのバス選択装置におい
て、ポートサイズを通知する少なくとも２つのサイズア
クノリッジ信号とデータ転送のアクセス応答タイミング
をとるデータアクノリッジ信号を生成するとともに、前
記少なくとも２つのサイズアクノリッジ信号を前記デー
タアクノリッジ信号より先にアサートし、前記少なくと
も２つのサイズアクノリッジ信号が与えられるとともに
前記データアクノリッジ信号が与えられるタイミングで
前記少なくとも２つのサイズアクノリッジ信号を同期化
してそれぞれデータ転送およびサイズのアクノリッジ信
号として出力するようにしたので、データアクノリッジ
信号であるｄｓａｃｋ０信号、ｄｓａｃｋ１信号をマス
タボード内部で同期化することができ、ｄｓａｃｋ０信
号、ｄｓａｃｋ１信号間でスキューを無くすことがで
き、これにより簡易にシステムバスにおいて処理速度の
高速化、安定化を実現できるバス選択装置を実現でき
る。

【図面の簡単な説明】

【図１】本発明の一実施例におけるシステム・バスに接
続されたマスタボードおよびスレーブボードの構成図。

【図２】一実施例におけるサイズ・アクノリッジ信号と
データアクノリッジ信号のアサート状態、同期状態を示
す図。

【図３】ダイナミックバスサイジングにおけるサイズ・
アクノリッジ信号のサイズ表示条件を示した図。

【図４】従来のダイナミックバスサイジングの適用例を
示す構成図。

【図５】従来のデータアクノリッジ信号間に生ずるスキ
ューを示した図。

【符号の説明】

ａ…マスタボード、ｂ…スレーブボード、Ｂ…システム
バス、Ｂ１…アドレスバス、Ｂ２…データバス、Ｂ３…
コントロールバス、１…ＣＰＵ、２…発振回路、３…出
力バスバッファ、４…入出力バスバッファ、５…入力バ
スバッファ、６…内部アクノリッジゲート、７…内部ア
クノリッジゲート、８…制御線、９…制御線、１０…制
御線、１１…信号線、１２…信号線、１３…信号線、１
４…信号線、１５…信号線、１６…信号線、１７…制御
線、１８…スレーブ回路、１９…タイミング回路、２０
…入力バスバッファ、２１…入出力バスバッファ、２２
…出力バスバッファ、２３…制御線、２４…制御線、２
５…制御線、２６…制御線、２７…信号線、２８…信号
線、２９…信号線。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 異なるビットのデータポートにアクセス
   可能にするためのバス選択装置において、 ポートサイズを通知する少なくとも２つのサイズアクノ
   リッジ信号とデータ転送のアクセス応答タイミングをと
   るデータアクノリッジ信号を生成するとともに、前記少
   なくとも２つのサイズアクノリッジ信号を前記データア
   クノリッジ信号より先にアサートする手段と、 前記少なくとも２つのサイズアクノリッジ信号が与えら
   れるとともに前記データアクノリッジ信号が与えられる
   タイミングで前記少なくとも２つのサイズアクノリッジ
   信号を同期化してそれぞれデータ転送およびサイズのア
   クノリッジ信号として出力する出力手段とを具備したこ
   とを特徴とするバス選択装置。