JPH0683762A - バスシステム及び通信用ボード - Google Patents

Abstract

(57)【要約】 【目的】標準バス中、ＶＭＥバス等、データの転送を基
準クロックに対して非同期で行う同一規格の非同期シス
テムバスを内蔵してなる複数のラックを備えて構成され
るバスシステムに関し、信号伝送能力の低下を起こさ
ず、ラック間での信号の送受信を行うことができ、これ
を、例えば、集積回路の製造に使用される電子ビーム露
光装置の制御装置に適用する場合には、スループットの
向上を図ることができるようにする。 【構成】これらラック２、４に、それぞれ、ラック２、
４間の信号の送受信を非同期システムバス１、３のプロ
トコルに従ったタイミングで行う通信用ボード５、６を
格納する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、標準バス中、ＶＭＥ
（Versa Module Euro-card）バス等、データの転送を基
準クロック（システム・クロック）に対して非同期で行
う同一規格の非同期システムバス（非同期標準バス）を
内蔵してなる複数のラック（ユニット・ラック）を備え
て構成されるバスシステム及び通信ボードに関する。

【０００２】ここに、標準バスを活用する場合には、シ
ステムの構成をボード（基板）単位で行うことができる
ので、応用に合わせて柔軟にシステムを構築、拡張し、
小量多品種の要求に応えることができる。

【０００３】ところで、コントロールする対象が小規模
であるバスシステムであれば、１台のラック中に全ての
機能を内蔵させることができるが、例えば、集積回路の
製造に使用される電子ビーム露光装置の制御装置に使用
されるバスシステム等では、１台のラックでは足りず、
複数のラックを必要とする。

【０００４】ここに、標準バスがＶＭＥバス等、データ
の転送を基準クロックに対して非同期で行う非同期シス
テムバスの場合には、ラック間の接続（通信）をいかに
して行うかが問題となる。

【０００５】

【従来の技術】従来、非同期システムバス、例えば、Ｖ
ＭＥバスを使用してなる複数のラックを備えて構成され
るバスシステムでは、ラック間の接続は、ＧＰＩＢ（ge
neralpurpose interface bus）や、ＲＳ２３２Ｃを使用
して行われていた。

【０００６】

【発明が解決しようとする課題】ここに、ＧＰＩＢや、
ＲＳ２３２Ｃは、ＶＭＥバスとプロトコルが全く異な
り、ＶＭＥバスよりも転送速度の遅いインタフェースで
あるため、ラック間での通信がシステムのスループット
の低下を招いてしまうという問題点があった。

【０００７】本発明は、かかる点に鑑み、信号伝送能力
の低下を起こさず、ラック間での信号の送受信を行うこ
とができ、これを、例えば、集積回路の製造に使用され
る電子ビーム露光装置の制御装置に適用する場合には、
スループットの向上を図ることができるようにしたバス
システム及び通信用ボードを提供することを目的とす
る。

【０００８】

【課題を解決するための手段】図１は本発明によるバス
システムの原理説明図であり、本発明によるバスシステ
ムは、非同期システムバス１を内蔵してなるラック２
と、非同期システムバス１と同一規格の非同期システム
バス３を内蔵してなるラック４とを備え、これらラック
２、４には、それぞれ、これらラック２、４間の信号の
送受信を非同期システムバス１、３のプロトコルに従っ
たタイミングで行う通信用ボード５、６が格納されて構
成される。

【０００９】ここに、ラック２には、例えば、本発明に
よる第１の通信用ボード、即ち、非同期システムバス１
に出力された非同期システムバス３に転送すべき信号を
入力して非同期システムバス１、３のプロトコルに従っ
たタイミングに調整してラック４に対して出力する回路
部分５Ａと、ラック４からラック２に対して非同期シス
テムバス１、３のプロトコルに従ったタイミングで出力
されたデータ信号を入力して非同期システムバス１、３
のプロトコルに従ったタイミングに調整して非同期シス
テムバス１に対して出力する回路部分５Ｂとを含んでな
る通信用ボード５が格納される。

【００１０】また、ラック４には、例えば、本発明によ
る第２の通信用ボード、即ち、ラック２から非同期シス
テムバス１、３のプロトコルに従ったタイミングで出力
された非同期システムバス３に転送すべき信号を入力し
て非同期システムバス１、３のプロトコルに従ったタイ
ミングに調整して非同期システムバス３に対して出力す
る回路部分６Ａと、非同期システムバス３に出力された
非同期システムバス１に転送すべきデータ信号を入力し
て非同期システムバス１、３のプロトコルに従ったタイ
ミングに調整してラック２に対して出力する回路部分６
Ｂとを含んでなる通信用ボード６が格納される。

【００１１】なお、７₁、７_nはラック２に格納された通
信用ボード５以外のボード、例えば、ＣＰＵボードやメ
モリボード、８₁、８_nはラック４に格納された通信用ボ
ード６以外のボード、例えば、ＣＰＵボードやメモリボ
ードである。

【００１２】また、９は通信用ボード５と通信用ボード
６とを接続する通信路であり、通信路９と通信用のボー
ド５及び通信路９と通信用のボード６とはそれぞれコネ
クタ（図示せず）により接続される。

【００１３】

【作用】本発明では、ラック２、４には、それぞれ、ラ
ック２、４間の信号の送受信を非同期システムバス１、
３のプロトコルに従ったタイミングで行う通信用ボード
５、６が格納されているので、ラック２、４間の信号の
送受信を非同期システムバス１、３のプロトコルに従っ
たタイミングで行うことができる。

【００１４】したがって、ラック２、４間の信号伝送能
力の低下を起こさず、ラック２、４間で信号の送受信を
行うことができるので、これを、例えば、集積回路の製
造に使用される電子ビーム露光装置の制御装置に適用す
る場合には、スループットの向上を図ることができる。

【００１５】

【実施例】以下、図２〜図６を参照して、本発明による
バスシステム及び通信ボードの一実施例について、ＶＭ
Ｅバスを内蔵した２個のラックを備えてなるバスシステ
ムを例にして説明する。

【００１６】図２は本発明によるバスシステムの一実施
例の要部を示すブロック図であり、１０、１１はラック
であり、これらラック１０、１１において、１２、１３
はＶＭＥバス、１４は本発明による第１の通信ボード
（以下、マスタボードという）の一実施例、１５は本発
明による第２の通信ボード（以下、スレーブボードとい
う）の一実施例である。

【００１７】なお、９５はマスタボード１４とスレーブ
ボード１５とを接続する通信路であり、通信路９５とマ
スタボード１４及び通信路９５とスレーブボード１５と
はそれぞれコネクタ（図示せず）により接続される。

【００１８】ここに、マスタボード１４において、１６
はＶＭＥバス１２に出力されたＶＭＥバス１３に転送す
べきアドレス修飾信号を入力する入力ドライバ、１７は
入力ドライバ１６から出力されるアドレス修飾信号をＶ
ＭＥバスのプロトコルに従ったタイミングに調整して出
力するタイミング調整回路、１８はタイミング調整回路
１７から出力されるアドレス修飾信号をスレーブボード
１５に対して出力する出力ドライバである。

【００１９】また、スレーブボード１５において、１９
はマスタボード１４から出力されたＶＭＥバス１３に転
送すべきアドレス修飾信号を入力する入力ドライバ、２
０は入力ドライバ１９から出力されるアドレス修飾信号
をＶＭＥバスのプロトコルに従ったタイミングに調整し
て出力するタイミング調整回路、２１はタイミング調整
回路２０から出力されるアドレス修飾信号をＶＭＥバス
１３に対して出力する出力ドライバである。

【００２０】また、マスタボード１４において、２２は
ＶＭＥバス１２に出力されたＶＭＥバス１３に転送すべ
きコントロール・ストローブ信号を入力する入力ドライ
バ、２３は入力ドライバ２２から出力されるコントロー
ル・ストローブ信号をＶＭＥバスのプロトコルに従った
タイミングに調整して出力するタイミング調整回路、２
４はタイミング調整回路２３から出力されるコントロー
ル・ストローブ信号をスレーブボード１５に対して出力
する出力ドライバである。

【００２１】また、スレーブボード１５において、２５
はマスタボード１４から出力されたＶＭＥバス１３に転
送すべきコントロール・ストローブ信号を入力する入力
ドライバ、２６は入力ドライバ２５から出力されるコン
トロール・ストローブ信号をＶＭＥバスのプロトコルに
従ったタイミングに調整して出力するタイミング調整回
路、２７はタイミング調整回路２６から出力されるコン
トロール・ストローブ信号をＶＭＥバス１３に対して出
力する出力ドライバである。

【００２２】また、マスタボード１４において、２８は
ＶＭＥバス１２に出力されたＶＭＥバス１３に転送すべ
きアドレス信号を入力する入力ドライバ、２９は入力ド
ライバ２８から出力されるアドレス信号をＶＭＥバスの
プロトコルに従ったタイミングに調整して出力するタイ
ミング調整回路、３０はタイミング調整回路２９から出
力されるアドレス信号をスレーブボード１５に対して出
力する出力ドライバである。

【００２３】また、スレーブボード１５において、３１
はマスタボード１４から出力されたＶＭＥバス１３に転
送すべきアドレス信号を入力する入力ドライバ、３２は
入力ドライバ３１から出力されるアドレス信号をＶＭＥ
バスのプロトコルに従ったタイミングに調整して出力す
るタイミング調整回路、３３はタイミング調整回路３２
から出力されるアドレス信号をＶＭＥバス１３に対して
出力する出力ドライバである。

【００２４】また、マスタボード１４において、３４は
ＶＭＥバス１２に出力されたＶＭＥバス１３に転送すべ
きデータ信号の入力又はＶＭＥバス１２に転送すべきデ
ータ信号の出力を行う入出力ドライバ、３５は入出力ド
ライバ３４から出力されるデータ信号をＶＭＥバスのプ
ロトコルに従ったタイミングに調整して出力するタイミ
ング調整回路である。

【００２５】また、３６はタイミング調整回路３５から
出力されるデータ信号のスレーブボード１５に対する出
力又はスレーブボード１５から出力されるＶＭＥバス１
２に転送すべきデータ信号の入力を行う入出力ドライ
バ、３７は入出力ドライバ３６から出力されたデータ信
号をＶＭＥバスのプロトコルに従ったタイミングに調整
して出力するタイミング調整回路である。

【００２６】また、スレーブボード１５において、３８
はマスタボード１４から出力されたＶＭＥバス１３に転
送すべきデータ信号の入力又はＶＭＥバス１２に転送す
べきデータ信号の出力を行う入出力ドライバ、３９は入
出力ドライバ３８から出力されるデータ信号をＶＭＥバ
スのプロトコルに従ったタイミングに調整して出力する
タイミング調整回路である。

【００２７】また、４０はタイミング調整回路３９から
出力されるデータ信号のＶＭＥバス１３に対する出力又
はＶＭＥバス１３に出力されたＶＭＥバス１２に転送す
べきデータ信号の入力を行う入出力ドライバ、４１は入
出力ドライバ４０から出力されるデータ信号をＶＭＥバ
スのプロトコルに従ったタイミングに調整して出力する
タイミング調整回路である。

【００２８】また、スレーブボード１５において、４２
はＶＭＥバス１３に出力されたＶＭＥバス１２に転送す
べき応答信号及び割込み信号を入力する入力ドライバ、
４３は入力ドライバ４２から出力される応答信号及び割
込み信号をマスタボード１４に出力する出力ドライバで
ある。

【００２９】また、マスタボード１４において、４４は
スレーブボード１５から出力される応答信号及び割込み
信号を入力する入力ドライバ、４５は入力ドライバ４４
から出力される応答信号及び割込み信号をＶＭＥバス１
２に出力する出力ドライバである。

【００３０】また、スレーブボード１５において、４６
はＶＭＥバス１３に出力されたＶＭＥバス１３に転送す
べきバス使用要求信号を入力する入力ドライバ、４７は
入力ドライバ４６から出力されるバス使用要求信号をマ
スタボード１４に対して出力する出力ドライバである。

【００３１】また、マスタボード１４において、４８は
スレーブボード１５から出力されるＶＭＥバス１２に転
送すべき使用要求信号を入力する入力ドライバ、４９は
入力ドライバ４８から出力されるバス使用要求信号をＶ
ＭＥバス１２に出力する出力ドライバである。

【００３２】また、マスタボード１４において、５０は
ＶＭＥバス１２に出力されたＶＭＥバス１３に転送すべ
きバス使用許可信号を入力する入力ドライバ、５１は入
力ドライバ５０から出力されるバス使用許可信号をスレ
ーブボード１５に対して出力する出力ドライバである。

【００３３】また、スレーブボード１５において、５２
はマスタボード１４から出力されるＶＭＥバス１３に転
送すべきバス使用許可信号を入力する入力ドライバ、５
３は入力ドライバ５２から出力されるバス使用許可信号
をＶＭＥバス１３に出力する出力ドライバである。

【００３４】ここに、図３は、マスタボード１４上に構
成される回路の一部分を具体的に示す回路図であり、図
中、５４は３０ＭＨｚの基準クロックＣＬＫを発生する
基準クロック発生回路、／ＳＹＳＲＳＴはシステムをリ
セットするシステムリセット信号、／ＳＹＳＦＡＩＬは
システムの異常を表示するシステム異常表示信号、５５
はシステムリセット信号／ＳＹＳＲＳＴ、システム異常
表示信号／ＳＹＳＦＡＩＬ、基準クロックＣＬＫ用のド
ライバである。

【００３５】また、ＡＭ０〜ＡＭ５はアドレス修飾信
号、５６〜５８は入力ドライバ１６を介して入力される
アドレス修飾信号ＡＭ０〜ＡＭ５をＶＭＥバスのプロト
コルに従ったタイミングに調整して出力するタイミング
調整回路１７（図２参照）を構成するフリップフロップ
である。

【００３６】この例では、入力ドライバ１６を介して入
力されるアドレス修飾信号ＡＭ０〜ＡＭ５は、基準クロ
ックＣＬＫに同期してフリップフロップ５６にラッチさ
れ、これにより電圧レベルが確定されると共に、フリッ
プフロップ５６〜５８により構成されるシフトレジスタ
により所定時間遅延されてＶＭＥバスのプロトコルに従
ったタイミングでフリップフロップ５８から出力され
る。

【００３７】また、／ＡＳ、／ＤＳ０、／ＤＳ１、／Ｗ
ＲＩＴＥ、／ＩＡＣＫ、／ＬＷＯＲＤはコントロール・
ストローブ信号であり、／ＡＳはアドレス・ストローブ
信号、／ＤＳ０、／ＤＳ１はデータ・ストローブ信号、
／ＷＲＩＴＥはライト／リード指示信号、／ＩＡＣＫは
割込み要求許可信号、／ＬＷＯＲＤは最大語長の場合を
示す最大語長表示信号である。これらは、データ及びア
ドレスの有効時間を特定している。

【００３８】また、５９〜６１は入力ドライバ２２を介
して入力されるアドレス・ストローブ信号／ＡＳ、デー
タ・ストローブ信号／ＤＳ０、／ＤＳ１、ライト／リー
ド指示信号／ＷＲＩＴＥ、割込み要求許可信号／ＩＡＣ
Ｋ、最大語長表示信号／ＬＷＯＲＤをＶＭＥバスのプロ
トコルに従ったタイミングに調整して出力するタイミン
グ調整回路２３（図２参照）を構成するフリップフロッ
プである。

【００３９】この例では、入力ドライバ２２を介して入
力されるアドレス・ストローブ信号／ＡＳ、データ・ス
トローブ信号／ＤＳ０、／ＤＳ１、ライト／リード指示
信号／ＷＲＩＴＥ、割込み要求許可信号／ＩＡＣＫ、最
大語長表示信号／ＬＷＯＲＤは、基準クロックＣＬＫに
同期してフリップフロップ５９にラッチされ、これによ
り電圧レベルが確定されると共に、フリップフロップ５
９〜６１により構成されるシフトレジスタにより所定時
間遅延されてＶＭＥバスのプロトコルに従ったタイミン
グでフリップフロップ６１から出力される。

【００４０】また、Ａ１〜Ａ３１はアドレス信号、６２
はフリップフロップ、６３はインバータであり、フリッ
プフロップ６２は、入力ドライバ２２から出力されるア
ドレス・ストローブ信号／ＡＳを反転した信号により制
御されて、アドレス信号Ａ１〜Ａ３１を所定時間遅延さ
せてＶＭＥバスのプロトコルに従ったタイミングで出力
するように構成されている。

【００４１】また、Ｄ０〜Ｄ３１はデータ信号、６４、
６５はフリップフロップ、６６、６７はインバータ、６
８〜７０はＡＮＤ回路、７１はＯＲ回路であり、フリッ
プフロップ６４、６５において、／ＯＣは出力制御端子
である。

【００４２】ここに、フリップフロップ６４は、フリッ
プフロップ６０から出力されるデータ・ストローブ信号
／ＤＳ０、／ＤＳ１の論理積信号に制御されて、入出力
ドライバ３４から出力されたデータ信号Ｄ０〜Ｄ３１を
ラッチし、これらデータ信号Ｄ０〜Ｄ３１の電圧レベル
を確定すると共に、入力ドライバ２２から出力されるラ
イト／リード指示信号／ＷＲＩＴＥに制御されて、ラッ
チしたデータ信号Ｄ０〜Ｄ３１を所定時間遅延させて、
ＶＭＥバスのプロトコルに従ったタイミングで出力する
ように構成されている。

【００４３】また、フリップフロップ６５は、フリップ
フロップ６０から出力されるデータ・ストローブ信号／
ＤＳ０、／ＤＳ１の論理積信号に制御されて、入出力ド
ライバ３６から出力されたデータ信号Ｄ０〜Ｄ３１をラ
ッチし、これらデータ信号Ｄ０〜Ｄ３１の電圧レベルを
確定すると共に、入力ドライバ２２から出力されるライ
ト／リード指示信号／ＷＲＩＴＥに制御されて、ラッチ
したデータ信号Ｄ０〜Ｄ３１を所定時間遅延させて出力
するように構成されている。

【００４４】また、この例では、入出力ドライバ３４
は、インバータ６６から出力される応答信号／ＤＴＡＣ
Ｋと入力ドライバ２２から出力されるライト／リード指
示信号／ＷＲＩＴＥとの論理積信号と、入力ドライバ２
２から出力されるデータ・ストローブ信号／ＤＳ０、／
ＤＳ１の論理積信号との論理和信号によりＯＮ、ＯＦＦ
を制御されると共に、ライト／リード指示信号／ＷＲＩ
ＴＥを反転させた信号に入出力の方向が制御される。

【００４５】即ち、本実施例においては、フリップフロ
ップ６５と入出力ドライバ３４とでスレーブボード１５
から転送されてきたデータ信号Ｄ０〜Ｄ３１をＶＭＥバ
スのプロトコルに従ったタイミングに調整するタイミン
グ調整回路３７（図２参照）が構成されている。また、
ＩＲＱ１〜ＩＲＱ７は割込み信号である。

【００４６】なお、図４は、マスタボード１４における
アドレス・ストローブ信号／ＡＳ、ライト／リード指示
信号／ＷＲＩＴＥ、データ・ストローブ信号／ＤＳ０、
／ＤＳ１、応答信号／ＤＴＡＣＫの入出力のタイミング
を示す波形図である。

【００４７】また、図５は、スレーブボード１５上に構
成される回路の一部分を具体的に示す回路図であり、図
中、７２は３０ＭＨｚの基準クロックＣＬＫを発生する
基準クロック発生回路、７３はシステムリセット信号／
ＳＹＳＲＳＴ、システム異常表示信号／ＳＹＳＦＡＩ
Ｌ、基準クロックＣＬＫ用のドライバである。

【００４８】また、７４〜７６は入力ドライバ１９を介
して入力されるアドレス修飾信号ＡＭ０〜ＡＭ５をＶＭ
Ｅバスのプロトコルにタイミングを調整して出力するタ
イミング調整回路２０（図２参照）を構成するフリップ
フロップである。

【００４９】この例では、入力ドライバ１９を介して入
力されるアドレス修飾信号ＡＭ０〜ＡＭ５は、基準クロ
ックＣＬＫに同期してフリップフロップ７４にラッチさ
れ、これにより電圧レベルが確定されると共に、フリッ
プフロップ７４〜７６により構成されるシフトレジスタ
により所定時間遅延されてＶＭＥバスのプロトコルに従
ったタイミングでフリップフロップ７６から出力され
る。

【００５０】また、７７〜７９は入力ドライバ２５を介
して入力されるアドレス・ストローブ信号／ＡＳ、デー
タ・ストローブ信号／ＤＳ０、／ＤＳ１、ライト／リー
ド指示信号／ＷＲＩＴＥ、割込み要求許可信号／ＩＡＣ
Ｋ、最大語長表示信号／ＬＷＯＲＤをＶＭＥバスのプロ
トコルに従ったタイミングに調整して出力するタイミン
グ調整回路２６（図２参照）を構成するフリップフロッ
プである。

【００５１】この例では、入力ドライバ２５を介して入
力されるアドレス・ストローブ信号／ＡＳ、データ・ス
トローブ信号／ＤＳ０、／ＤＳ１、ライト／リード指示
信号／ＷＲＩＴＥ、割込み要求許可信号／ＩＡＣＫ、最
大語長表示信号／ＬＷＯＲＤは、基準クロックＣＬＫに
同期してフリップフロップ７７にラッチされ、これによ
り電圧レベルが確定されると共に、フリップフロップ７
７〜７９により構成されるシフトレジスタにより所定時
間遅延されてＶＭＥバスのプロトコルに従ったタイミン
グでフリップフロップ７９から出力される。

【００５２】また、８０〜８２はフリップフロップ、８
３〜８５はインバータ、８６はＡＮＤ回路であり、フリ
ップフロップ８０は、入力ドライバ３１を介して入力さ
れるアドレス信号Ａ１〜Ａ３１を入力ドライバ２５から
出力されるアドレス・ストローブ信号／ＡＳを反転した
信号に制御されてラッチするように構成されている。

【００５３】また、出力ドライバ３３は、フリップフロ
ップ８０から出力されるアドレス信号Ａ１〜Ａ３１を入
力ドライバ２５から出力されるアドレス・ストローブ信
号／ＡＳと、フリップフロップ８２の出力信号との論理
積信号にＯＮ、ＯＦＦを制御されるように構成されてい
る。

【００５４】即ち、本実施例においては、フリップフロ
ップ８０と出力ドライバ３３とでマスタボード１４から
転送されてきたアドレス信号Ａ１〜Ａ３１をＶＭＥバス
のプロトコルに従ったタイミングに調整するタイミング
調整回路が構成されている。

【００５５】また、８７、８８はフリップフロップ、８
９〜９２はＡＮＤ回路、９３はＯＲ回路、９４はインバ
ータであり、フリップフロップ８７は、入出力ドライバ
３８を介して入力されるデータ信号Ｄ０〜Ｄ３１を入力
ドライバ２５から出力されるデータ・ストローブ信号／
ＤＳ０、／ＤＳ１の論理積信号に制御されてラッチし、
入力ドライバ２５から出力されるライト／リード指示信
号／ＷＲＩＴＥに制御されてラッチしたデータ信号Ｄ０
〜Ｄ３１を出力するように構成されている。

【００５６】また、入出力ドライバ４０は、フリップフ
ロップ７９から出力されるライト／リード指示信号／Ｗ
ＲＩＴＥとフリップフロップ８２の出力信号との論理積
信号と、フリップフロップ７７から出力されるデータ・
ストローブ信号／ＤＳ０、／ＤＳ１の論理積信号との論
理和信号によりＯＮ、ＯＦＦを制御され、また、フリッ
プフロップ７９から出力されるライト／リード指示信号
／ＷＲＩＴＥにより入出力の方向を制御されるように構
成されている。

【００５７】即ち、本実施例においては、フリップフロ
ップ８７と入出力ドライバ４０とでマスタボード１４か
ら転送されてきたデータ信号Ｄ０〜Ｄ３１をＶＭＥバス
のプロトコルに従ったタイミングに調整するタイミング
調整回路３９（図２参照）が構成されている。

【００５８】また、フリップフロップ８８は、入出力ド
ライバ４０を介して入力されるデータ信号Ｄ０〜Ｄ３１
を入力ドライバ２５から出力されるデータ・ストローブ
信号／ＤＳ０、／ＤＳ１の論理積信号に制御されてラッ
チし、入力ドライバ２５から出力されるライト／リード
指示信号／ＷＲＩＴＥを反転した信号に制御されて、ラ
ッチしたデータ信号Ｄ０〜Ｄ３１を出力するように構成
されている。

【００５９】また、入出力ドライバ３８は、フリップフ
ロップ７７から出力されるフリップフロップ８２の出力
信号と入力ドライバ２５から出力されるライト／リード
指示信号／ＷＲＩＴＥとの論理積信号によりＯＮ、ＯＦ
Ｆが制御され、また、入力ドライバ２５から出力される
ライト／リード指示信号／ＷＲＩＴＥにより入出力の方
向が制御されるように構成されている。

【００６０】即ち、本実施例においては、フリップフロ
ップ８８と入出力ドライバ３８とでスレーブボード１５
から転送されてきたデータ信号Ｄ０〜Ｄ３１をＶＭＥバ
スのプロトコルに従ったタイミングに調整するタイミン
グ調整回路４１（図２参照）が構成されている。

【００６１】かかる本実施例においては、マスタボード
１４には、ＶＭＥバス１２に出力されたＶＭＥバス１３
に転送すべき信号のうち、アドレス修飾信号ＡＭ０〜Ａ
Ｍ５、アドレス・ストローブ信号／ＡＳ、データ・スト
ローブ信号／ＤＳ０、／ＤＳ１、ライト／リード指示信
号／ＷＲＩＴＥ、割込み要求許可信号／ＩＡＣＫ、最大
語長表示信号／ＬＷＯＲＤ、アドレス信号Ａ１〜Ａ３
１、データ信号Ｄ０〜Ｄ３１をＶＭＥバスのプロトコル
に従ったタイミングに調整してラック１１に対して出力
する回路部分が備えられている。

【００６２】また、スレーブボード１５には、マスタボ
ード１４から出力されたアドレス修飾信号ＡＭ０〜ＡＭ
５、アドレス・ストローブ信号／ＡＳ、データ・ストロ
ーブ信号／ＤＳ０、／ＤＳ１、ライト／リード指示信号
／ＷＲＩＴＥ、割込み要求許可信号／ＩＡＣＫ、最大語
長表示信号／ＬＷＯＲＤ、アドレス信号Ａ１〜Ａ３１及
びデータ信号Ｄ０〜Ｄ３１をＶＭＥバスのプロトコルに
従ったタイミングに調整してＶＭＥバス１３に対して出
力する回路部分が備えられている。

【００６３】この結果、ラック１０、１１間の信号伝送
能力の低下を起こさず、ＶＭＥバス１２に出力されたア
ドレス修飾信号ＡＭ０〜ＡＭ５、アドレス・ストローブ
信号／ＡＳ、データ・ストローブ信号／ＤＳ０、／ＤＳ
１、ライト／リード指示信号／ＷＲＩＴＥ、割込み要求
許可信号／ＩＡＣＫ、最大語長表示信号／ＬＷＯＲＤ、
アドレス信号Ａ１〜Ａ３１及びデータ信号Ｄ０〜Ｄ３１
をＶＭＥバス１３に転送することができる。

【００６４】また、スレーブボード１５には、ＶＭＥバ
ス１３に出力されたＶＭＥバス１２に転送すべきデータ
信号Ｄ０〜Ｄ３１を入力してＶＭＥバスのプロトコルに
従ったタイミングに調整してラック１０に対して出力す
る回路部分が備えられている。

【００６５】また、マスタボード１４には、スレーブボ
ード１５からラック１０に対して出力されたデータ信号
Ｄ０〜Ｄ３１を入力してＶＭＥバスのプロトコルに従っ
たタイミングに調整してＶＭＥバス１２に対して出力す
る回路部分が備えられている。

【００６６】この結果、ラック１０、１１間の信号伝送
能力の低下を起こさず、ＶＭＥバス１３に出力されたＶ
ＭＥバス１２に転送すべきデータ信号Ｄ０〜Ｄ３１をＶ
ＭＥバス１２に転送することができる。

【００６７】このように、本実施例によれば、信号伝送
能力の低下を起こさず、ラック１０、１１間で信号の送
受信を行うことができるので、これを、例えば、電子ビ
ーム露光装置の制御装置を構成する場合には、スループ
ットの向上を図ることができる。

【００６８】なお、上述の実施例においては、スレーブ
ボードを格納したラックとして１個のラックを備えたバ
スシステムについて説明したが、本発明は、スレーブボ
ードを格納したラックとして複数のラックを備えたバス
システムについても適用することができ、この場合に
は、マスタボードはスレーブボードにデイジーチェイン
接続するようにすれば良い。

【００６９】

【発明の効果】以上のように、本発明によれば、ラック
間の信号伝送能力の低下を起こさず、ラック間での信号
の送受信を行うことができるので、これを産業用の制御
装置、例えば、集積回路の製造に使用される電子ビーム
露光装置の制御装置に適用する場合には、スループット
の向上を図ることができる。

【図面の簡単な説明】

【図１】本発明によるバスシステムの原理説明図であ
る。

【図２】本発明によるバスシステム及び通信用ボードの
一実施例の要部を示す回路図である。

【図３】マスタボード上に構成される回路の一部分を具
体的に示す回路図である。

【図４】マスタボードにおけるコントロール・ストロー
ブ信号の一部分の入出力のタイミングを示す波形図であ
る。

【図５】スレーブボード上に構成される回路の一部分を
具体的に示す回路図である。

【図６】スレーブボードにおけるコントロール・ストロ
ーブ信号の一部分の入出力のタイミングを示す波形図で
ある。

【符号の説明】

１、３ 非同期システムバス ２、４ ラック（ユニット・ラック） ５、６ 通信用のボード ７₁、７_n 通信用のボード以外のボード ８₁、８_n 通信用のボード以外のボード ９ 通信路

Claims (6)

【特許請求の範囲】
1. 【請求項１】第１の非同期システムバス（１）を内蔵し
   てなる第１のラック（２）と、前記第１の非同期システ
   ムバス（１）と同一規格の第２の非同期システムバス
   （３）を内蔵してなる第２のラック（４）とを備え、こ
   れら第１及び第２のラック（２、４）には、それぞれ、
   これら第１及び第２のラック（２、４）間の信号の送受
   信を前記第１及び第２の非同期システムバス（１、３）
   のプロトコルに従ったタイミングで行う第１及び第２の
   通信用ボード（５、６）が格納されていることを特徴と
   するバスシステム。
2. 【請求項２】第１の非同期システムバス（１）を内蔵し
   てなる第１のラック（２）と、前記第１の非同期システ
   ムバス（１）と同一規格の第２の非同期システムバス
   （３）を内蔵してなる第２のラック（４）とを備え、前
   記第１のラック（２）には、前記第１の非同期システム
   バス（１）に出力された前記第２の非同期システムバス
   （３）に転送すべき信号を入力して前記第１及び第２の
   非同期システムバス（１、３）のプロトコルに従ったタ
   イミングに調整して前記第２のラック（４）に対して出
   力する回路部分（５Ａ）と、前記第２のラック（４）か
   ら前記第１のラック（２）に対して前記第１及び第２の
   非同期システムバス（１、３）のプロトコルに従ったタ
   イミングで出力されたデータ信号を入力して前記第１及
   び第２の非同期システムバス（１、３）のプロトコルに
   従ったタイミングに調整して前記第１の非同期システム
   バス（１）に対して出力する回路部分（５Ｂ）とを含ん
   でなる第１の通信用ボード（５）が格納され、前記第２
   のラック（４）には、前記第１のラック（２）から前記
   第１及び第２の非同期システムバス（１、３）のプロト
   コルに従ったタイミングで出力された前記第２の非同期
   システムバス（３）に転送すべき信号を入力して前記第
   １及び第２の非同期システムバス（１、３）のプロトコ
   ルに従ったタイミングに調整して前記第２の非同期シス
   テムバス（３）に対して出力する回路部分（６Ａ）と、
   前記第２の非同期システムバス（３）に出力された前記
   第１の非同期システムバス（１）に転送すべきデータ信
   号を入力して前記第１及び第２の非同期システムバス
   （１、３）のプロトコルに従ったタイミングに調整して
   前記第１のラック（２）に対して出力する回路部分（６
   Ｂ）とを含んでなる第２の通信用ボード（６）が格納さ
   れていることを特徴とするバスシステム。
3. 【請求項３】前記第２のラック（４）として複数のラッ
   クを備え、前記第１の通信用ボード（５）は前記複数の
   ラックの前記第２の通信用ボード（６）にデイジーチェ
   イン接続されていることを特徴とする請求項１又は２記
   載のバスシステム。
4. 【請求項４】前記第２の非同期システムバス（３）に転
   送すべき信号は、アドレス修飾信号、コントロール・ス
   トローブ信号、アドレス信号、データ信号を含み、前記
   第２の非同期システムバス（３）に転送すべき信号を前
   記第１及び第２の非同期システムバス（１、３）のプロ
   トコルに従ったタイミングに調整する回路部分（５Ａ、
   ６Ａ）のうち、前記アドレス修飾信号及び前記コントロ
   ール・ストローブ信号を前記第１及び第２の非同期シス
   テムバス（１、３）のプロトコルに従ったタイミングに
   調整する回路部分は、基準クロックで動作する複数のフ
   リップフロップを縦列接続してなるシフトレジスタで構
   成され、前記アドレス信号を前記第１及び第２の非同期
   システムバス（１、３）のプロトコルに従ったタイミン
   グに調整する回路部分は、前記コントロール・ストロー
   ブ信号のうち、アドレス・ストローブ信号に基づいて制
   御されるフリップフロップを含んで構成され、前記デー
   タ信号を前記第１及び第２の非同期システムバス（１、
   ３）のプロトコルに従ったタイミングに調整する回路部
   分は、前記コントロール・ストローブ信号のうち、デー
   タ・ストローブ信号及びライト／リード指示信号に基づ
   いて制御されるフリップフロップを含んで構成されてい
   ることを特徴とする請求項２又は３記載のバスシステ
   ム。
5. 【請求項５】一のラックに格納されて使用される通信用
   ボードであって、前記一のラックの非同期システムバス
   に出力された他のラックの非同期システムバスに転送す
   べき信号を入力して前記非同期システムバスのプロトコ
   ルに従ったタイミングに調整して前記他のラックに対し
   て出力する回路部分と、前記他のラックから前記一のラ
   ックに対して前記非同期システムバスのプロトコルに従
   ったタイミングで出力されたデータ信号を入力して前記
   非同期システムバスのプロトコルに従ったタイミングに
   調整して前記一のラックの非同期システムバスに対して
   出力する回路部分とを備えてなることを特徴とする通信
   用ボード。
6. 【請求項６】一のラックに格納されて使用される通信用
   ボードであって、他のラックから非同期システムバスの
   プロトコルに従って出力された前記一のラックの非同期
   システムバスに転送すべき信号を入力して前記非同期シ
   ステムバスのプロトコルに従ったタイミングに調整して
   前記一のラックの非同期システムバスに対して出力する
   回路部分と、前記一のラックの非同期システムバスに出
   力された前記他のラックの非同期システムバスに転送す
   べきデータ信号を入力して前記非同期システムバスのプ
   ロトコルに従ったタイミングに調整して前記他のラック
   に対して出力する回路部分とを備えてなることを特徴と
   する通信用ボード。