JP2003316470A - 電子機器および回路基板 - Google Patents

Abstract

(57)【要約】 【課題】本発明は、複数のクロックで動作可能であり、
複数のクロックでデータ転送時のデータの信頼性を高め
ることが可能な電子機器および配線基板を提供すること
を目的とする。 【解決手段】第１のブリッジ回路１２とメインメモリと
の間には、クロックバス（短路２６および長路２７）
と、データバス２８とが設けられている。また、第１の
ブリッジ回路１２とメインメモリ１３との間には、切替
え回路２９が設けられている。切替え回路２９は、第１
のブリッジ回路１２から出力されるクロック周波数に応
じて、クロックの経路を短路２６または長路２７のいず
れかを選択するものである。。この経路の選択により、
クロック信号の速度差をクロックバスの配線長により遅
延時間を補い、セットアップ時間を所定期間に保つこと
を可能にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パーソナルコンピ
ュータなどの電子機器に関し、この電子機器内でのデー
タ伝送方法に関する。

【０００２】

【従来の技術】近年、パーソナルコンピュータ（以後、
パソコンと称す）の内部でのデータの転送では、クロッ
クと呼ばれる周期的な信号に同期させ、クロックを合図
にデータの送受信を行うシステムが普及されている。

【０００３】このようなシステムにおけるデータ転送サ
イクルについて図１０及び図１１を用いて説明する。図
１０に、従来のシステムのハードウェア構成図を示す。
また図１１に、従来のシステムのデータ転送時のタイミ
ングチャートを示す。送信デバイスとなるコントローラ
１と受信デバイスとなるメモリ素子２とは、データバス
３によって接続されており、メモリ素子駆動用にクロッ
クバス４がコントローラから出力される。データバス３
は、メモリ素子２へ書き込むデータ及び、読み出すデー
タの通り道であり、クロックバス４は、データのリード
/ライトのタイミングを同期させるため、タイミング信
号を送信するものである。

【０００４】図１１において、上段から順に、コントロ
ーラ１からのクロック出力タイミング、コントローラ１
からのデータ出力タイミング、メモリ素子２のクロック
入力タイミング、メモリ素子２のデータ入力タイミング
を示している。

【０００５】コントローラ１は、クロック周期Ａでクロ
ックを出力しており、クロック５のタイミングで、デー
タバス３出力をＨｉｇｈ側（有効）に駆動するが、コン
トローラ１内部の遅延により、図中の期間Ｂだけデータ
出力が遅延する。また、データは、クロック６のタイミ
ングでＬｏｗ（無効）に駆動されるがコントローラ１の
内部遅延によって、図中の期間Ｃだけデータ出力停止が
遅延する。

【０００６】コントローラ１から出力されたデータ信号
及びクロック信号は、それぞれデータバス３及びクロッ
クバス４を介してメモリ素子２に到達するが、基板上の
配線パタン長に応じた遅延が存在する。ここで、クロッ
ク信号は、期間Ｄの遅延が発生し、データ信号は期間Ｅ
の遅延が発生する。

【０００７】メモリ素子２は、遅延期間Ｄだけ遅れて到
達したクロックの入力タイミング８でデータ信号をラッ
チする。メモリ素子２は、データをラッチするクロック
タイミング８の立ち上がる前にデータのレベルを所定レ
ベル以上に保持する必要があるが、この所定レベルに保
持させておかなければいけない時間をセットアップ時間
Ｆと言い、さらに立ち上がった後もデータを安定させて
おかなければならない時間をホールド時間Ｇと呼ぶ。こ
のセットアップ時間Ｆ、ホールド時間Ｇは半導体製品ご
とに規定されている。このセットアップ時間Ｆで安定状
態にした後、ホールド時間Ｇ中にデータが取り込まれ
る。

【０００８】このセットアップ時間とホールド時間は、
メモリ素子に規定されたセットアップ時間とホールド時
間とを満たすよううに基板上の配線パタンが設計され
る。

【０００９】一方、上述のように設計された基板におい
て、異なるクロック周期でデータの読み書きを行う場合
の例について説明する。

【００１０】図１２に、図１１に示したクロックより早
いクロックを用いた場合のデータ転送時のタイミングチ
ャートを示す。システムの構成は、図１０と同じであ
る。図１２において、上述の図１１で示した時間遅延と
同じものは、同一符号を付して説明する。

【００１１】図１２において、上段から順に、コントロ
ーラ１からのクロック出力タイミング、コントローラ１
からのデータ出力タイミング、メモリ素子２のクロック
入力タイミング、メモリ素子２のデータ入力タイミング
を示している。

【００１２】コントローラ１は、クロック周期Ａ´（Ａ
´＜Ａ）でクロックを出力しており、クロック９のタイ
ミングで、データバス３出力をＨｉｇｈ側（有効）に駆
動するが、コントローラ１内部の遅延により、図中の期
間Ｂだけデータ出力が遅延する。この遅延はコントロー
ラ１内部の遅延であるため上述の遅延と同じである。ま
た、データは、クロック１０のタイミングでＬｏｗ（無
効）に駆動されるがコントローラ１の内部遅延によっ
て、図中の期間Ｃだけデータ出力停止が遅延する。

【００１３】コントローラ１から出力されたデータ信号
及びクロック信号は、それぞれデータバス３及びクロッ
クバス４を介してメモリ素子２に到達するが、基板上の
配線パタン長に応じた遅延が存在するが、この配線長も
図１０及び図１１で示したものと同じであるため、クロ
ック信号は、期間Ｄの遅延が発生し、データ信号は期間
Ｅの遅延が発生する。

【００１４】メモリ素子２は、遅延期間Ｄだけ送れて到
達したクロックの入力タイミング１１でデータ信号をラ
ッチする。メモリ素子２は、データをラッチするクロッ
クタイミング１２の立ち上がる前にデータのレベルを所
定レベル以上に保持する必要があるが、クロック周期Ａ
´が早いため、セットアップ時間Ｆ´が上記セットアッ
プ時間Ｆに比べて短いものとなってしまう。このため、
第１のクロックで設計されたシステムにおいて、第１の
クロックより早い第２のクロックで駆動した場合に、セ
ットアップ時間が短いものとなってしまう。逆に、第１
のクロックより遅い第３のクロックを同一基板で使用す
る場合を考えると、この場合は、セットアップ時間は保
持できるが、ホールド時間が規定値を満たすことができ
なくなる。

【００１５】よって、クロック周波数が異なるシステム
の場合は、それぞれクロック周波数に応じた基板を設計
している。

【００１６】

【発明が解決しようとする課題】上述のようなシステム
において、異なる２種類のクロック速度でデータ転送を
行う場合には、一方のクロック速度に合わせて配線パタ
ンが設計されているため、他方のクロックでは、セット
アップ時間もしくはホールド時間が規定値を満たさなく
なり、データ転送の信頼性が損なわれるといった問題が
ある。

【００１７】このため、異なるクロックを用いる場合、
クロック毎に配線パタンの異なる基板を用意する必要が
あり、容易にシステム変更を行うことは難しく、システ
ム設計者に大きな負担になるといった問題がある。

【００１８】上記課題を解決するために、本発明は、複
数のクロックで動作可能であり、複数のクロックでデー
タ転送時のデータの信頼性を高めることが可能な電子機
器および配線基板を提供することを目的とする。

【００１９】

【課題を解決するための手段】上記目的を達成するため
に、請求項１に係る発明では、第１のクロック信号もし
くは、第２のクロック信号で駆動可能であり、前記第１
のクロック信号もしくは第２のクロック信号の内、選択
された駆動クロック信号のタイミングに同期してデータ
転送を行う第１のデバイスと、選択された前記駆動クロ
ック信号に同期してデータを受信する第２のデバイス
と、前記第１のデバイスから前記第２のデバイスへ前記
第１のクロック信号を伝送する第１のクロックバスと、
前記第１のデバイスから前記第２のデバイスへ前記第２
のクロック信号を伝送する第２のクロックバスと、前記
選択された駆動クロック信号に基づいて、前記第１のク
ロックバスと前記第２のクロックバスとを選択的に切替
える切替え手段とを具備することを特徴とする。

【００２０】このような構成により、複数のクロックの
うち選択されたクロックに応じて、バスを切替えること
により、データ転送時のデータの信頼性を高めることが
可能な電子機器を提供することが可能である。

【００２１】また、請求項３に係る発明では、第１のク
ロック信号もしくは、第２のクロック信号を生成し、い
ずれか選択された駆動クロック信号を送信するクロック
生成手段と、前記クロック生成手段と接続され、前記選
択された駆動クロック信号のタイミングと同期してデー
タを送信する送信デバイスと、前記クロック生成手段お
よび前記送信デバイスと接続され、前記選択された駆動
クロック信号に同期して前記送信デバイスからのデータ
を受信する受信デバイスと、前記クロック生成手段から
前記送信デバイスへ前記選択された駆動クロック信号が
送信される第１のクロックバスと、前記クロック生成手
段から前記受信デバイスへ、前記第１のクロック信号が
送信される第２のクロックバスと、前記クロック生成手
段から前記受信デバイスへ、前記第２のクロック信号が
送信される第３のクロックバスと、前記選択された駆動
クロックに応じて、前記クロック生成手段から前記受信
デバイスへ供給されるクロック信号の経路を前記第２の
クロックバスと前記第３のクロックバスとを選択的に切
替える切替え手段とを具備することを特徴とする。

【００２２】このような構成により、複数のクロックの
うち選択されたクロックに応じて、バスを切替えること
により、データ転送時のデータの信頼性を高めることが
可能な電子機器を提供することが可能である。

【００２３】また、請求項４に係る発明では、第１の温
度帯で駆動される第１のクロック信号と、前記第１の温
度帯より高温な第２の温度帯で駆動される第２のクロッ
ク信号で駆動可能であり、前記第１のクロック信号もし
くは第２のクロック信号のタイミングに同期してデータ
転送を行う第１のデバイスと、前記第１のクロックもし
くは前記第２のクロックに同期してデータを受信する第
２のデバイスと、前記第１のデバイスと前記第２のデバ
イスとの間に設けられ前記第１のクロックを伝送する第
１のクロックバスと、前記第１のデバイスと前記第２の
デバイスとの間に設けられ前記前記第２のクロックを伝
送する第２のクロックバスと、前記第１のデバイスが前
記第１の温度帯から前記第２の温度帯へ変化したことを
検出する温度検出手段と、前記温度検出手段と接続さ
れ、前記第１の温度対の場合に前記第１のクロックバス
を導通し、前記第２の温度帯へ変化したことを検出され
た場合に前記第２のクロックバスを導通させる切替え手
段とを具備することを特徴とする。

【００２４】このような構成により、複数のクロックの
うち選択されたクロックに応じて、バスを切替えること
により、データ転送時のデータの信頼性を高めることが
可能な電子機器を提供することが可能である。

【００２５】

【発明の実施の形態】以下本発明に係る実施形態を、図
面を参照して説明する。

【００２６】図１に、本発明の第１の実施形態に係るパ
ソコンのハードウェア構成図を示す。

【００２７】図１は、パソコンのハードウェア構成の一
部を示したものであるが、パソコン１全体の制御を司る
ＣＰＵ１１と第１のブリッジ回路（コントローラ）１２
とは６４ビット幅のデータバスによって接続しており、
第１のブリッジ回路１２とメインメモリ（メモリ素子）
１３との接続はメモリバス１４を介して接続している。
また、表示コントローラ１５が第１のブリッジ回路１２
に接続している。

【００２８】第１のブリッジ回路１２と第２のブリッジ
回路１６とは、３２ビット幅のデータバスを有する第１
のバス１７によって接続している。

【００２９】第２のブリッジ回路１６に接続している第
２のバス１８を介して、エンベデットコントローラ（以
後、ＥＣと称す）１９及びＢＩＯＳ（Basic I/O Syste
m）２０が接続している。

【００３０】ＣＰＵ１１は、パソコン１全体の動作制御
およびデータ処理等を実行するものであり、メインメモ
リ１３内のプログラムを実行する。

【００３１】第１のブリッジ回路１２は、ＣＰＵ１１と
第１のバス１７とに接続するブリッジＬＳＩであり、第
1のバス１７のバスマスタデバイスの１つとして機能す
る。この第１のブリッジ回路１２は、メモリバス１４を
介してメインメモリ１３のアクセス制御を行なう機能な
どを有している。また、表示コントローラ１５とも接続
している。

【００３２】メインメモリ１３は、オペレーティングシ
ステム（ＯＳ）、ＢＩＯＳプログラム、ユーティリティ
プログラムや、実行対象のアプリケーションプログラム
および処理データなどを格納するメモリデバイスであ
り、複数のＤＲＡＭによって構成している。

【００３３】第１のバス１７はクロック同期型の入出力
バスであり、第１のバス１７上の全てのサイクルは、第
１のバス１７のクロックに同期して行う。この第１のバ
ス１７は、時分割的に使用されるアドレス／データバス
を有している。

【００３４】表示コントローラ１５は、ＬＣＤ２１へ表
示する表示データを制御するものであり、第１のブリッ
ジ回路１２から画像データを受け取り、ＬＣＤ２１へ表
示データを表示させるものである。

【００３５】第２のブリッジ回路１６は、第１のバス１
７と第２のバス１８との間を繋ぐブリッジＬＳＩであ
り、第１のバス１７と第２のバス１８との間のバス変換
等を行う。また、この第２のブリッジ回路１６には、Ｈ
ＤＤ（図示せず）やＣＤ−ＲＯＭドライブ（図示せず）
のＩＤＥデバイスが接続する。

【００３６】ＥＣ１９は、ＣＰＵ１１によってリード／
ライト可能な複数のレジスタ群を内蔵している。これら
レジスタ群を使用することにより、ＣＰＵ１１とＩ２Ｃ
バス２２上のデバイスとの通信が可能となる。また、キ
ーボードコントローラとしての機能も有しており、Ｉ２
Ｃバス２２を介してキーボード２３、ＰＳ／２インター
フェース２４および電源マイコン２５が接続している。

【００３７】ＢＩＯＳ−ＲＯＭ２０は、パソコン１の各
種ハードウェアの基入出力制御を行うプログラムを記憶
した記憶媒体であり、各種ハードウェアの設定、プラグ
アンドプレイ、省電力機能の設定情報を記憶しているも
のであり、書換え可能なフラッシュＲＯＭにより構成さ
れている。

【００３８】キーボード２３は、パソコン１のユーザイ
ンターフェースとなる入力デバイスである。

【００３９】ＰＳ／２インターフェース２４は、例え
ば、マウスや外部接続キーボードなどのＰＳ／２インタ
ーフェースが接続するインターフェースである。

【００４０】電源マイコン２５は、パソコン１の電源管
理を行ない各デバイスへ電源を供給を制御する。

【００４１】続いて、図２に第１の実施形態に係るメモ
リと第１のブリッジのハードウェア構成図を示す。ドッ
カーのハードウェアブロック図を示す。

【００４２】第１の実施形態では、クロックの配線パタ
ンが２種類設けられており、クロックの駆動速度に応じ
て、クロックの配線経路を切り替えるものである。

【００４３】図に示すように、第１のブリッジ回路１２
とメインメモリとの間には、クロックバス（短路２６お
よび長路２７）と、データバス２８とが設けられてい
る。

【００４４】また、第１のブリッジ回路１２とメインメ
モリ１３との間には、切替え回路２９が設けられてい
る。切替え回路２９は、第１のブリッジ回路１２から出
力されるクロック周波数に応じて、クロックの経路を短
路２６または長路２７のいずれかを選択するものであ
る。

【００４５】切替え回路２９は、第１のブリッジ回路１
２からの出力クロックに応じて経路を切り替えるもので
あり、例えば、６６ＭＨｚと１００ＭＨｚとで駆動され
る場合に、６６ＭＨｚで駆動する場合は短路２６を選択
し、１００ＭＨｚで駆動される場合は、長路２７が選択
される。この経路の選択により、クロック信号の速度差
をクロックバスの配線長により遅延時間を補い、セット
アップ時間を所定期間に保つことを可能にする。

【００４６】図３に切替回路の第一の例を示したシステ
ム構成図を示す。

【００４７】切替回路３０は、短路２６を電気的に切断
する端子３１と、長路２７を電気的に切断する端子３２
とを有し、この端子３１、３２のいずれかを短絡するジ
ャンパピン３３により、短路２６もしくは長路２７は電
気的に接続される。

【００４８】このジャンパピン３３は、端子３１および
端子３２が有する端子のペアを短絡線により接続するも
のであり、端子３１、３２の間を電気的に接続すること
により、第１のブリッジ回路１２とメインメモリ１３と
の間の経路を確立することが可能である。

【００４９】このジャンパピン３３はユーザがメモリの
駆動速度に応じて切り替えることが可能である。

【００５０】次に図４に、切替回路の第二の例を示した
システム構成図を示す。図４は、ＭＯＳ−ＦＥＴ（meta
l oxide semiconductor field effect transistor）を
もちいるスイッチ方式によって、経路を切り替える例で
ある。

【００５１】この例では、第１のブリッジ回路１２とメ
インメモリ１３との間に切替回路３４が設けられてお
り、短路３５及び長路３６は第１のブリッジ回路１２か
ら切替回路３４を介し、メインメモリ１３に接続されて
いる。また、データバス３７も第１のブリッジ回路１２
とメインメモリ１３とに接続されている。

【００５２】切替回路３４は、短路３５および長路３６
を切り替えるＭＯＳ−ＦＥＴ３８、３９が設けられてい
る。このＭＯＳ−ＦＥＴは、グランドレベルになるとオ
ンする特性とし、第１のブリッジ回路１２に接続されて
いるピン４０、４１のどちらかをグランドレベルに落と
すことで、ＭＯＳ−ＦＥＴがオン状態になり、経路が接
続された状態になる。この際、どちらか一方のみグラン
ドに落とし、他方はハイレベルにする。

【００５３】例えば、ピン４０をグランドレベルにおと
し、ピン４１をハイレベルにすると、ＭＯＳ−ＦＥＴ３
８がオン、ＭＯＳ−ＦＥＴ３９がオフとなり、クロック
信号は、短路３５を介してメインメモリ１３へ送信され
る。

【００５４】一方、ピン４０をハイレベルにおとし、ピ
ン４１をグランドレベルにすると、ＭＯＳ−ＦＥＴ３８
がオフ、ＭＯＳ−ＦＥＴ３９がオンとなり、クロック信
号は、長路３６を介してメインメモリ１３へ送信され
る。

【００５５】このＭＯＳ−ＦＥＴの選択方法について
は、ＢＩＯＳによる制御と、ピン選択ヶ考えられ、以下
にその詳細を説明する。

【００５６】図５にＢＩＯＳを用いたＭＯＳ−ＦＥＴ選
択方法のフローチャートを示す。

【００５７】まず、パソコン１の電源が投入されると、
ＢＩＯＳ−ＲＯＭ２０からＢＩＯＳが起動される（ステ
ップＳ１０１）。

【００５８】ＢＩＯＳはパソコン内のハードウェアの初
期化を行うが、この際に、メインメモリ１３の動作クロ
ックを判断する（ステップＳ１０２）。

【００５９】ここで、メモリクロックが６６ＭＨｚで動
作すると判断された場合（ステップＳ１０３のＹＥＳ）
は、第１のブリッジ回路１２のピン４０をグランドレベ
ルにおとし、ピン４１をハイレベルに設定する。このこ
とにより、ＭＯＳ−ＦＥＴ３８がオン、ＭＯＳ−ＦＥＴ
３９がオフとなり、短路３５が選択される（ステップＳ
１０４）。

【００６０】一方、ステップＳ１０３において、メイン
メモリ１３が１００ＭＨｚで駆動するものと判断された
場合（ステップＳ１０３のＮＯ）は、ピン４０をハイレ
ベルに設定し、ピン４１をグランドレベルに設定する。
このことにより、ＭＯＳ−ＦＥＴ３８がオフ、ＭＯＳ−
ＦＥＴ３９がオン状態となり長路３６が選択される（ス
テップＳ１０５）。

【００６１】上述のように、パソコン１起動時に、メイ
ンメモリの駆動可能周波数を検出し、クロックバスの経
路を切り替えることが可能である。

【００６２】また、ＭＯＳ−ＦＥＴ選択をハードウェア
で切り替える場合の例について図６および図７を用いて
説明する。本例では、メモリの交換を行う場合に、メモ
リ端子によって

【００６３】図６は、ハードウェアによりクロックバス
を切り替える場合のシステム構成図である。

【００６４】第１のブリッジ回路１２とメインメモリ４
２との間に、上述の例の切替回路３４が設けられてい
る。

【００６５】切替回路３４には、ＭＯＳ−ＦＥＴ３８、
３９が設けられており、これは上述のＭＯＳ−ＦＥＴと
同様にグランドでスイッチオンする特性を有する。

【００６６】ＭＯＳ−ＦＥＴ３８、３９は、それぞれ端
子４３、４４を有し、この端子はメインメモリ４２の端
子４４、４５と接続される。

【００６７】また、クロックバス３５、３６の端子４７
とデータバス３７の端子４８は、メインメモリ４２の端
子４９、５０と接続される。

【００６８】ここで、メインメモリ４２は、６６ＭＨｚ
の速度で駆動するメモリ素子であり、端子４５がグラン
ド接続されている。よって、このメインメモリ４２をシ
ステムに装着したときに、端子４３とメモリ端子４５と
が接続され、ＭＯＳ−ＦＥＴ３８はグランドに落ちるこ
とによりオン状態となる。一方、端子４４はメインメモ
リ４２の端子４６と接続され、この端子４４は通電し、
ハイレベルになることによりＭＯＳ−ＦＥＴはオフ状態
となる。

【００６９】この場合に、クロックバスは短路３８が選
択され、端子４７とメモリ端子４９とが接続される。

【００７０】一方、１００ＭＨｚのクロックスピードで
駆動するメインメモリ５１の場合、端子４３とメモリ端
子５２とが接続され、端子４４とメモリ端子５３とが接
続される。また、クロックバスは端子４７とメモリ端子
５４とが接続され、データバス３７の端子４８とメモリ
端子５５とが接続される。

【００７１】この場合、メモリ端子５３がグランドに接
続されており、端子４４と接続された場合に、ＭＯＳ−
ＦＥＴ３９がオン状態となる。

【００７２】一方、端子４３は、メインメモリ５１の端
子５２と接続され、この端子４３は通電し、ハイレベル
になることによりＭＯＳ−ＦＥＴ３８はオフ状態とな
る。

【００７３】よって、クロックバスは長路３６が選択さ
れる。

【００７４】このようなメモリの構成にすることによ
り、メモリに応じて、クロックバスの経路を切り替える
ことが可能となる。

【００７５】続いて、図７に第１の実施形態に係るデー
タ転送のタイミングチャートを示す。

【００７６】最上段は第１のブリッジ回路からのクロッ
ク出力が６６ＭＨｚの場合のタイミングを示しこの場
合、切替回路により短路２６が選択されているものとす
る。２段目は第１のブリッジ回路からのクロック出力が
１００ＭＨｚの場合のタイミングを示し、この場合切替
回路２９により、長路２８が選択されているものとす
る。３段目は、第１のブリッジ回路１２からのデータ出
力のタイミングを示す。第１のブリッジ回路１２からの
出力は、第１のブリッジ回路１２内部の遅延により、期
間Ｂだけ遅延して出力される。次に４段目は、メインメ
モリ１３に入力されるクロック６６ＭＨｚのタイミング
を示す。この場合短路２６の長さ分の遅延Ｏが生じ、メ
インメモリ１３に入力される。５段目は、メインメモリ
１３に入力されるクロック１００ＭＨｚのタイミングを
示す。この場合、長路２７の長さ分の遅延Ｏ‘が生じ、
メインメモリ１３に入力される。また長路２７は短路よ
り長いので、Ｏ’はＯより長い期間となり、クロックの
遅延は遅いものとなる。６段目は、メインメモリ１３に
入力されるデータのタイミングを示す。このデータは、
データバス２９の長さ分の遅延Ｐが発生する。データの
遅延期間Ｐは、クロックに依存しない。

【００７７】データをラッチする場合に、クロックが６
６ＭＨｚである場合にはクロック３６でラッチし、クロ
ックが１００ＭＨｚである場合にはクロック３８でラッ
チするため、セットアップ時間は、期間Ｑとなり、６６
ＭＨｚの場合でも、１００ＭＨｚの場合でも、同様にセ
ットアップ時間を保持することが可能となる。

【００７８】もし、配線長が同一である場合は１００Ｍ
Ｈｚのクロックでのセットアップ時間はＦ‘は、セット
アップ時間Ｆ’＝短路のセットアップ時間Ｆ−（長路に
よる配線遅延Ｄ’−短路による配線遅延Ｄ）となり、配
線長の差による遅延の分、１００ＭＨｚの場合にセット
アップ時間が短くなってしまう。

【００７９】このように、第１の実施形態では、複数の
配線長のパタンを設け、駆動クロック周波数に応じて配
線長のパタンを切り替えることにより、規定のセットア
ップ時間を一定に保つことが可能となる。

【００８０】また、高速配線を基準に考えた場合、配線
長が短いものを用意することでホールド時間を保つこと
が可能となり、システム変更を行うことなく、複数のク
ロック周波数で駆動される素子を駆動させることが可能
となる。

【００８１】第１の実施形態では、第１のブリッジ回路
とメインメモリとの間のデータが転送の例に説明した
が、ＣＰＵと第１のブリッジ回路との間のデータリード
/ライトの場合にも適用可能である。これは例えばＣＰ
Ｕのクロックがアップした場合などに有効である。

【００８２】続いて第２の実施形態について説明する。

【００８３】第２の実施形態では、クロック信号を外部
のデバイスから供給する場合の例であり、入力用クロッ
クと、出力用クロックとに特化した配線長を切替える例
について説明する。

【００８４】図８に、第２の実施形態に係るシステムの
構成図を示す。

【００８５】第１のブリッジ回路１２とメインメモリ１
３とはデータバス２８で接続されている。

【００８６】クロックジェネレータ６１は、第１のブリ
ッジ回路１１及びメインメモリ１３へクロックを供給す
る。

【００８７】この場合、クロックジェネレータ６１から
第１のブリッジ回路１１及びメインメモリ１３へ供給さ
れるクロックは、第１のブリッジ回路１１がメインメモ
リ１３からデータを読み出す場合と、データを書き込む
場合とで特化した配線長を設ける。

【００８８】クロックジェネレータ６１と、第１のブリ
ッジ回路１２との間には、２種類の長さのクロックバス
が設けられており、メインメモリ１３にデータを書き込
む場合には、短路６２のクロックバスによりクロックが
供給され、メインメモリ１３からデータを読み出す場合
には、長路６３のクロックバスによりクロックが供給さ
れ、メインメモリからデータが読み出される。

【００８９】また、クロックジェネレータ６１とメイン
メモリ１３との間には、一定長のクロックバス６４が設
けられている。

【００９０】ここで、短路６２の配線長をＸ、データバ
スの長さをＹとした場合、クロックジェネレータ６１と
メインメモリとの間のクロックバス６４の長さは、Ｘ＋
Ｙの長さとなるようにパタンが設計され、長路６３の長
さは、Ｘ＋Ｙ＋Ｙの長さを持つように設計される。

【００９１】コレは、クロックとデータとのディレイを
考慮して、セットアップ時間、ホールド時間を規定時間
満たすように設計されたものである。

【００９２】クロックジェネレータ６１から第１のブリ
ッジ回路１２までの遅延は、Ｘであり、そのタイミング
から内部遅延の後データが送信される。このデータが第
１のブリッジ回路１２からメインメモリ１３へ到達する
までの時間はＹである。よって、メインメモリ１３への
クロック供給はＸ＋Ｙの時間遅延させることにより、メ
インメモリ１３へのデータ書き込みタイミングを調節す
ることが可能となる。

【００９３】また、メインメモリ１３からデータを読み
出す場合には、クロックがメインメモリ１３に供給され
るまでの遅延がＸ＋Ｙの時間存在し、データが遅延する
時間がＹの時間存在する。このため、第１のブリッジ回
路１２へ供給されるクロックは、Ｘ＋Ｙ＋Ｙの配線長に
設計し、データの読み出しタイミングを調節することが
可能となる。

【００９４】よって、第２の実施形態では、データの入
力、出力に特化したクロックパタンを設けることで、書
き込みと読み出しの際に最適なクロックパタンを切替え
ることで、書き込み、読み出しのタイミングを最適化す
ることが可能となる。

【００９５】続いて、第３の実施形態について説明す
る。

【００９６】第３の実施形態では、温度によってクロッ
ク特性が変化する素子の場合に、温度によって、配線経
路を切替える例である。

【００９７】図９に第３の実施形態に係るシステムの構
成図を示す。

【００９８】ＣＰＵ１２は、第１のブリッジ回路１２と
データバス６５により接続されており、ＣＰＵは、内部
にＣＰＵ１２の温度を検出する温度測定素子６６が設け
られている。

【００９９】また、ＣＰＵ１１と第１のブリッジ回路１
２との間のデータ同期タイミングを図るクロックジェネ
レータ６７は、それぞれクロックバスによりＣＰＵ１１
と第１のブリッジ回路１２に接続されている。

【０１００】このＣＰＵ１１は、例えば、このパソコン
起動後の低温時には、システムの安定を確保するためク
ロックは遅いが、高温（ここでは、７５度以上）になる
とシステムが安定するので、高速クロックで動作可能と
なる。

【０１０１】クロックジェネレータ６７とＣＰＵ１１と
は、クロックバス６８により接続されており、クロック
ジェネレータ６７と第１のブリッジ回路１２とは２種類
のクロックバス（短路６９、長路７０）とにより接続さ
れている。

【０１０２】また、温度測定素子６６とクロックジェネ
レータ６７とは信号線７１により接続されている。温度
測定素子６６は、所定温度（本例では７５度）以上にな
ったことを検出すると、クロックジェネレータ６７へ温
度信号を送出し、温度信号をうけたクロックジェネレー
タ６７は、第１のブリッジ回路１３と接続されているク
ロックバスを切替える。

【０１０３】本実施形態では、低温時のクロックが安定
していない場合は、短路６９を介して第１のブリッジ回
路１２へクロックを供給し、高温になり、温度測定素子
６６から信号を受け取ると長路７０へ切替える。

【０１０４】ここで、クロックジェネレータ６７とＣＰ
Ｕ１１との間のクロックバス６８の長さをＸ，データバ
ス６５の長さをＹとすると、短路６９の配線長はＸ、長
路７０の配線長はＸ＋Ｙとなるように設計される。

【０１０５】このような配線パタンを設計することによ
り、低速クロックの場合は、所定遅延が発生する短路６
９を用い、高速ロックになった場合に、セットアップ時
間およびホールド時間を調整するために長路７０を用い
ることにより、データ転送の信頼性を高めることが可能
となる。

【０１０６】このように、第３の実施形態では、温度に
よってクロック特性が変化する素子において、クロック
の経路を複数用意することにより、温度によって、クロ
ック特性が変化する素子においても、データの信頼性を
高めることが可能である。

【０１０７】上述したように、本発明によれば、複数の
クロックで駆動可能なシステムにおいて、クロックに応
じて、複数の配線パタンを設けそのクロックに応じて、
使用するクロックの経路を切替えることにより、データ
転送時のデータ信頼性を高めることが可能な電子機器お
よび回路基板を提供することが可能である。

【０１０８】本発明ではその主旨を逸脱しない範囲であ
れば、上記の実施形態に限定されるものではない。

【０１０９】

【発明の効果】以上詳述した発明によれば、パソコンな
どの電子機器で、複数のクロックを駆動させる場合に、
システムの複雑な変更を必要とせずに、複数のクロック
速度でシステムを駆動させることが可能であり、データ
の読み出し、書き込み時のデータ信頼性が高い電子機器
及び回路基板を提供することが可能でなる。

【図面の簡単な説明】

【図１】第１の実施形態に係るパソコンのハードウェア
構成図。

【図２】第１の実施形態に係るメモリと第１のブリッジ
のハードウェア構成図。

【図３】切替回路の第一の例を示したシステム構成図。

【図４】切替回路の第二の例を示したシステム構成図。

【図５】ＢＩＯＳを用いたＭＯＳ−ＦＥＴ選択方法のフ
ローチャート。

【図６】ハードウェアによりクロックバスを切り替える
場合のシステム構成図。

【図７】第１の実施形態に係るデータ転送のタイミング
チャート。

【図８】第２の実施形態に係るシステムの構成図。

【図９】第３の実施形態に係るシステムの構成図。

【図１０】従来のシステムのハードウェア構成図。

【図１１】従来のシステムのデータ転送時のタイミング
チャート。

【図１２】従来のシステムで高速クロックを用いた場合
のデータ転送時のタイミングチャート。

【符号の説明】

１１…ＣＰＵ １２…第１のブリッジ回路 １３、４２、５１…メインメモリ １４…メモリバス １９…ＥＣ ２０…ＢＩＯＳ−ＲＯＭ ２６、３５、６２、６９…短路 ２７、３６、６３、７０…長路 ２８、３７…データバス ２９、３４…切替回路 ３８、３９…ＭＯＳ−ＦＥＴ ６１、６７…クロックジェネレータ ６６…温度測定素子 ７１…信号線

Claims (7)

【特許請求の範囲】
1. 【請求項１】第１のクロック信号もしくは、第２のクロ
   ック信号で駆動可能であり、前記第１のクロック信号も
   しくは第２のクロック信号の内、選択された駆動クロッ
   ク信号のタイミングに同期してデータ転送を行う第１の
   デバイスと、選択された前記駆動クロック信号に同期し
   てデータを受信する第２のデバイスと、前記第１のデバ
   イスから前記第２のデバイスへ前記第１のクロック信号
   を伝送する第１のクロックバスと、前記第１のデバイス
   から前記第２のデバイスへ前記第２のクロック信号を伝
   送する第２のクロックバスと、前記選択された駆動クロ
   ック信号に基づいて、前記第１のクロックバスと前記第
   ２のクロックバスとを選択的に切替える切替え手段とを
   具備することを特徴とする電子機器。
2. 【請求項２】前記切替え手段は、前記第１のクロックバ
   スもしくは前記第２のクロックバスのいずれかが導通さ
   れることにより、前記第１のクロックもしくは前記第２
   のクロックを前記第２のデバイスへ送信される請求項１
   に記載の電子機器。
3. 【請求項３】第１のクロック信号もしくは、第２のクロ
   ック信号を生成し、いずれか選択された駆動クロック信
   号を送信するクロック生成手段と、前記クロック生成手
   段と接続され、前記選択された駆動クロック信号のタイ
   ミングと同期してデータを送信する送信デバイスと、前
   記クロック生成手段および前記送信デバイスと接続さ
   れ、前記選択された駆動クロック信号に同期して前記送
   信デバイスからのデータを受信する受信デバイスと、前
   記クロック生成手段から前記送信デバイスへ前記選択さ
   れた駆動クロック信号が送信される第１のクロックバス
   と、前記クロック生成手段から前記受信デバイスへ、前
   記第１のクロック信号が送信される第２のクロックバス
   と、前記クロック生成手段から前記受信デバイスへ、前
   記第２のクロック信号が送信される第３のクロックバス
   と、前記選択された駆動クロックに応じて、前記クロッ
   ク生成手段から前記受信デバイスへ供給されるクロック
   信号の経路を前記第２のクロックバスと前記第３のクロ
   ックバスとを選択的に切替える切替え手段とを具備する
   ことを特徴とする電子機器。
4. 【請求項４】第１の温度帯で駆動される第１のクロック
   信号と、前記第１の温度帯より高温な第２の温度帯で駆
   動される第２のクロック信号で駆動可能であり、前記第
   １のクロック信号もしくは第２のクロック信号のタイミ
   ングに同期してデータ転送を行う第１のデバイスと、前
   記第１のクロックもしくは前記第２のクロックに同期し
   てデータを受信する第２のデバイスと、前記第１のデバ
   イスと前記第２のデバイスとの間に設けられ前記第１の
   クロックを伝送する第１のクロックバスと、前記第１の
   デバイスと前記第２のデバイスとの間に設けられ前記前
   記第２のクロックを伝送する第２のクロックバスと、前
   記第１のデバイスが前記第１の温度帯から前記第２の温
   度帯へ変化したことを検出する温度検出手段と、前記温
   度検出手段と接続され、前記温度検出手段の検出結果に
   基づいて前記第１のクロックバスと、前記第２のクロッ
   クバスとを選択的に切替える切替手段とを具備すること
   を特徴とする電子機器。
5. 【請求項５】第１のクロック信号と、第２のクロック信
   号で駆動可能であり、前記第１のクロック信号もしくは
   第２のクロック信号の内、選択された駆動クロック信号
   のタイミングに同期してデータ転送を行う第１のデバイ
   スと、前記選択された駆動クロック信号に同期してデー
   タを受信する第２のデバイスと、前記第１のデバイスか
   ら前記第２のデバイスへ、前記第１のクロック信号が伝
   送される第１の配線パタンと、前記第１のデバイスから
   前記第２のデバイスへ、前記第２のクロック信号が伝送
   される第２の配線パタンと、前記選択された駆動クロッ
   ク信号に基づいて、前記第１の配線パタンと前記第２の
   配線パタンとの信号出力経路を切替える切替え手段とを
   具備することを特徴とする回路基板。
6. 【請求項６】第１のクロック信号もしくは、第２のクロ
   ック信号を生成し、いずれか選択された駆動クロック信
   号を送信するクロック生成手段と、前記クロック生成手
   段と接続され、前記選択された駆動クロック信号のタイ
   ミングと同期してデータを送信する送信デバイスと、前
   記クロック生成手段および前記送信デバイスと接続さ
   れ、前記選択された駆動クロック信号に同期して前記送
   信デバイスからのデータを受信する受信デバイスと、前
   記クロック生成手段から前記送信デバイスへ前記選択さ
   れた駆動クロック信号が送信される第１のクロックバス
   と、前記クロック生成手段から前記受信デバイスへ、前
   記第１のクロック信号が送信される第２のクロックバス
   と、前記クロック生成手段から前記受信デバイスへ、前
   記第２のクロック信号が送信される第３のクロックバス
   と、前記選択された駆動クロックに応じて、前記クロッ
   ク生成手段から前記受信デバイスへ供給されるクロック
   信号の経路を前記第２のクロックバスと前記第３のクロ
   ックバスとを選択的に切替える切替手段とを具備するこ
   とを特徴とする回路基板。
7. 【請求項７】前記第２のクロック信号は、前記第１のク
   ロック信号より高速であり、前記第２のクロックバスは
   前記第１のクロックバスより長いことを特徴とする請求
   項１または４に記載の電子機器。