JP4335001B2 - ストロボ信号を遅延させるためのメモリ用コントローラ、システム、方法及びプログラム - Google Patents

Description

本発明は、メモリに関連し、特にメモリシステムのストロボ信号（ｓｔｒｏｂｅ ｓｉｇｎａｌ）を遅延させることに関連する。

コンピュータの急速な発展により、処理速度、スループット、通信性能及び耐障害性等の分野にて様々な進歩が見受けられる。マイクロプロセッサ速度は１秒当たりのサイクル又はヘルツで測定される。今日のハイエンド３２ビットマイクロプロセッサは、１．８ＧＨｚ（ギガヘルツ）、１秒当たり１．８十億サイクルを上回る速度で動作し、近い将来これは実質的に２．６乃至３．３ＧＨｚ以上に進歩することが期待される。このようなサイクル速度では、１秒の十億分の一の少なくとも１０倍速い通常は顕著に高速のパルス又はサイクルを生成しなければならない。

そのように高速で動作するプロセッサでは、要求される場合にそれに匹敵する速度でメモリからデータをプロセッサに供給する必要があり、さもなくば障害となり、そのプロセッサはデータを待機するために多くの時間を費やしてしまう。メモリの伝送レートを向上させるために、二重データレート（ＤＤＲ：Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）メモリは、クロックサイクルの先頭（ｌｅａｄｉｎｇ）エッジ及びクロックサイクルの後方（ｔｒａｉｌｌｉｎｇ）エッジの双方でデータを転送する。これらのメモリは、メモリからメモリコントローラにデータを転送するためのソース同期クロックプロトコルを使用する。メモリからのデータ（ＤＱ）は、そのメモリにより与えられるクロック又はストロボ信号（ＤＱＳ）を利用することで、メモリコントローラにより捕捉される。しかしながら、ストロボ信号レベルが変化する場合に生じ得るデータエラーを回避するために、メモリからの各ストロボ信号は遅延させられ、データが有効なデータウインドウの中央にてストロボされる（パルスを発する）ようにする。その遅延の正確さが重要であるのは、いかなる遅延変動もメモリコントローラに加えられるセットアップ／ホールド時間に変換されてしまうからである。セットアップ／ホールド時間が長過ぎると、システムは動作することが困難になる。特にこれはメモリが高速動作する程顕著になる。

上記事項及び本発明に関する知識は、本願の開示内容の一部を形成する添付図面と供に、以下の実施例の詳細な説明及び特許請求の範囲から明瞭になるであろう。上記及び以下の記載及び図示される開示内容は、本発明の実施例を説明することに焦点を当てているが、それは例示及び具体例によるものであり、本発明がそれらに限定されないことは、はっきりと理解されるべきである。本発明の精神及び範囲は特許請求の範囲によってのみ限定される。

以下の詳細な説明では、本発明の充分な理解を与えるために様々な具体的詳細が説明される。しかしながら、本発明はこれら具体的な詳細とは別に実施され得る。また、本発明を却って不明瞭にさせないために、周知の方法、手順、素子及び回路は詳細には説明されていない。更に、例示的なサイズ／モデル又は型／値／範囲が与えられているが、本発明はそれら具体的な例に限定されない。

信号の説明に関し、ハイ（ＨＩＧＨ）及びロー（ＬＯＷ）なる用語や、アサート（ＡＳＳＥＲＴＥＤ）及びアサート解除（ＤＥＡＳＳＥＲＴＥＤ）なる用語は、論理“１”及び論理“０”をそれぞれ表現するための一般的な意味で使用される。より具体的には、そのような用語は、「アクティブ−ロー」及び「アクティブ−ハイ」信号が混在して動作する場合に混乱を避けるために使用され、且つ本発明は図示／説明されている信号に限定されず、論理変更により「アクティブ−ロー」及び「アクティブ−ハイ」信号の全部／一部を反転して実現され得ることを表現するために使用される。加えて、集積回路及び他の素子に対する周知の電力／接地接続部は、図示及び説明を簡単にするため、及び本発明を却って不明瞭化させないために図示されていない。本発明の実施例を説明するために特定の詳細内容（例えば、回路やフローチャート）が説明されているが、本発明はそのような具体的詳細内容とは別に又はその変形と共に実現され得ることは当業者に明白であろう。最後に、本発明の実施例を実現するために、有線配線された回路の様々な組合せが使用され得ることは、明白であろう。即ち、本発明は、ハードウエア、ソフトウエア及び／又はファームウエアのある特定の組合せに限定されるものではない。

明細書中の「ある実施例」、「実施例」、「一実施例」等の語は、説明される実施例が、特殊な性質、構造又は特徴を包含するが、実施例総てがその特殊な性質、構造又は特徴を包含する必要はないことを示す。更に、そのような語句は、同一の実施例を示すことを要しない。更に、特殊な性質、構造又は特徴が、ある実施例に関して説明される場合には、そのような性質、構造又は特徴をもたらすものは、明示的に記載されている又は記載されていない他の実施例に関する当業者の知識の範疇に委ねられる。

以下に説明される内容の一部は、アルゴリズムや、メモリ内のデータビット又は２進ディジタル信号動作の記号表現で与えられる。これらのアルゴリズムの説明及び表現は、データ処理の技術分野において、彼らの仕事内容を他の当業者に伝えるために当業者に使用されている手法である。

ここで、アルゴリズムは一般に所望の結果に導く動作又は操作の一貫した（ｓｅｌｆ−ｃｏｎｓｉｓｔｅｎｔ）シーケンスと考えられる。これらは物理量の物理的な操作も含む。通常的には、必須ではないが、それらの量は、格納され、伝送され、組み合わせられ、比較され及び／又は他に操作され得る電気的、磁気的、及び／又は光学的信号の形態をとる。ビット、値、要素又はエレメント、シンボル、キャラクタ、期間、番号等としてこれらの信号に言及することは、主として慣例的な使用法に起因して、便利であることが間々ある。しかしながら、これら及び類似する用語は、適切な物理量に関連付けられ且つそれらの量に適用される単なる便宜的なラベルであることに留意を要する。

以下の説明及び特許請求の範囲の原文には、“ｃｏｕｐｌｅｄ”及び“ｃｏｎｎｅｃｔｅｄ”なる用語が、それらの派生に関連して使用されている。これらの用語は互いに同義語としては意図されていない点に留意を要する。むしろ、特定の実施例では、“ｃｏｎｎｅｃｔｅｄ”は、２つ又はそれ以上の要素が互いに物理的に直接的に又は電気的に接触していることを示す。“Ｃｏｕｐｌｅｄ”は、２つ又はそれ以上の要素が直接物理的に又は電気的に接触していることを意味する。しかしながら、“ｃｏｕｐｌｅｄ”は、２つ又はそれ以上の要素が互いに接触してはいないが、依然として互いに協働する又は相互作用することをも意味する。

図１を参照するに、例示的なシステム５が描かれている。当業者に理解されるように、システム５に関する様々な構成が可能である。システム５は、バス２０に結合されたプロセッサ１０を有し、バスは１つ又はそれ以上のバス及び／又はブリッジより成る。システム５は更にバス２０に接続された周辺インターフェース３０及びメモリコントローラ４０より成る。周辺インターフェース３０及びメモリコントローラ４０は、バス２０を通じてプロセッサ１０へデータを送信し及びそこからデータを受信する。また、システム５はメモリコントローラ４０に結合されたメモリ５０より成る。メモリ４０はプロセッサ１０及び／又は周辺インターフェース３０がメモリ５０にアクセスすることを可能にする。

図２は、メモリコントローラ４０のメモリ信号例を示す図である。メモリ５０からのデータ（ＤＱ）は、メモリ５０により供給されるストロボ信号（ＤＱＳ）１００を利用して、メモリコントローラ４０により捕捉される。しかしながら、ストロボ信号１００に対する変化に応じて生じるデータ１１０のエラーを避けるために、メモリ５０からの各ストロボ信号１００は遅延させられ、データ１１０が、ストロボ遅延１３０を有する遅延したストロボ信号１２０に応答して、有効なデータウインドウ１０５にてラッチされるようにする。

図３を参照するに、メモリコントローラ４０の６つのスレーブストロボ遅延装置２１０に結合されたマスタストロボ遅延装置２００を示すハードブロック図が示されている。図３は遅延調整信号２２０を６つのスレーブ遅延装置２１０に与える１つのマスタストロボ遅延装置２００を示しているが、マスタストロボ遅延装置２００の数及びスレーブストロボ遅延装置２１０の数は、設計基準に従って変更され得る。

メモリコントローラ４０は、遅延したストロボ信号１２０のストロボ遅延１３０を校正するためにハイブリッドアプローチ（ｈｙｂｒｉｄ ａｐｐｒｏａｃｈ）を使用する。各スレーブストロボ遅延装置２１０は、システム起動時又は他の時点で、遅延を利用して各々の遅延要素３０５（図４参照）を個々に校正し、各自のスレーブストロボ遅延装置２１０に関するチップにおける（ｏｎ−ｄｉｅ）プロセス変動を補償する。チップにおけるプロセス変動は、回路製造プロセスにおける変動に起因する。マスタストロボ遅延装置２００は、後にスレーブストロボ遅延装置２１０に遅延調整を施し、温度及び電圧の変化により生じるストロボ遅延１３０の変化を補償する。

図４，図５を参照するに、メモリコントローラ４０のスレーブストロボ遅延装置２１０及びマスタストロボ遅延装置２００が、同様に設計され同様に校正されている。従って、スレーブストロボ遅延装置２１０及びマスタストロボ遅延装置２００は、動作する温度及び電圧に対して同じように変動し、且つ動作する温度及び電圧の変化に起因する動作変動も類似する。

図４をより詳細に参照するに、スレーブストロボ遅延装置２１０は、発振器３１２及び校正部３３２より成り、それらは関連するラッチ３７２，３７４に遅延したストロボ信号１２０を与える。ラッチ３７２はフリップフロップ３３５，３４５，３５５，３６５より成り、ラッチ３７４はフリップフロップ３４０，３５０，３６０，３７０より成る。発振器３１２は、マルチプレクサ３００、遅延要素３０５及びスプリッタ３１０より成る。

発振器３１２のマルチプレクサ３００は、メモリ５０からストロボ信号１００を受信し、メモリ５０からのストロボ信号１００又は発振器３１２からの信号３２０の一方を選択的に遅延要素３０５に与える。遅延要素３０５は、特定のスレーブストロボ遅延装置２１０に関する遅延基準又は遅延ベース（ｄｅｌａｙ ｂａｓｅ）及びマスタストロボ遅延装置２００からの遅延調整内容に基づいて、マルチプレクサ３００から受信したストロボ信号１００又は信号３２０を遅延させる。遅延要素３０５は、遅延したストロボ信号１００又は遅延した信号３２０をスプリッタ３１０に与える。

スプリッタ３１０は、校正部３３２及びラッチ３７４に、遅延要素３０５から受信した信号を表現する信号３１５を与える。また、スプリッタ３１０は、マルチプレクサ３００及びラッチ３７２に、信号３１５を反転した形式のものである信号３２０を与える。ストロボ信号１００を選択するマルチプレクサ３００に応答して、信号３１５は、遅延要素３０５及び発振器３１２の他の要素の遅延に基づいて遅延させられたストロボ信号１００を表現し、且つそれは図２の遅延したストロボ信号１２０に対応する。同様に、ストロボ信号１００を選択するマルチプレクサ３００に応答して、信号３２０は、遅延要素３０５及び発振器３１２の他の要素の遅延値に基づいて遅延させられたストロボ信号１００の反転形式より成り、それは図２の遅延したストロボ信号１２０の反転形式に対応する。しかしながら、スプリッタ３１０の反転信号３２０を選択するマルチプレクサに応答して、信号３２０は、遅延要素３０５の遅延に少なくとも部分的に依存する周波数の高い（ハイ）及び低い（ロー）状態の間で変動する。

更に図４を参照するに、校正部３３２は周波数カウンタ３３５及び遅延制御部３３０を有する。周波数カウンタ３３５は、信号３２０を選択するマルチプレクサに応答して発振器３１２により生成された信号３１５の周波数を決定する。信号３１５の周波数を決定することで、遅延要素３０５の遅延が決定され得る。周波数カウンタ３３５は、遅延制御部３３０に発振器３１２の遅延を与える。遅延制御部３３０は、マスタストロボ遅延装置２００からの遅延調整内容に基づいて遅延要素３０５の遅延を更新する。一実施例では、遅延制御部３３０は、遅延要素３０５の遅延に遅延調整内容２２０を加え、更新された遅延を求め、その更新された遅延を遅延要素３０５に与え、適切なストロボ遅延１３０が維持されるようにする。

一実施例では、スレーブストロボ遅延装置２１０の遅延制御部３３０は、遅延調整内容２２０が更新を是認する程実質的に大きいと判定したことに応答して、遅延要素３０５各自の遅延を更新する。例えば、スレーブストロボ遅延装置２１０の遅延制御部３３０は、遅延調整内容２２０が閾値に対して所定の関係を有すると判定したことに応答して（例えば、遅延調整内容２２０の絶対値が閾値を上回る及び／又はそれに等しい場合）、遅延要素３０５各自の遅延を更新する。

更に図４を参照するに、実施例のデータ１１０は４ビットより成る。ラッチ３７４のフロップ３４０，３５０，３６０，３７０は信号３１５の立ち上がりエッジに応答してデータ１１０をラッチし、ラッチ３７２のフロップ３３８，３４５，３５５，３６５は信号３２０の立ち上がりエッジに応答してデータ１１０をラッチする。信号３１５は遅延したストロボ信号１２０を表現したものより成り、信号３２０は遅延したストロボ信号３２０を反転した形式のものより成り、データ１１０はそのストロボ信号１００の立ち上がりエッジ及び立ち下がりエッジの双方に応じてラッチされる。

図５は、マスタストロボ遅延装置２００及びメモリコントローラ５０の関連するラッチ３７２，３７４のハードウエアブロック図である。図示されているように、マスタストロボ遅延装置２００は、発振器３１２及び校正部３３２より成る。上述したように、マスタストロボ遅延装置２００及びスレーブストロボ遅延装置２１０は同様に設計され同様に構成される。しかしながら、メモリ５０及びマスタストロボ遅延装置２００は、マスタストロボ遅延装置２００が、データ１１０を受信しないように実現される。更に、マスタストロボ遅延装置２００は、付随的なラッチ３７２，３７４なしに実現され得る。

マスタストロボ遅延装置２００の校正部３３２は、信号３１５の周波数に基づいて、遅延素子３０５各々についての遅延ベースを決定するスレーブストロボ遅延装置２１０の校正部３３２と同様の手法で、遅延要素３０５各々について遅延ベースを決定する。一実施例では、マスタストロボ遅延装置２００及びスレーブストロボ遅延装置２１０の校正部３３２は、システム起動時又は他の指定された時点で遅延要素３０５各自の遅延ベースを同時に決定する。

また、遅延要素３０５についての遅延ベースを決定することと並んで、周波数カウンタ３３５及び遅延制御部３３０は、信号３１５の周波数に基づいて遅延調整内容を周期的に決定する。遅延制御部３３０は、遅延調整内容に基づいて遅延要素３０５に更新された遅延を与え、且つ遅延調整内容を示す信号２２０をスレーブストロボ遅延装置２１０の遅延カウンタ３３０に与え、その遅延調整内容に基づいて遅延制御部３３０に遅延要素３０５各自の遅延を更新させる。

図６を参照するに、システム５により使用される、ストロボ信号１００を遅延させるための方法４００が描かれている。例えば、１つ又はそれ以上の読み取り専用メモリ（ＲＯＭ）；ランダムアクセスメモリ（ＲＡＭ）；磁気ディスク記憶媒体；光記憶媒体；フラッシュメモリ装置のような機械読み取り可能な媒体へのデータアクセスに応じて；及び／又は例えば搬送波、赤外線信号、ディジタル信号、アナログ信号のような、電気的、光学的、音響的その他の伝搬信号形態に応じて、システム５は方法４００の全部又は一部を実行する。更に、方法４００は一連の動作としてシステム５の動作を描いているが、システム５は並行して又は別の順序で様々な動作を実行し得る。

ブロック４１０を参照するに、マスタストロボ遅延装置２００及びスレーブストロボ遅延装置２１０は、それら各自の遅延要素３０５に別々の遅延ベースを個々に与える。このため、ストロボ遅延装置２００，２１０の発振器３１２は、マルチプレクサ３００を利用して反転された信号３２０を選択することによって、各遅延要素３０５の遅延を表現する周波数より成る信号３１５を生成する。ストロボ遅延装置２００，２１０の校正部３３２は、更に、発振器３１２により生成された信号３１５の周波数に基づいて遅延要素３０５用のベース遅延、及びスレーブストロボ遅延装置２１０用の所望の遅延を決定する。遅延要素３０５についての遅延ベースを個々に判定する結果、ストロボ遅延装置２００，２１０は、ストロボ遅延装置２００，２１０の中でプロセス変動に配慮した様々な遅延ベースを有することができる。

一実施例では、ストロボ遅延装置２００，２１０は、システム５の立ち上げプロセスに応じて適切な遅延ベースを決定する。しかしながら、ストロボ遅延装置２００，２１０は、例えば検知された環境変化、エラー、経過時間等のような別の及び／又は付加的なイベントに応じて遅延ベースを決定し得る。

ブロック４２０では、システム５はスレーブストロボ遅延装置２１０の遅延を調整するための遅延更新動作を実行するか否かを判定する。一実施例では、システム５は、所定の期間が経過したと判定したことに応じて遅延更新動作を実行することを決定する。しかしながら、システム５は、例えば検知された環境変化やエラー等のような別の及び／又は付加的なイベントに応じて、スレーブストロボ遅延装置２１０の遅延を調整するための遅延更新動作を実行することを決定し得る。

遅延更新動作の実行を決定したことに応じて、ブロック４３０にてマスタストロボ遅延装置２００は、ストロボ遅延装置２００，２１０の遅延要素３０５についての遅延調整内容を判定する。マスタストロボ遅延装置２００の校正部３３２は、その発振器３１２により生成した信号３１５の周波数に準拠した遅延調整内容と、スレーブストロボ遅延装置２１０用の所望の遅延とを決定する。一実施例では、マスタストロボ遅延装置２００は、所望のストロボ遅延と信号３１５により示されるような発振器３１２の現在の遅延との間の差分を決定し、その決定した差分を遅延調整内容として使用する。しかしながら、マスタストロボ遅延装置２００は、他の手法によって信号３１５に準拠した遅延調整内容を決定し得る。

ブロック４４０では、システム５は、ブロック４３０にて決定した遅延調整内容が、遅延要素３０５の遅延を適切に更新するのに充分に大きいか否かを判別する。遅延要素３０５の遅延を更新する決定に応じて、ブロック４５０ではストロボ遅延装置２００，２１０は、遅延要素３０５の遅延を更新し、そしてマスタストロボ遅延装置２００の遅延や、スレーブストロボ遅延装置２１０により生成された遅延ストロボ信号１２０のストロボ遅延１３０を調整する。

一実施例では、マスタストロボ遅延装置２００の遅延制御部３３０は、ブロック４４０にて、遅延調整内容が閾値と所定の関係を有するとの判定に応じてストロボ遅延装置２００，２１０の遅延要素３０５にそれらの遅延を更新させるように決定し得る（例えば、遅延調整内容の絶対値が閾値より大きい又はそれに等しい場合や、遅延調整内容が低い閾値より小さい場合等である。）。遅延要素３０５の遅延を更新する決定に応答して、マスタストロボ遅延装置２００の遅延制御部３３０は、ブロック４５０にて、マスタストロボ遅延装置２００の遅延要素３０５に、その遅延調整内容に準拠した更新済みの遅延を与える。更に、マスタストロボ遅延装置２００の遅延制御部３３０は、ブロック４５０にて、スレーブストロボ遅延装置２１０の遅延要素３０５に、遅延調整内容を示す遅延調整信号２２０を与え、スレーブストロボ遅延装置２１０の遅延制御部３３０は、ブロック４５０にて、それら各自の遅延要素３０５に、遅延調整信号２２０により示される遅延調整内容に準拠した更新済みの遅延を与える。

別の実施例では、マスタストロボ遅延装置２００の遅延制御部３３０は、ブロック４４０にて、閾値と所定の関係を有する遅延調整内容に準拠して、マスタストロボ遅延装置２００の遅延要素３０５の遅延を更新することを決定する。更に、スレーブストロボ遅延装置２１０の遅延制御部３３０は、ブロック４４０にて、マスタストロボ遅延装置２００から受信した遅延調整信号２２０により示される遅延調整内容に準拠して、それら各自の遅延要素３０５の遅延を更新することを決定する。ブロック４５０では、マスタストロボ遅延装置２００の遅延制御部３３０は、各遅延要素３０５に遅延調整内容に準拠した更新済みの遅延を与え、スレーブストロボ遅延装置２１０の遅延制御部３３０は、各遅延要素３０５に、受信した遅延調整信号２２０により示される遅延調整内容に準拠した更新済みの遅延を与える。

本願実施例におけるマスタストロボ遅延装置２００及びスレーブストロボ遅延装置２１０は同じように設計され構成されているので、ストロボ遅延装置２００，２１０は、動作中に似たような環境変化（例えば、温度、電圧等）を経験し、それら各自のストロボ遅延１３０にあってもその環境変化に応じて似たような変化を経験する。従って、マスタストロボ遅延装置２００は、それ自身についての遅延調整内容を決定すること及び遅延調整信号２２０により遅延調整内容をスレーブ遅延装置２００に与えることによって、スレーブストロボ遅延装置２１０に関して適切なストロボ遅延を維持することができる。

本発明のある特徴がここに図示及び説明されてきたが、多くの修正、置換、変更及び均等物が当業者には明らかである。従って、特許請求の範囲は、本発明の真の範疇の中でそのような修正や変更を網羅するよう意図されていることが理解されるべきである。

システム例のブロック図である。 図１のシステムに関するメモリ信号例を示す図である。 図１のメモリコントローラ例に関するマスタストロボ遅延装置及びスレーブストロボ遅延装置を示すハードウエアブロック図である。 図３のスレーブストロボ遅延装置例のハードウエアブロック図である。 図３のマスタストロボ遅延装置例のハードウエアブロック図である。 図１のシステムのストロボ遅延化法のフローチャート例である。

Claims (25)

1. メモリ用のコントローラであって、
   遅延調整内容を決定し、該遅延調整内容を示す遅延調整信号を出力するマスタストロボ遅延装置と、
   前記遅延調整信号を受信する複数のスレーブストロボ遅延装置と、
   を有し、前記複数のスレーブストロボ遅延装置各々は、メモリから受信したストロボ信号を或る遅延量だけ遅延させて出力し、
   該遅延量は、前記遅延調整信号に基づいて各スレーブストロボ遅延装置が個々に生成した遅延制御信号により決定される、メモリ用のコントローラ。
2. 前記複数のスレーブストロボ遅延装置の各々が、
   前記メモリから受信した前記ストロボ信号を前記遅延量だけ遅延させる遅延要素と、
   前記遅延量だけ遅延したストロボ信号を出力する出力部と、
   前記遅延調整内容及び前記遅延したストロボ信号に基づいて、前記遅延制御信号を生成する校正部と
   を有する、請求項１記載のコントローラ。
3. 前記マスタストロボ遅延装置が、
   前記メモリから受信した前記ストロボ信号を或る遅延量だけ遅延させる遅延要素と、
   前記遅延量だけ遅延したストロボ信号を出力する出力部と、
   前記遅延調整内容及び前記遅延したストロボ信号に基づいて、遅延調整内容を決定する校正部と
   を有する、請求項１記載のコントローラ。
4. 前記マスタストロボ遅延装置が、遅延調整内容を更新する、請求項１記載のコントローラ。
5. スレーブストロボ遅延装置からの遅延したストロボ信号が、データを格納するラッチに与えられる、請求項１記載のコントローラ。
6. 前記マスタストロボ遅延装置が、遅延調整内容を周期的に決定する、請求項１記載のコントローラ。
7. 遅延調整内容が閾値と所定の関係にあることを前記マスタストロボ遅延装置が判定した場合に、前記遅延調整信号を前記複数のスレーブストロボ遅延装置に与える、請求項１記載のコントローラ。
8. マスタストロボ遅延装置と、
   該マスタストロボ遅延装置に接続された複数のスレーブストロボ遅延装置と、
   を有するメモリ用のコントローラで使用される方法であって、
   前記マスタストロボ遅延装置が、遅延調整内容を決定し、該遅延調整内容を示す遅延調整信号を出力するステップと、
   前記複数のスレーブストロボ遅延装置各々が、受信した前記遅延調整信号の遅延調整内容に基づいて、遅延制御信号を個々に生成し、前記メモリから受信したストロボ信号を、前記遅延制御信号により決定された遅延量だけ遅延させるステップと、
   を有する方法。
9. 遅延したストロボ信号を、データを格納するラッチに与えるステップを更に有する、請求項８記載の方法。
10. 前記マスタストロボ遅延装置が、遅延調整内容を更新するステップを更に有する、請求項８記載の方法。
11. 前記遅延調整信号及び遅延したストロボ信号に基づいて、前記遅延制御信号が生成される、請求項８記載の方法。
12. 遅延調整内容が、少なくともシステム起動時に決定される、請求項８記載の方法。
13. 前記複数のスレーブストロボ遅延装置各々が、遅延調整信号を周期的に受信する、請求項８記載の方法。
14. マスタストロボ遅延装置と、
    前記マスタストロボ遅延装置に接続された第１のスレーブストロボ遅延装置と、
    前記マスタストロボ遅延装置に接続された第２のスレーブストロボ遅延装置と、
    を少なくとも有するメモリ用コントローラで使用される方法であって、
    前記マスタストロボ遅延装置が、遅延調整内容を決定し、該遅延調整内容を示す遅延調整信号を出力するステップと、
    前記第１のスレーブストロボ遅延装置が、受信した前記遅延調整信号の遅延調整内容に基づいて、第１の遅延制御信号を生成し、前記メモリから受信したストロボ信号を、前記第１の遅延制御信号により決定された遅延量だけ遅延させ、第１の遅延ストロボ信号を出力するステップと、
    前記第２のスレーブストロボ遅延装置が、受信した前記遅延調整信号の遅延調整内容に基づいて、第２の遅延制御信号を生成し、前記メモリから受信した前記ストロボ信号を、前記第２の遅延制御信号により決定された遅延量だけ遅延させ、第２の遅延ストロボ信号を出力するステップと、
    を有する方法。
15. 前記第１の遅延ストロボ信号に応答して第１データをラッチするステップと、
    前記第２の遅延ストロボ信号に応答して第２データをラッチするステップと、
    を有する、請求項１４記載の方法。
16. 前記遅延調整内容の決定が、少なくともシステム起動時に行なわれる、請求項１４記載の方法。
17. 前記第１のスレーブストロボ遅延装置及び前記第２のスレーブストロボ遅延装置に、前記マスタストロボ遅延装置からの遅延調整信号が、周期的に与えられる、請求項１４記載の方法。
18. 遅延調整内容が閾値と所定の関係にあることを前記マスタストロボ遅延装置が判定した場合に、前記第１のスレーブストロボ遅延装置及び前記第２のスレーブストロボ遅延装置に遅延調整信号を与えるステップを更に有する、請求項１４記載の方法。
19. マスタストロボ遅延装置と、
    該マスタストロボ遅延装置に接続された複数のスレーブストロボ遅延装置と、
    を有するメモリ用のコントローラで使用されるプログラムであって、
    遅延調整内容を決定し、該遅延調整内容を示す遅延調整信号を出力するステップを前記マスタストロボ遅延装置に実行させ、
    前記マスタストロボ遅延装置から受信した前記遅延調整信号の遅延調整内容に基づいて、遅延制御信号を生成し、前記メモリから受信したストロボ信号を、前記遅延制御信号により決定された遅延量だけ遅延させるステップを、前記複数のスレーブストロボ遅延装置各々に実行させる、プログラム。
20. 少なくともシステム起動時に遅延調整内容を決定するステップを、前記マスタストロボ遅延装置に実行させる、請求項１９記載のプログラム。
21. 遅延調整信号を、前記複数のスレーブストロボ遅延装置各々に周期的に送信するステップを、前記マスタストロボ遅延装置に実行させる、請求項１９記載のプログラム。
22. 遅延調整内容が閾値と所定の関係にあることを前記マスタストロボ遅延装置が判定した場合に、前記複数のスレーブストロボ遅延装置各々に遅延調整信号を送信するステップを、前記マスタストロボ遅延装置に実行させる、請求項１９記載のプログラム。
23. データ及びストロボ信号を与えるメモリと、
    前記メモリのデータを使用するプロセッサと、
    前記プロセッサによる前記メモリへのアクセスを制御するメモリコントローラと、
    を有するシステムであって、前記メモリコントローラは、
    遅延調整内容を決定し、該遅延調整内容を示す遅延調整信号を出力するマスタストロボ遅延装置と、
    前記遅延調整信号を受信する複数のスレーブストロボ遅延装置と、
    を有し、前記複数のスレーブストロボ遅延装置各々は、前記メモリから受信したストロボ信号を或る遅延量だけ遅延させて出力し、
    該遅延量は、前記遅延調整信号に基づいて各スレーブストロボ遅延装置が個々に決定した遅延制御信号により決定される、システム。
24. 前記メモリコントローラの前記マスタストロボ遅延装置が、前記遅延調整内容を周期的に更新する、請求項２３記載のシステム。
25. 前記メモリコントローラの前記マスタストロボ遅延装置が、少なくともシステム起動時に遅延調整内容を決定し、遅延調整内容を周期的に更新し、遅延調整内容が閾値と所定の関係を満たす場合に、複数のスレーブストロボ遅延装置各々に更新後の遅延調整内容を与える、請求項２３記載のシステム。

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