JP4514272B2 - デジタルデータ処理回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、デジタルデータ処理回路に関するものであり、より詳しくは自動クロックディレイ検出及び初期パラメータセッティング特性を有するクロックフォワーディング回路に関するものである。
【０００２】
【従来の技術】
図１は、マイクロプロセッサ（例えば、ＣＰＵ）のようなマスタ回路（ｍａｓｔｅｒ ｃｉｒｃｕｉｔ）１０と、半導体メモリ装置及びシグナルバス（又はシステムバス）のようなスレーブ回路（ｓｌａｖｅ ｃｉｒｃｕｉｔ）２０とを有するデジタルデータ処理回路を概略的に示すブロック図である。
【０００３】
図１を参照すると、スレーブ回路２０は、クロック及びデータ経路を通してマスタ回路１０と外部インタフェースを行う。マスタ回路１０は、クロック信号ＣＬＫ＿ＯＵＴとデータＤＡＴＡ＿ＯＵＴをスレーブ回路２０に発生する。スレーブ回路２０は、クロック信号ＣＬＫ＿ＯＵＴとデータＤＡＴＡ＿ＯＵＴを受け入れ、クロック信号ＣＬＫ＿ＩＮとデータＤＡＴＡ＿ＩＮをマスタ回路１０に発生する。ここで、入力クロック信号ＣＬＫ＿ＩＮは、出力クロック信号ＣＬＫ＿ＯＵＴのフィードバッククロック信号である。マスタ回路１０は、スレーブ回路２０からのデータＤＡＴＡ＿ＩＮをローディングすることにおいて入力クロック信号ＣＬＫ＿ＩＮを使用し、ローディングされた入力データＤＡＴＡ＿ＩＮを内部で処理することにおいて出力クロック信号ＣＬＫ＿ＯＵＴを使用する。
【０００４】
図２ないし図４は、図１に図示されたマスタ回路１０の入力及び出力信号の関係を示すタイミング図である。図面を参照すると、クロック信号ＣＬＫ＿ＩＮ、ＣＬＫ＿ＯＵＴの間にはディレイ（ｄｅｌａｙ）が存在するが、これはマスタ回路１０とスレーブ回路２０を含むマザーボードの構成による。このようなディレイは、回路の低いクロック速度のために過去には何の問題も発生させなかった。図２に図示されたように、低いクロック速度は、マスタ回路１０のデータローディング（ｌｏａｄｉｎｇ）及びアンローディング（ｕｎｌｏａｄｉｎｇ）動作のために十分な動作マージンを保障する。しかし最近マスタ回路１０及びスレーブ回路２０のクロック速度が高くなる傾向がある。図３に図示されたように、マスタ回路１０及びスレーブ回路２０のクロック速度が増加することによって動作マージンは減少する。その結果スレーブ回路２０からマスタ回路１０へのデータ伝送に誤りが発生することになる。図４を参照すると、もし動作マージンを保障することができないほどクロック速度が速くなると、データＤＡＴＡ＿ＩＮをマスタ回路１０に安定に伝送することは非常に難しくなる。動作マージンなしに出力クロック信号ＣＬＫ＿ＯＵＴが入力クロック信号ＣＬＫ＿ＩＮより先立つと、マスタ回路１０のデータアンローディング動作は、データローディング動作以後に行うことができない。特に高性能コンピュータシステムにおいて、このようなインタフェース問題を避けることは処理速度（ｐｒｏｃｅｓｓｉｎｇ ｓｐｅｅｄ）が増加することによって難しくなる。このような問題を解決するための一方法はクロックフォワーディング方法（ｃｌｏｃｋ ｆｏｒｗａｒｄｉｎｇ ｍｅｔｈｏｄ）である。
【０００５】
図５は、図１に図示されたマスタ回路のクロックフォワーディング方法による入力及び出力クロック信号の関係を示すタイミング図である。この方法でディレイに相応する幾つのクロック周期は、図１に図示されたクロックフォワーディング回路１００によって出力クロック信号ＣＬＫ＿ＯＵＴに先立って伝送される（即ち、フォワーディングされる）。その結果、マスタ回路１０のデータアンローディング動作は、データローディング動作以後に行うことができる。それ故、スレーブ回路２０から入力されたデータＤＡＴＡ＿ＩＮは、マスタ回路１０に正確に伝送されることになる。
【０００６】
クロックのフォワーディングのために、クロックフォワーディング回路１００のデータローディング／アンローディング初期パラメータ（ｉｎｉｔｉａｌ ｐａｒａｍｅｔｅｒｓ）を決定する必要がある。一般にこの初期パラメータは、マザーボードデザイナによって予め決定され、固定された値としてクロックフォワーディング回路１００に接続された外部ＲＯＭ（ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）（図示せず）に貯蔵される。電源が印加された後、マスタ回路１０が初期化されるとき、初期パラメータは、クロックのフォワーディングのためにクロックフォワーディング回路１００にローディングされる。この初期パラメータに基づいたクロックフォワーディングによってスレーブ回路２０からローディングされた入力データは、何の誤りも発生せず、マスタ回路１０に安定にアンローディングされることになる。
【０００７】
クロックフォワーディング方法に対する開示例は、１９８９年３月７日Ｓａｇｅｒ ｅｔ ａｌ．によって登録されたＵ．Ｓ．Ｐａｔ．Ｎｏ．４８１１３６４“ＭＥＴＨＯＤ ＡＮＤ ＡＰＰＡＲＡＴＵＳ ＦＯＲ ＳＴＡＢＩＬＩＺＥＤＤＡＴＡ ＴＲＡＮＳＭＩＳＳＩＯＮ”、１９９０年１２月１８日Ｓａｇｅｒｅｔ ａｌ．によって登録されたＵ．Ｓ．Ｐａｔ．Ｎｏ．４９７９１９０“ＭＥＴＨＯＤ ＡＮＤ ＡＰＰＡＲＡＴＵＳ ＦＯＲ ＳＴＡＢＩＬＩＺＥＤ ＤＡＴＡ ＴＲＡＮＳＭＩＳＳＩＯＮ”、そして１９８５年６月２５日ｗｏｌｆによって登録されたＵ．Ｓ．Ｐａｔ．Ｎｏ．４５２５８４９“ＤＡＴＡ ＴＲＡＮＳＭＩＳＳＩＯＮ ＦＡＣＩＬＩＴＹ ＢＥＴＷＥＥＮ ＴＷＯ ＡＳＹＮＣＨＲＯＮＯＵＳＬＹ ＣＯＮＴＲＯＬＬＥＤ ＤＡＴＡ ＰＲＯＣＥＳＳＩＮＧ ＳＹＳＴＥＭＳ ＷＩＴＨ Ａ ＢＵＦＦＥＲ ＭＥＭＯＲＹ”がある。
【０００８】
【発明が解決しようとする課題】
しかし、前述のようにクロックをフォワーディングするための初期パラメータをマザーボードデザイナによって設定する方法は、人件費の増加に比例して生産単価が増加する。それだけではなく、初期パラメータが外部ＲＯＭに固定された値として貯蔵されるために、製品偏差によるデータ伝送誤りが発生することがあり、回路の間のデータ伝送を安定化しがたい問題がある。
【０００９】
従って、本発明は上述の問題点を解決するために提案されたもので、回路の間のデータ伝送を安定化するために、インタフェースクロックの間のディレイを自動的に検出して、データローディング／アンローディング初期パラメータをセッティングすることができるデジタルデータ処理回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明のデジタルデータ処理回路は、クロックフォワーディング回路を含み、第１クロック信号を発生するマスタ回路と、このマスタ回路に接続されて、前記第１クロック信号に同期した第２クロック信号を発生するスレーブ回路とを含み。前記クロックフォワーディング回路は、第２クロック信号を受け入れ、第１及び第２クロック信号のディレイを検出し、その検出されたディレイに基づいて前記マスタ回路のデータロード／アンロード初期値をセッティングすることを特徴とする。
【００１１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
本発明のデジタルデータ処理回路のマスタ回路に設けられる新たなクロックフォワーディング回路は、データ伝送を安定化するために、インタフェースクロックが有しているディレイを自動的に検出し、検出されたディレイに相応するクロックをフォワーディングする（即ち、先立って伝送する）。その結果、回路の間のデータ伝送は、クロックのフォワーディングによってディレイに影響されず、欠陥なしに実施される。また、新たなクロックフォワーディング回路によれば、ディレイを自動的に検出し、その検出に応じて自動的に、クロックをフォワーディングするための初期パラメータを設定するので、マザーボードデザイナによる初期パラメータの設定法に比較して生産単価を削減できるとともに、製品偏差によるデータ伝送誤りの発生を防止できる。
【００１２】
図６は、本発明によるデジタルデータ処理回路のマスタ回路に設けられるクロックフォワーディング回路を概略的に示すブロック図である。
図６を参照すると、クロックフォワーディング回路１００は、クロック発生器１１０、出力クロック制御ロジック１２０、内部データバス１３０、入力クロック制御ロジック１４０、ロード／アンロードクロック制御ロジック１５０、ロード／アンロードマルチプレクサ１６０、データ制御ロジック１７０、およびディレイ検出回路１８０を含む。
【００１３】
クロック発生器１１０は、データ入力及び出力のためのビットクロックを発生する。出力クロック制御ロジック１２０は、クロック発生器１１０からのクロック信号を制御して出力クロック信号ＣＬＫ＿ＯＵＴをスレーブ回路に発生する。このとき、マスタ回路の内部データバス１３０から伝送された出力データＤＡＴＡ＿ＯＵＴは、データ制御ロジック１７０を通してスレーブ回路に出力される。
【００１４】
マスタ回路と外部インタフェースを実施するスレーブ回路は、マスタ回路からのクロック信号ＣＬＫ＿ＯＵＴとデータＤＡＴＡ＿ＯＵＴを受け入れ、入力クロック信号ＣＬＫ＿ＩＮと入力データＤＡＴＡ＿ＩＮをマスタ回路のクロックフォワーディング回路１００に出力する。この入力クロック信号ＣＬＫ＿ＩＮは、出力クロック信号ＣＬＫ＿ＯＵＴのフィードバッククロック信号で、この２つのクロック信号ＣＬＫ＿ＩＮ、ＣＬＫ＿ＯＵＴの間にはディレイが存在する。このディレイは、マスタ回路とスレーブ回路を含むマザーボードの構造によって発生される。
【００１５】
回路の間のデータ伝送を安定化するために、ディレイ検出回路１８０は、自動的にディレイを検出し、ディレイに対応する初期パラメータＩｎｉｔ＿ＵＮＬＤをロード／アンロードクロック制御ロジック１５０に発生する。ロード／アンロードクロック制御ロジック１５０は、入力クロック信号ＣＬＫ＿ＩＮ及び入力クロック制御ロジック１４０からの制御されたクロック信号ＣＬＫ＿ＯＵＴ’に応じて、多数のロード制御信号ＬＤｓ及び多数のアンロード制御信号ＵＮＬＤｓをロード／アンロードマルチプレクサ１６０に発生する。ロード／アンロードクロック制御ロジック１５０でロード及びアンロード制御信号ＬＤ、ＵＮＬＤは、ロード／アンロード制御信号の初期値から発生される。アンロード制御信号の初期値は、初期パラメータＩｎｉｔ＿ＵＮＬＤによってセッティングされ、ロード制御信号の初期値は、“００”にセッティングされる。このように発生されたロード／アンロード制御信号ＬＤｓ、ＵＮＬＤｓによってロード／アンロードマルチプレクサ１６０は、入力データＤＡＴＡ＿ＩＮをローディングすることができ、そしてローディングされた入力データＤＡＴＡ＿ＩＮをディレイに影響されなく、データ制御ロジック１７０を通してマスタ回路に誤りなしにアンローディングすることができる。
【００１６】
図７は、図６に図示されたディレイ検出回路１８０を具体的に示す回路図である。
図７を参照すると、ディレイ検出回路１８０は、検出ユニット１８８、比較ユニット１９５及び制御ユニット１９８を含む。
検出ユニット１８８は、入力クロック信号ＣＬＫ＿ＩＮと出力クロック信号ＣＬＫ＿ＯＵＴの間のディレイを検出する。比較ユニット１９５は、Ｎ個の検出されたディレイを比較し、全ての検出されたディレイが一致すると、比較された結果を初期パラメータＩｎｉｔ＿ＵＮＬＤとしてロード／アンロードクロック制御ロジック１５０に出力する。一方、もし全ての検出されたディレイが一致しないと、制御ユニット１９８は、クロック発生器１１０及び検出ユニット１８８をリセットする。それから、制御ユニット１９８は、クロック発生器１１０の状態が復元された後（即ちリリース（ｒｅｌｅａｓｅ）された後）、全ての検出されたディレイが一致するときまでＮビットフリーランニング（Ｎｂｉｔ ｆｒｅｅｒｕｎｎｉｎｇ）によって検出されたディレイを比較する。
【００１７】
検出ユニット１８８は、カウンティング回路１８１とディレイ検出回路１８４を含む。カウンティング回路１８１は、第１Ｄ−フリップフロップ１８２と第２Ｄ−フリップフロップ１８３を含む。各々のフリップフロップは、マスタ回路からの出力クロック信号ＣＬＫ＿ＯＵＴに応じてトグリング動作を実施する。一方、ディレイ検出回路１８４は、第３Ｄ−フリップフロップ１８５、第４Ｄ−フリップフロップ１８６及びＲ−Ｓフリップフロップ１８７を含む。第１Ｄ−フリップフロップ１８２の出力は、第３Ｄ−フリップフロップ１８５の入力と接続され、第２Ｄ−フリップフロップ１８３の出力は、第４Ｄ−フリップフロップ１８６の入力と接続される。第３Ｄ−フリップフロップ１８５及び第４Ｄ−フリップフロップ１８６は、カウンティング回路１８１でカウンティングされた結果とスレーブ回路から入力された入力クロック信号ＣＬＫ＿ＩＮに応じてディレイを検出する。入力クロック信号ＣＬＫ＿ＩＮは、Ｒ−Ｓフリップフロップ１８７を通して第３Ｄ−フリップフロップ１８５及び第４Ｄ−フリップフロップ１８６にクロック信号として入力される。
【００１８】
比較ユニット１９５は、ラッチング回路１９２と比較器１９３を含む。ラッチング回路１９２は、Ｎビットフリーランニングによって検出ユニット１８８から検出されたディレイ各々のＭＳＢ（ｍｏｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ）とＬＳＢ（ｌｅａｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ）をラッチングするためのデマルチプレクサ（ｄｅ−ｍｕｌｔｉｐｌｅｘｅｒ）１９１とＮ個のラッチを含む。比較器１９３は、２つのＸＯＲ（ｅｘｃｌｕｓｉｖｅ−ＯＲ）ゲートと１つのＮＯＲゲートを有するが、各々のＸＯＲゲートは、検出されたディレイのＭＢＳ Ｎ個とＬＳＢ Ｎ個をデマルチプレクサ１９１を通して各々受け入れるようにする。ＸＯＲゲートは、検出された結果が全部同一であるか、検出された結果のＭＳＢとＬＳＢを比較し、比較された結果をＮＯＲゲートに出力する。もし検出された結果が全部同一であると、ＮＯＲゲートは、論理高レベル“１”を出力する。この場合、ＭＳＢ及びＬＳＢは、ロード／アンロードクロック制御ロジック１５０に初期パラメータＩｎｉｔ＿ＵＮＬＤとして出力される。一方、もし検出された結果が全部同一ではないと、ＮＯＲゲートは、論理低レベル“０”を出力する。この場合、制御ユニット１９８は、正しいディレイが検出されなかったと判別し、クロック発生器１１０及び検出ユニット１８８をリセットする。
【００１９】
制御ユニット１９８は、システムクロック制御ロジック１９６とＮビットフリーランニングカウンタ／デコーダ１９７を含む。Ｎビットフリーランニングカウンタ／デコーダ１９７は、システムクロック制御ロジック１９６とラッチング回路１９２との間に接続される。Ｎビットフリーランニングカウンタ／デコーダ１９７は、比較器１９３の出力が“０”であるとき、イネーブルされてＮビットフリーランニングを実施し、クロック発生器１１０からのクロック信号をラッチング回路１９２のラッチに供給するためにデマルチプレクサ１９１を制御する。システムクロック制御ロジック１９６は、比較器１９３、検出ユニット１８８、Ｎビットフリーランニングカウンタ／デコーダ１９７、クロック発生器１１０に接続される。もし比較器１９３がシステムクロック制御ロジック１９６に“０”を出力すると、システムクロック制御ロジック１９６は、クロック発生器１１０と検出ユニット１８８をリセットする。リセットされたクロック発生器１１０が正常状態に戻ると、システムクロック制御ロジック１９６は、クロック発生器１１０からのクロック信号をＮビットフリーランニングカウンタ／デコーダ１９７に伝送する。
【００２０】
図８は、図７に図示されたディレイ検出回路１８０の動作を示すタイミング図である。
図７及び図８を参照すると、第１及び第２Ｄ−フリップフロップ１８２，１８３は、出力クロック信号ＣＬＫ＿ＯＵＴに応じてトグリング動作を実施する。波形Ｆ／Ｆ＜１＞は、第１Ｄ−フリップフロップ１８２のトグル結果であり、波形F／Ｆ＜０＞は、第２Ｄ−フリップフロップ１８３のトグル結果である。ディレイ検出回路１８４は、トグル結果Ｆ／Ｆ＜１＞及びＦ／Ｆ＜０＞、そして入力クロック信号ＣＬＫ＿ＩＮに応じて出力クロック信号ＣＬＫ＿ＯＵＴと入力クロック信号ＣＬＫ＿ＩＮとの間のディレイを検出する。図８に図示されたように、もし最大ディレイが１ビットタイムより大きく、２ビットタイムより小さいと、検出されたディレイは、“１１”になる。これは入力クロック信号ＣＬＫ＿ＩＮの上昇エッジでのトグルされた結果Ｆ／Ｆ＜０＞及びＦ／Ｆ＜１＞によって決定される。そして前述されたように、Ｎ個の検出されたディレイが全部同一ではないと、システムクロック制御ロジック１９６は、リセット信号を用いてクロック発生器１１０と検出ユニット１８８をリセットする。リセットされたクロック発生器１１０が正常状態にリリースされると、クロックフォワーディング方法は、検出されたディレイが全部同一になるときまで反復される。
【００２１】
図９は、図７に図示されたディレイ検出回路１８０によって検出された最大ディレイに対応する初期パラメータを示す図面である。
図９を参照すると、初期パラメータＩｎｉｔ＿ＵＮＬＤは、検出された最大ディレイによって決定される。図８及び図９に図示されたように、もし最大ディレイが１ビットタイムより大きく、２ビットタイムより小さいと、初期パラメータＩｎｉｔ＿ＵＮＬＤは、“１１”に決定される。なぜならば、このとき、ラッチされた結果Ｆ＜１：０＞が“１１”のためである。そして例えば、もし最大ディレイが１より小さいと初期パラメータＩｎｉｔ＿ＵＮＬＤは、“０１”に決定される。
【００２２】
図１０は、図６に図示されたロード／アンロードクロック制御ロジック１５０の具体例を示す回路図である。また図１１は、図１０に図示されたロード／アンロードクロック制御ロジック１５０の動作を示すタイミング図である。
図１０を参照すると、ロード／アンロードクロック制御ロジック１５０は、アンロード制御信号発生回路１５２及びロード制御信号発生回路１５４を含む。アンロード制御信号発生回路１５２は、入力クロック制御ロジック１４０からの制御されたクロック信号ＣＬＫ＿ＯＵＴ’とディレイ検出回路１８０からの検出された初期パラメータＩｎｉｔ＿ＵＮＬＤを受け入れて多数のアンロード制御信号ＵＮＬＤを発生させる。その多数のアンロード制御信号ＵＮＬＤの初期値は初期パラメータＩｎｉｔ＿ＵＮＬＤによってセッティングされる。これと類似してロード制御信号発生回路１５４は、スレーブ回路からの入力クロック信号ＣＬＫ＿ＩＮに応じて多数のロード制御信号ＬＤｓを発生するための２つのＤ−フリップフロップを含み、ロード制御信号ＬＤの初期値は“００”にセッティングされる。
【００２３】
図１１を参照すると、もしアンロード制御信号ＵＮＬＤの初期値が“１１”にセッティングされると、アンロード制御信号ＵＮＬＤは、クロック信号ＣＬＫ＿ＯＵＴ’に応じて“１０”、“００”、“０１”、そして“１１”の順序に反復して発生される。しかしロード制御信号ＬＤは、いつも入力クロック信号ＣＬＫ＿ＩＮに応じて“０１”、“１１”、“１０”、そして“００”の順序に反復して発生される。
【００２４】
図１２は、図６に図示されたロード／アンロードマルチプレクサ１６０の具体例を示す回路図である。図１２を参照すると、ロード／アンロードマルチプレクサ１６０は、データローディング回路１６１とデータアンローディング回路１６６を含む。データローディング回路１６１は、データローディングデコーダ１６２と多数のデータローディングマルチプレクサ１６３を含む。データアンローディング回路１６６は、データアンローディングデコーダ１６７と多数のデータアンローディングマルチプレクサ１６８を含む。この場合において、入力されるロード制御信号ＬＤ及びアンロード制御信号ＵＮＬＤは、各々４つずつであるから、データローディングマルチプレクサ１６３及びデータアンローディングマルチプレクサ１６８は、各々４つのマルチプレクサで構成される。
【００２５】
各々のデータローディングマルチプレクサ１６３は、デコーディングされたロード制御信号ＬＤに応じてスレーブ回路からの入力データＤＡＴＡ＿ＩＮをローディングする。同様に、各々のデータアンローディングマルチプレクサ１６８は、デコーディングされたアンロード制御信号ＵＮＬＤに応じてローディングされた入力データＤＡＴＡ＿ＩＮをマスタ回路の内部データバスにアンローディングする。
【００２６】
図１３は、図６に図示されたクロックフォワーディング回路１００の動作を示すタイミング図である。図１２及び図１３を参照すると、もしアンロードコントロール信号ＵＮＬＤの初期値が“１１”にセッティングされたら、アンロードコントロール信号ＵＮＬＤは、出力クロック信号ＣＬＫ＿ＯＵＴに応じて“１０”、“００”、“０１”、そして“１１”順序に反復的に発生される。一方、ロードコントロール信号ＬＤは、入力クロック信号ＣＬＫ＿ＩＮに応じて“０１”、“１１”、“１０”、そして“００”順序に反復的に発生される。このとき、マルチプレクサ１６３，１６８に属する各々のマルチプレクサは、入力データＤＡＴＡ＿ＩＮをロード／アンロードするためにロードコントロール信号ＬＤ及びアンロードコントロール信号ＵＮＬＤに応じてターンオンされる。
【００２７】
もしアンロードコントロール信号ＵＮＬＤの初期値が“１１”にセッティングされたら、これは最大ディレイが１ビットタイムより大きく、２ビットタイムより小さいことを意味する。従って、本発明によるクロックフォワーディング回路は、２回路の間のデータ伝送をディレイに影響されなく、安定化させるためにアンロード制御信号ＵＮＬＤｓ“１０”及び“００”に対応される２クロックをフォワーディングする（即ち、予め伝送する）。
【００２８】
それ故、クロックのフォワーディング後、各々のデータローディングマルチプレクサ１６３が、“０１”、“１１”、“１０”、そして“００”順序のロード制御信号ＬＤに応じて入力データＤＡＴＡ＿ＩＮをローディングすると、データアンローディングマルチプレクサ１６８は、“０１”、“１１”、“１０”、“００”順序のアンロード制御信号ＵＮＬＤに応じてローディングされた入力データＤＡＴＡ＿ＩＮをアンローディングする。したがって、例えば、ロード制御信号ＬＤ“０１”によってローディングされた入力データＤＡＴＡ＿ＩＮは、アンローディング制御信号ＵＮＬＤ“０１”によってマスタ回路にアンローディングされてディレイに影響されなく、データをローディング／アンローディングするようになる。
【００２９】
その結果、本発明によるクロックフォワーディング回路は、インタフェースクロックのディレイに影響されず、回路間のデータ伝送を誤りなしに実施することができる。
【００３０】
【発明の効果】
以上のように本発明によると、インタフェースクロックの間のディレイを自動的に検出し、その検出されたディレイに相応するクロックをフォワーディングすることによってインタフェースクロックのディレイに影響されず、回路間のデータ伝送を誤りなしに実施することができる。さらに、本発明の方法によれば、ディレイを自動的に検出し、その検出に応じて自動的に、クロックをフォワーディングするための初期パラメータを設定したので、マザーボードデザイナによる初期パラメータの設定法に比較して生産単価を削減できるとともに、製品偏差によるデータ伝送誤りの発生を防止できる。
【図面の簡単な説明】
【図１】マスタ回路とスレーブ回路とを備えたデジタルデータ処理回路の構成を概略的に示すブロック図。
【図２】図１に図示されたマスタ回路の入力及び出力クロック信号の関係を示すタイミング図。
【図３】図１に図示されたマスタ回路の入力及び出力クロック信号の関係を示すタイミング図。
【図４】図１に図示されたマスタ回路の入力及び出力クロック信号の関係を示すタイミング図。
【図５】図１に図示されたマスタ回路のクロックフォワーディング方法による入力及び出力クロック信号の関係を示すタイミング図。
【図６】本発明によるデジタルデータ処理回路の実施の形態のマスタ回路に用いられるクロックフォワーディング回路を概略的に示すブロック図。
【図７】図６に図示されたディレイ検出回路の具体例を示す回路図。
【図８】図７に図示されたディレイ検出回路の動作を示すタイミング図。
【図９】図７に図示されたディレイ検出回路によって検出された最大ディレイに対応する初期パラメータを示す図。
【図１０】図６に図示されたロード／アンロードクロック制御ロジックを具体的に示す回路図、
【図１１】図１０に図示されたロード／アンロードクロック制御ロジックの動作を示すタイミング図。
【図１２】図６に図示されたロード／アンロードマルチプレクサの具体例を示す回路図。
【図１３】図６に図示されたクロックフォワーディング回路の動作を示すタイミング図。
【符号の説明】
１００ クロックフォワーディング回路
１１０ クロック発生器
１２０ 出力クロック制御ロジック
１３０ 内部データバス
１４０ 入力クロック制御ロジック
１５０ ロード／アンロードクロック制御ロジック
１６０ ロード／アンロードマルチプレクサ
１７０ データ制御ロジック
１８０ ディレイ検出回路

Claims (7)

1. クロックフォワーディング回路を含み、第１クロック信号を発生するマスタ回路と、
   このマスタ回路に接続されて、前記第１クロック信号に同期した第２クロック信号を発生するスレーブ回路とを含み、
   前記クロックフォワーディング回路は、第２クロック信号を受け入れ、第１及び第２クロック信号間のディレイを検出し、その検出されたディレイに基づいて前記第１クロックをフォワーディングするための初期パラメータをセッティングし、
   前記クロックフォワーディング回路は、
   クロック信号を発生するクロック発生器と、
   マスタ回路のデータインタフェースのための内部データバスと、
   前記クロック発生器と前記内部データバスに接続され、前記クロック信号に応じてデータをスレーブ回路に出力するデータ制御ロジックと、
   前記クロック発生器に接続され、前記クロック信号を制御して制御されたクロック信号を出力クロック信号として前記スレーブ回路に発生する出力クロック制御ロジックと、
   前記出力クロック信号と前記出力クロック信号のフィードバッククロック信号である入力クロック信号の間のディレイを検出し、検出されたディレイに相応するクロックをフォワーディングするための初期パラメータを発生するディレイ検出回路と、
   このディレイ検出回路と前記入力クロック制御ロジックに接続され、前記初期パラメータに応じてロード制御信号とアンロード制御信号を発生するロード／アンロードクロック制御ロジックと、
   前記クロック発生器と前記ロード／アンロードクロック制御ロジックの間に接続され、前記クロック発生器からの前記クロック信号を内部クロック信号とすべく制御して、当該制御されたクロック信号を前記ロード／アンロードクロック制御ロジックに供給する入力クロック制御ロジックと、
   前記スレーブ回路からの入力データをローディングし、前記ロード／アンロードクロック制御ロジックからのアンロード制御信号に応じて前記ローディングされた入力データを前記データ制御ロジックを通して前記マスタ回路の前記内部データバスにアンローディングするロード／アンロードマルチプレクサとからなり、
   前記ディレイ検出回路は、
   前記出力クロック信号と前記入力クロック信号との間のＮ個のディレイを検出する検出手段と、
   前記Ｎ個の検出されたディレイを比較し、全ての検出されたディレイが一致するとき、比較された結果を前記初期パラメータとして前記ロード／アンロードクロック制御ロジックに発生する比較手段と、
   前記Ｎ個の検出されたディレイが全部同一ではないと、前記クロック発生器と前記検出手段をリセットし、そして前記Ｎ個の検出されたディレイが全部同一になるときまでＮビットフリーランニングによって前記検出されたディレイを比較するように前記比較手段を制御する制御手段とを含む、
   ことを特徴とするデジタルデータ処理回路。
2. クロックフォワーディング回路は、
   クロック信号を発生するクロック発生器と、
   マスタ回路のデータインタフェースのための内部データバスと、
   前記クロック発生器と前記内部データバスに接続され、前記クロック信号に応じてデータをスレーブ回路に出力するデータ制御ロジックと、
   前記クロック発生器に接続され、前記クロック信号を制御して制御されたクロック信号を出力クロック信号として前記スレーブ回路に発生する出力クロック制御ロジックと、
   前記出力クロック信号と前記出力クロック信号のフィードバッククロック信号である入力クロック信号の間のディレイを検出し、検出されたディレイに相応するクロックをフォワーディングするための初期パラメータを発生するディレイ検出回路と、
   このディレイ検出回路と前記入力クロック制御ロジックに接続され、前記初期パラメータに応じてロード制御信号とアンロード制御信号を発生するロード／アンロードクロック制御ロジックと、
   前記クロック発生器と前記ロード／アンロードクロック制御ロジックの間に接続され、前記クロック発生器からの前記クロック信号を内部クロック信号とすべく制御して、当該制御されたクロック信号を前記ロード／アンロードクロック制御ロジックに供給する入力クロック制御ロジックと、
   前記スレーブ回路からの入力データをローディングし、前記ロード／アンロードクロック制御ロジックからのアンロード制御信号に応じて前記ローディングされた入力データを前記データ制御ロジックを通して前記マスタ回路の前記内部データバスにアンローディングするロード／アンロードマルチプレクサと
   からなり、
   前記ディレイ検出回路は、
   前記出力クロック信号と前記入力クロック信号との間のＮ個のディレイを検出する検出手段と、
   前記Ｎ個の検出されたディレイを比較し、全ての検出されたディレイが一致するとき、比較された結果を前記初期パラメータとして前記ロード／アンロードクロック制御ロジックに発生する比較手段と、
   前記Ｎ個の検出されたディレイが全部同一ではないと、前記クロック発生器と前記検出手段をリセットし、そして前記Ｎ個の検出されたディレイが全部同一になるときまでＮビットフリーランニングによって前記検出されたディレイを比較するように前記比較手段を制御する制御手段とを含む、
   ことを特徴とするデジタルデータ処理回路。
3. 前記検出手段は、
   ２つのＤ−フリップフロップからなるカウンティングユニットと、
   このカウンティングユニットからカウントされた結果とスレーブ回路からの入力クロック信号に応じて前記ディレイを検出する検出ユニットとを含み、
   前記カウンティングユニットの各々のフリップフロップは、前記マスタ回路からの出力クロック信号に応じてトグリングする
   ことを特徴とする請求項２に記載のデジタルデータ処理回路。
4. 前記比較手段は、
   デマルチプレクサとＮ個のラッチを備えて、Ｎビットフリーランニングによって前記検出手段から検出されたディレイのＭＳＢ及びＬＳＢ各々をラッチングするラッチングユニットと、
   このラッチングユニットからのＭＳＢ及びＬＳＢの各々を比較し、そして全てのＭＳＢと全てのＬＳＢが各々同一であるとき、前記ＭＳＢのうち所定の１つと、ＬＳＢのうち所定の１つを前記初期パラメータとして前記ロード／アンロード制御ロジックとして出力する比較ユニットと
   からなることを特徴とする請求項２に記載のデジタルデータ処理回路。
5. 前記制御手段は、
   Ｎビットフリーランニングを実施するために、前記デマルチプレクサを制御し、そして前記クロック発生器からのクロック信号を前記ラッチングユニットに供給するＮビットフリーランニングカウンタ／デコーダと、
   前記クロック発生器と前記検出手段とをリセットし、そして検出された結果が全部同一ではないとき、前記Ｎビットフリーランニングカウンタ／デコーダをイネーブルさせるシステムクロック制御ロジックとを含み、
   前記システムクロック制御ロジックは、前記クロック発生器が正常状態にリリースされた後、前記クロック信号を前記Ｎビットフリーラニングカウンタ／デコーダに供給する
   ことを特徴とする請求項２に記載のデジタルデータ処理回路。
6. 前記ロード／アンロードクロック制御ロジックは、
   前記スレーブ回路からの前記入力クロック信号に応じて多数のロード制御信号を発生するロード制御信号発生手段と、
   前記入力クロック制御ロジックからの制御されたクロック信号に応じて多数のアンロード制御信号を発生するアンロード制御信号発生手段と
   からなることを特徴とする請求項１に記載のデジタルデータ処理回路。
7. 前記ロード／アンロードマルチプレクサは、
   データローディングデコーダと多数のマルチプレクサとを含み、前記ロード制御信号に応じて前記スレーブ回路から伝送された前記入力データをローディングするデータローディング回路と、
   データアンローディングデコーダと多数のマルチプレクサとを含み、前記アンロード制御信号に応じて前記ローディングされた入力データを前記データ制御ロジックを通して前記マスタ回路にアンローディングするデータアンローディング回路と
   からなることを特徴とする請求項１に記載のデジタルデータ処理回路。

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