JP2022146532A - メモリシステム及び遅延制御方法 - Google Patents

メモリシステム及び遅延制御方法 Download PDF

Info

Publication number
JP2022146532A
JP2022146532A JP2021047534A JP2021047534A JP2022146532A JP 2022146532 A JP2022146532 A JP 2022146532A JP 2021047534 A JP2021047534 A JP 2021047534A JP 2021047534 A JP2021047534 A JP 2021047534A JP 2022146532 A JP2022146532 A JP 2022146532A
Authority
JP
Japan
Prior art keywords
delay amount
delay
strobe signal
delayed
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021047534A
Other languages
English (en)
Inventor
秀一 高田
Shuichi Takada
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2021047534A priority Critical patent/JP2022146532A/ja
Priority to TW110120393A priority patent/TWI784556B/zh
Priority to CN202110947827.3A priority patent/CN115114194B/zh
Priority to US17/459,536 priority patent/US11605407B2/en
Publication of JP2022146532A publication Critical patent/JP2022146532A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Radar Systems Or Details Thereof (AREA)
  • Memory System (AREA)

Abstract

【課題】一つの実施形態は、データ信号及びストローブ信号の遅延量を適切化することを目的とする。【解決手段】一つの実施形態によれば、メモリシステムのメモリインタフェースにおいて、第２の遅延回路は、第１の遅延ストローブ信号と第２の遅延ストローブ信号と第３の遅延ストローブ信号とを生成する。第１の遅延ストローブ信号は、ストローブ信号を第１の遅延量で遅延させたストローブ信号である。第２の遅延ストローブ信号は、ストローブ信号を第１の遅延量より少ない第２の遅延量で遅延させたストローブ信号である。第３の遅延ストローブ信号は、ストローブ信号を第１の遅延量より多い第３の遅延量で遅延させたストローブ信号である。検知回路は、遅延データ信号、第１の遅延ストローブ信号、第２の遅延ストローブ信号、第３の遅延ストローブ信号を用いて、遅延データ信号に対する第１の遅延ストローブ信号のタイミングのドリフトを検知する。制御回路は、ドリフトに応じた方向に第１の遅延量、第２の遅延量、及び第３の遅延量を調整する。【選択図】図１

Description

本実施形態は、メモリシステム及び遅延制御方法に関する。
メモリデバイスが有線通信路を介してメモリインタフェース回路に接続されたメモリシステムがある。このメモリシステムでは、メモリインタフェース回路でデータ信号及びストローブ信号を遅延させることがある。このとき、データ信号及びストローブ信号の遅延量が適切であることが望まれる。
特開２０１４－２１６９２１号公報 特開２０１８－５２６９１２号公報 特開２０１４－２４８０８８号公報 特開２０１９－１６０２３８号公報
一つの実施形態は、データ信号及びストローブ信号の遅延量を適切化できるメモリシステム及び遅延制御方法を提供することを目的とする。
一つの実施形態によれば、メモリデバイスとインタフェース回路とを有するメモリシステムが提供される。インタフェース回路は、有線通信路を介してメモリデバイスに接続される。インタフェース回路は、第１の遅延回路と第２の遅延回路と検知回路と制御回路とを有する。第１の遅延回路は、データ信号に遅延量を付与して遅延データ信号を生成する。第２の遅延回路は、第１の遅延ストローブ信号と第２の遅延ストローブ信号と第３の遅延ストローブ信号とを生成する。ストローブ信号は、データ信号に同期する。第１の遅延ストローブ信号は、ストローブ信号を第１の遅延量で遅延させたストローブ信号である。第２の遅延ストローブ信号は、ストローブ信号を第２の遅延量で遅延させたストローブ信号である。第２の遅延量は、第１の遅延量より少ない遅延量である。第３の遅延ストローブ信号は、ストローブ信号を第３の遅延量で遅延させたストローブ信号である。第３の遅延量は、第１の遅延量より多い遅延量である。検知回路は、遅延データ信号、第１の遅延ストローブ信号、第２の遅延ストローブ信号、第３の遅延ストローブ信号を用いて、遅延データ信号に対する第１の遅延ストローブ信号のタイミングのドリフトを検知する。制御回路は、ドリフトに応じた方向に第１の遅延量、第２の遅延量、及び第３の遅延量を調整する。
実施形態にかかるメモリシステムの構成を示す図。 実施形態におけるメモリインタフェースの構成を示す図。 実施形態におけるデータ信号用の遅延回路の構成を示す図。 実施形態におけるストローブ信号用の遅延回路の構成を示す図。 実施形態におけるトレーニング回路の構成を示す図。 実施形態における判定回路の動作を示す図。 実施形態における判定回路の内部構成を示す図。 実施形態におけるトレーニングを示す波形図。 実施形態におけるトレーニングの流れを示すフローチャート。 実施形態における遅延制御動作を示す波形図。 実施形態における遅延制御動作を示す波形図。 実施形態における遅延制御動作の流れを示すフローチャート。
以下に添付図面を参照して、実施形態にかかるメモリシステムを詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
（実施形態）
実施形態にかかるメモリシステムは、メモリデバイス及びメモリインタフェース回路を有する。メモリインタフェース回路はパラレル方式でメモリデバイスにアクセスする回路であり、メモリシステムは、例えば図１に示すように構成され得る。図１は、実施形態にかかるメモリシステム３００の構成を示す図である。
メモリシステム３００は、ホスト２００に接続可能であり、ホスト２００の外部記憶媒体として機能し得る。ホスト２００は、例えば、パーソナルコンピュータであり、メモリシステム３００は、例えば、ＳＳＤである。メモリシステム３００は、コントローラ１１０及びメモリデバイス１２０を有する。コントローラ１１０は、有線通信路１３０を介してメモリデバイス１２０に接続される。コントローラ１１０は、ホストインタフェース回路１１１、信号処理回路１１２、及びメモリインタフェース回路１００を有する。
有線通信路１３０は、バス配線１３１を含む。メモリインタフェース回路１００は、バス配線１３１を介してメモリデバイス１２０に接続される。バス配線１３１は、複数ビット幅を有する。これに応じて、メモリインタフェース回路１００は、パラレル方式でメモリデバイスにアクセスする回路として構成される。これ以降、メモリインタフェース回路１００を、メモリインタフェース１００と表記する。ホストインタフェース１１１は、シリアル方式でホスト２００にアクセスする。
メモリデバイス１２０は、揮発性の半導体メモリ（例えば、ＤＲＡＭ）でもよいし、不揮発性の半導体メモリ（例えば、ＮＡＮＤ型フラッシュメモリ）でもよい。
メモリインタフェース１００は、コントローラ１１０の内部回路（例えば、信号処理回路１１２）とメモリデバイス１２０との間に配され、内部回路とメモリデバイス１２０との間におけるインタフェース動作を行う。メモリインタフェース１００は、内部回路から供給されたデータをメモリデバイス１２０へ送信したり、メモリデバイス１２０から受信されたデータを内部回路へ転送したりする。
例えば、メモリインタフェース１００は、ストローブ信号のエッジタイミングがデータ信号のレベルが安定している期間（データ有効ウィンドウ）の中央付近になるように、データ信号及び／又はストローブ信号に対して付与する遅延量を調整するトレーニングを行う。トレーニングにより、データ信号のセットアップ・ホールドのタイミングマージンを確保でき、その後の通信において、転送先の内部回路においてデータがストローブ信号に同期して適切に取り込まれるようにすることができる。
すなわち、メモリインタフェース１００内におけるストローブ信号のスキューを適切に管理できれば、タイミング設計に応じてメモリインタフェース１００を適切に動作させることができる。これにより、正確なストローブ信号の品質を確保でき、余計なタイミングマージンの確保を減らす事が出来るので、回路規模を削減でき、それに伴うパワーの増加を抑制できる。
しかし、トレーニング後に温度変動及び／又は電源電圧変動が発生すると、トレーニング実行時からデータ信号及び／又はストローブ信号のタイミングがドリフトして、タイミングマージンが減少することがある。
それに対しては、メモリデバイスとの通信信号処理を中断させて再トレーニングを行うことが考えられる。これにより、タイミングマージンを確保できるが、通信信号処理の中断により通信の有効帯域が減少する可能性がある。
そこで、本実施形態では、メモリインタフェース１００において、データ信号に対するストローブ信号のタイミングのドリフトを検知してドリフトに応じた方向にストローブ信号の遅延量を調整することで、メモリデバイスとの通信信号処理を継続しながらのタイミングマージンの確保を図る。
具体的には、メモリインタフェースは、メモリデバイスから受けるデータ信号に遅延量を付与して遅延データ信号を生成する。メモリインタフェースは、データ信号に同期するストローブ信号に対して、第１の遅延量で遅延させた第１の遅延ストローブ信号と、第１の遅延量より少ない第２の遅延量で遅延させた第２の遅延ストローブ信号と、第１の遅延量より多い第３の遅延量で遅延させた第３の遅延ストローブ信号とを生成する。メモリインタフェースは、遅延データ信号、第１の遅延ストローブ信号、第２の遅延ストローブ信号、第３の遅延ストローブ信号を用いて、遅延データ信号に対する第１の遅延ストローブ信号のタイミングのドリフトを検知する。ドリフトを検知すると、メモリインタフェースは、そのドリフトに応じた方向（例えば、ドリフトの影響が緩和される方向）に第１の遅延量、第２の遅延量、及び第３の遅延量を調整する。すなわち、ドリフトによって第１の遅延ストローブ信号のタイミングマージンが減少してきたことを検出し、完全破綻する前に第１の遅延ストローブ信号の位相を微小時間でシフトさせる。これにより、メモリデバイスとの通信を継続しながら、データ信号のセットアップ・ホールドのタイミングマージンを確保できる。
より具体的には、メモリインタフェース１００は、図２に示すように構成され得る。図２は、メモリインタフェース１００の構成を示す図である。
メモリインタフェース１００は、ＩＯ回路１０、送信回路２０及び受信回路３０を有する。
ＩＯ回路１０は、フリップフロップ１１、出力バッファ１２～１４及び入力バッファ１５，１６を有する。フリップフロップ１１、出力バッファ１２及び入力バッファ１５は、複数ビットのデータ信号ＤＱ［０：７］に対応する。出力バッファ１３及び入力バッファ１６は、ストローブ信号ＤＱＳに対応する。出力バッファ１４は、リードイネーブル信号ＲＥに対応する。フリップフロップ１１、出力バッファ１２～１４及び入力バッファ１５，１６は、複数ビット幅のバス配線１３１を介してメモリデバイス１２０に接続され、パラレルインタフェースを構成する。
フリップフロップ１１は、送信回路２０の出力ノード２０ａに接続されたデータ入力ノードと、送信回路２０の出力ノード２０ｂに接続されたクロックノードと、出力バッファ１２に接続された出力ノードとを有する。出力バッファ１２は、フリップフロップ１１に接続された入力ノードと、バス配線１３１に接続された出力ノードとを有する。出力バッファ１３は、送信回路２０の出力ノード２０ｂに接続された入力ノードと、バス配線１３１に接続された出力ノードとを有する。出力バッファ１４は、送信回路２０の出力ノード２０ｃ，２０ｄに接続された入力ノードと、バス配線１３１に接続された出力ノードとを有する。
送信回路２０は、ＰＬＬ（Ｐｈａｓｅｄ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路２１、ＤＣＣ（Ｄｕｔｙ Ｃｏｒｒｅｃｔｉｏｎ Ｃｉｒｃｕｉｔ）２２、ＤＣＣ２３、スイッチ２４、ライン２５を有する。ＰＬＬ回路２１は、ＤＣＣ２２及びＤＣＣ２３に接続された出力ノードを有する。ＤＣＣ２２は、ＰＬＬ回路２１に接続された入力ノードと、出力ノード２０ｂに接続された出力ノードとを有する。ＤＣＣ２３は、ＰＬＬ回路２１に接続された入力ノードと、出力ノード２０ｃに接続された出力ノードとを有する。スイッチ２４は、入力ノード２０ｆに接続された第１端と、出力ノード２０ｄに接続された第２端とを有する。ライン２５は、入力ノード２０ｅに接続された第１端と、出力ノード２０ａに接続された第２端とを有する。
送信回路２０は、信号処理回路１１２から受けるデータ信号ＤＱ［０：７］をフリップフロップ１１へ転送する。送信回路２０により送信されるデータ信号ＤＱ［０：７］は、リードコマンド又はライトコマンドなどのコマンドであってもよいし、ライトデータなどのデータであってもよい。送信回路２０は、ＰＬＬ回路２１で発振信号を生成しＤＣＣ２２でそのデューティ比を調整してストローブ信号ＤＱＳを生成してフリップフロップ１１へ転送する。フリップフロップ１１は、データ信号ＤＱ［０：７］をストローブ信号ＤＱＳに同期して保持する。出力バッファ１２は、フリップフロップ１１から出力されるデータ信号ＤＱ［０：７］をバス配線１３１経由でメモリデバイス１２０へ伝送する。出力バッファ１３は、送信回路２０から受けるストローブ信号ＤＱＳをバス配線１３１経由でメモリデバイス１２０へ伝送する。
送信回路２０は、ＰＬＬ回路２１で発振信号を生成しＤＣＣ２３でそのデューティ比を調整してリードイネーブル信号ＲＥを生成して出力バッファ１４へ転送する。あるいは、リードイネーブル信号ＲＥを信号処理回路１１２から受けると、送信回路２０は、スイッチ２４をオンして、そのリードイネーブル信号ＲＥを出力バッファ１４へ転送する。このとき、送信回路２０は、ＤＣＣ２３を停止させてもよい。出力バッファ１４は、リードイネーブル信号ＲＥをバス配線１３１経由でメモリデバイス１２０へ伝送する。
入力バッファ１５は、入力ノードがバス配線１３１に接続され、出力ノードが受信回路３０の入力ノード３０ａに接続される。入力バッファ１６は、入力ノードがバス配線１３１に接続され、出力ノードが受信回路３０の入力ノード３０ｂに接続される。
入力バッファ１５は、メモリデバイス１２０からバス配線１３１経由で受ける複数ビットのデータ信号ＤＱ［０：７］を受信回路３０へ伝送する。入力バッファ１６は、メモリデバイス１２０からバス配線１３１経由で受けるストローブ信号ＤＱＳを受信回路３０へ伝送する。
受信回路３０は、複数の遅延回路ＤＬ１［０：７］、遅延回路ＤＬ２、サンプラ３１、検知回路３２、制御回路３３、トレーニング回路３４を有する。
複数の遅延回路ＤＬ１［０：７］は、入力ノード３０ａ及びサンプラ３１の間に接続される。複数の遅延回路ＤＬ１［０：７］は、複数（この例では８）ビットのデータ信号ＤＱ［０：７］に対応する。受信回路３０で受信されるデータ信号ＤＱ［０：７］は、リードデータなどのデータであってもよいし、ライト完了通知などのコマンドレスポンスであってもよい。ＩＯ回路１０から複数ビットのデータ信号ＤＱ［０：７］を受けると、各遅延回路ＤＬ１は、対応するデータ信号ＤＱに遅延量を付与して遅延データ信号ＤＱ’を生成する。
例えば、各遅延回路ＤＬ１（ＤＬ１［０］～ＤＬ１［７］のそれぞれ）は、図３に示すように構成され得る。図３は、データ信号ＤＱ用の遅延回路ＤＬ１の構成を示す図である。遅延回路ＤＬ１は、入力ノードと出力ノードとの間に複数の単位遅延素子１－１～１－Ｎ（Ｎは、３以上の整数）及びマルチプレクサ２を有する。複数段の単位遅延素子１－１～１－Ｎは、入力ノードとマルチプレクサ２との間に直列に接続されている。マルチプレクサ２は、複数段の単位遅延素子１－１～１－Ｎにおける互いに異なる段の単位遅延素子１から出力されたデータを選択して出力する。マルチプレクサ２は、複数の入力ノード２ａ－３～２ａ－Ｎ及び出力ノード２ｂを有する。複数の入力ノード２ａ－３～２ａ－Ｎは、それぞれ、単位遅延素子１－３～１－Ｎの出力ノードに接続される。
単位遅延素子１の遅延量をｔｄ１とし、マルチプレクサ２による遅延量が単位遅延素子１の遅延量に比べて十分に小さく無視可能であるとする。複数の入力ノード２ａ－３～２ａ－Ｎは、それぞれ、３×ｔｄ１～Ｎ×ｔｄ１の遅延量が付与された遅延データ信号を受ける。マルチプレクサ２は、トレーニング回路３４又は制御回路３３から受ける段数調整信号に応じて、複数の入力ノード２ａ－３～２ａ－Ｎのいずれかを選択し出力ノード２ｂに接続する。マルチプレクサ２は、受けた段数調整信号に応じて、データ信号ＤＱに対するＰ×ｔｄ１の遅延量（Ｐは、３以上Ｎ以下の整数）が付与された遅延データ信号を選択して、遅延データ信号ＤＱ’として出力する。
なお、図３では、遅延回路ＤＬ１で付与され得る最小の遅延量が３×ｔｄ１である場合が例示されているが、最小の遅延量は２×ｔｄ１以下でもよいし、４×ｔｄ１以上でもよい。
これにより、各遅延回路ＤＬ１で付与される遅延量は、トレーニング回路３４又は制御回路３３から受ける段数調整信号に応じて調整され得る。各遅延回路ＤＬ１は、互いに異なる遅延量に調整されていてもよい。図２に示すように、複数の遅延回路ＤＬ１［０：７］は、複数ビットの遅延データ信号ＤＱ’［０：７］をサンプラ３１及び検知回路３２へ供給する。
遅延回路ＤＬ２は、入力ノード３０ｂと、サンプラ３１及び検知回路３２との間に接続される。遅延回路ＤＬ２は、ストローブ信号ＤＱＳに対応する。遅延回路ＤＬ２は、ＩＯ回路１０からストローブ信号ＤＱＳを受けると、ストローブ信号ＤＱＳを遅延量Δｔ０で遅延させて遅延ストローブ信号ＣＫ０を生成する。遅延量Δｔ０は、基準の遅延量であり、正の遅延量である。遅延回路ＤＬ２は、遅延ストローブ信号ＣＫ０をサンプラ３１へ供給する。
また、遅延回路ＤＬ２は、ストローブ信号ＤＱＳを遅延量Δｔ０－Δｔ１で遅延させて遅延ストローブ信号ＣＫ１を生成する。遅延量Δｔ１は、差分の遅延量であり、正の遅延量である。遅延量Δｔ０－Δｔ１は、遅延量Δｔ０より少ない遅延量である。すなわち、遅延ストローブ信号ＣＫ１は、遅延ストローブ信号ＣＫ０より遅延量が少なく、より位相が進んだ信号である。遅延回路ＤＬ２は、遅延ストローブ信号ＣＫ１を検知回路３２へ供給する。
遅延回路ＤＬ２は、ストローブ信号ＤＱＳを遅延量Δｔ０＋Δｔ２で遅延させて遅延ストローブ信号ＣＫ２を生成する。遅延量Δｔ２は、差分の遅延量であり、正の遅延量である。遅延量Δｔ０＋Δｔ２は、遅延量Δｔ０より多い遅延量である。すなわち、遅延ストローブ信号ＣＫ２は、遅延ストローブ信号ＣＫ０より遅延量が多く、より位相が遅れた信号である。遅延回路ＤＬ２は、遅延ストローブ信号ＣＫ２を検知回路３２へ供給する。
ここで、遅延ストローブ信号ＣＫ１の遅延量と遅延ストローブ信号ＣＫ０の遅延量との差分Δｔ１は、固定量であってもよい。遅延ストローブ信号ＣＫ０の遅延量と遅延ストローブ信号ＣＫ２の遅延量との差分Δｔ２は、固定量であってもよい。
また、セットアップのタイミングマージンが、ホールドのタイミングマージンに比べて厳しい傾向にある場合、差分の遅延量Δｔ１，Δｔ２は、次の数式１の関係を満たしてもよい。
Δｔ１＞Δｔ２・・・数式１
例えば、遅延回路ＤＬ２は、図４に示すように構成され得る。図４は、ストローブ信号ＤＱＳ用の遅延回路ＤＬ２の構成を示す図である。遅延回路ＤＬ２は、入力ノードと出力ノードとの間に複数の単位遅延素子３－１～３－（Ｋ＋３）（Ｋは、３以上の整数）及びマルチプレクサ４を有する。複数段の単位遅延素子３－１～３－Ｋは、入力ノードとマルチプレクサ４との間に直列に接続されている。複数段の単位遅延素子３－（Ｋ＋１）～３－（Ｋ＋３）は、マルチプレクサ４と出力ノードとの間に直列に接続されている。マルチプレクサ４は、複数段の単位遅延素子３－１～３－Ｋにおける互いに異なる段の単位遅延素子３から出力されたストローブ信号を選択して出力する。マルチプレクサ４は、複数の入力ノード４ａ－３～４ａ－Ｋ及び出力ノード４ｂを有する。複数の入力ノード４ａ－３～４ａ－Ｋは、それぞれ、単位遅延素子３－３～３－Ｋの出力ノードに接続される。
単位遅延素子３の遅延量は、単位遅延素子１の遅延量（図３参照）と同じでもよい。単位遅延素子３の遅延量をｔｄ３とし、マルチプレクサ４による遅延量が単位遅延素子３の遅延量に比べて十分に小さく無視可能であるとする。複数の入力ノード４ａ－３～４ａ－Ｋは、それぞれ、３×ｔｄ３～Ｋ×ｔｄ３の遅延量が付与された遅延データ信号を受ける。マルチプレクサ４は、トレーニング回路３４又は制御回路３３から受ける段数調整信号に応じて、複数の入力ノード４ａ－３～４ａ－Ｋのいずれかを選択し出力ノード４ｂに接続する。マルチプレクサ４は、受けた段数調整信号に応じて、ストローブ信号ＤＱＳに対するＱ×ｔｄ３の遅延量（Ｑは、３以上Ｋ以下の整数）が付与された遅延ストローブ信号を選択して、遅延ストローブ信号ＣＫ１として遅延回路ＤＬ２から出力するとともに単位遅延素子３－（Ｋ＋１）へ供給する。２段の単位遅延素子３－（Ｋ＋１），３－（Ｋ＋２）は、遅延ストローブ信号ＣＫ１に対して２×ｔｄ３の遅延量を追加する。マルチプレクサ４及び複数段の単位遅延素子３－（Ｋ＋１），３－（Ｋ＋２）は、トレーニング回路３４又は制御回路３３から受ける段数調整信号に応じて、ストローブ信号ＤＱＳに対する（Ｑ＋２）×ｔｄ３の遅延量が付与された遅延ストローブ信号を、遅延ストローブ信号ＣＫ０として遅延回路ＤＬ２から出力するとともに単位遅延素子３－（Ｋ＋３）へ供給する。単位遅延素子３－（Ｋ＋３）は、遅延ストローブ信号ＣＫ１に対して２×ｔｄ３の遅延量を追加する。マルチプレクサ４及び複数段の単位遅延素子３－（Ｋ＋１）～３－（Ｋ＋３）は、受けた段数調整信号に応じて、ストローブ信号ＤＱＳに対する（Ｑ＋３）×ｔｄ３の遅延量が付与された遅延ストローブ信号を、遅延ストローブ信号ＣＫ２として遅延回路ＤＬ２から出力する。
図４の場合、遅延ストローブ信号ＣＫ１の遅延量は、次の数式２で表される。
Δｔ０－Δｔ１＝Ｑ×ｔｄ３・・・数式２
遅延ストローブ信号ＣＫ０の遅延量は、次の数式３で表される。
Δｔ０＝（Ｑ＋２）×ｔｄ３・・・数式３
遅延ストローブ信号ＣＫ２の遅延量は、次の数式４で表される。
Δｔ０＋Δｔ２＝（Ｑ＋３）×ｔｄ３・・・数式４
数式２～４に示されるように、遅延ストローブ信号ＣＫ１の遅延量と遅延ストローブ信号ＣＫ０の遅延量との差分Δｔ１は、経由する単位遅延素子の段数の差であり、図４の場合、２段の単位遅延素子の合計遅延量に相当する。遅延ストローブ信号ＣＫ０の遅延量と遅延ストローブ信号ＣＫ２の遅延量との差分Δｔ２は、経由する単位遅延素子の段数の差であり、図４の場合、１段の単位遅延素子の合計遅延量に相当する。このため、差分Δｔ１及び差分Δｔ２は、それぞれ、次の数式５に示されるような固定量である。
Δｔ１＝２×ｔｄ３，Δｔ２＝ｔｄ３・・・数式５
数式５に示されるように、遅延ストローブ信号ＣＫ１の遅延量と遅延ストローブ信号ＣＫ０の遅延量との差分Δｔ１と遅延ストローブ信号ＣＫ０の遅延量と遅延ストローブ信号ＣＫ２の遅延量との差分Δｔ２とは、数式１を満たす。
なお、図４では、遅延回路ＤＬ２で付与され得る最小の遅延量が３×ｔｄ３である場合が例示されているが、最小の遅延量は２×ｔｄ３以下でもよいし、４×ｔｄ３以上でもよい。また、Δｔ１が２×ｔｄ３、Δｔ２がｔｄ３の場合が例示されているが、数式１を満たせば、Δｔ１が３×ｔｄ３以上であってもよく、Δｔ２が２×ｔｄ３以上であってもよい。
図２に示すように、サンプラ３１は、複数の遅延回路ＤＬ１［０：７］及び遅延回路ＤＬ２と、トレーニング回路３４と出力ノード３０ｃと検知回路３２との間に接続される。サンプラ３１は、複数のフリップフロップＦＦ０［０：７］を有する。複数のフリップフロップＦＦ０［０：７］は、複数の遅延回路ＤＬ１［０：７］に対応し、複数（この例では８）ビットの遅延データ信号ＤＱ’［０：７］に対応する。各フリップフロップＦＦ０は、対応する遅延データ信号ＤＱ’を対応する遅延回路ＤＬ１［０：７］から受け、遅延ストローブ信号ＣＫ０を遅延回路ＤＬ２から受ける。各フリップフロップＦＦ０は、遅延データ信号ＤＱ’を遅延ストローブ信号ＣＫ０に同期してサンプリングする。複数のフリップフロップＦＦ０［０：７］は、複数（この例では８）ビットのデータ信号Ｐ０［０：７］を、サンプリング結果として、トレーニング回路３４と出力ノード３０ｃと検知回路３２とのそれぞれへ出力する。
トレーニング回路３４は、メモリシステム３００の起動時等に、遅延ストローブ信号ＣＫ０のエッジタイミングが遅延データ信号ＤＱ’［０：７］のデータ有効ウィンドウの中央付近になるように、複数の遅延回路ＤＬ１［０：７］及び遅延回路ＤＬ２の遅延量を調整するトレーニングを行う。
トレーニング回路３４は、図５に示すようなレプリカ発振回路８及び周波数計測回路７を有する。図５は、トレーニング回路３４の構成を示す図である。レプリカ発振回路８は、複数段の単位遅延素子５－１～５－Ｍ（Ｍは２以上の整数）及びインバータ６を有する。複数段の単位遅延素子５－１～５－Ｍ及びインバータ６は、リング状に接続され、リングオシレータとして機能する。複数段の単位遅延素子５－１～５－Ｍは、直列に接続される。インバータ６は、入力ノードが最終段の単位遅延素子５－Ｍの出力ノードに接続され、出力ノードが初段の単位遅延素子５－１と周波数計測回路７に接続されている。
単位遅延素子５の遅延量は、単位遅延素子１，３の遅延量（図３、図４参照）と同じでもよい。単位遅延素子５の遅延量をｔｄ５とし、インバータ６による遅延量が単位遅延素子５の遅延量に比べて十分に小さく無視可能であるとする。このとき、レプリカ発振回路８の発振周波数Ｆは、次の数式６で表される。
Ｆ＝１／（ｔｄ５×Ｍ×２）・・・数式６
数式６に示されるように、トレーニング回路３４は、レプリカ発振回路８の発振周波数Ｆを周波数計測回路７で周波数を計測することで、単位遅延素子５の遅延量ｔｄ５を求めることができ、所望の遅延量をえるために調整すべき単位遅延素子１，３の段数を計算できる。トレーニング回路３４は、トレーニング実行時に、この計算結果に応じて段数調整信号を生成し、各遅延回路ＤＬ１［０：７］，ＤＬ２へ供給する。
また、数式６に示されるように、レプリカ発振回路８の発振周波数Ｆを周波数計測回路７で計測することでドリフトによる単位遅延素子５の遅延量ｔｄ５の変動を検出することが出来る。仮に計測した周波数の変動量が許容範囲を越えた時はトレーニング実行時から遅延ストローブ信号ＣＫ０のエッジタイミングが遅延データ信号ＤＱ’［０：７］のデータ有効ウィンドウの中央からずれてしまい正常にサンプリング出来ていないことになる。
ここで、仮にドリフトが発生したことに応じてトレーニング回路３４で再トレーニングを行うとする。ドリフトにより変動したレプリカ発振回路８の発振周波数Ｆ’は、次の数式７で表される。これにより、トレーニング回路３４は、単位遅延素子の遅延量の変化量ｋを知る事が出来る。数式７では、発振周波数Ｆ’が数式６の発振周波数Ｆの１／ｋに変化して計測されることが示されている。数式７では、数式６におけるｔｄ５がｋ×ｔｄ５に置き換わっている。トレーニング回路３４は、発振周波数が１／ｋ倍に変化したことに応じて、遅延量がｋ倍に変化したことを把握できる。
Ｆ’＝１／（ｋ×ｔｄ５×Ｍ×２）・・・数式７
レプリカ発振回路８の発振周波数の変化量から遅延量を補正するために、トレーニング回路３４は、各遅延回路ＤＬ１［０：７］，ＤＬ２毎の段数を１／ｋにして、変更すべき段数を計算することが考えられる。
しかし、各遅延回路ＤＬ１［０：７］，ＤＬ２の現在の段数を１／ｋにした場合に、トータルの段数を整数で実現出来るとは限らない。そこで、現在の段数を１／ｋにした場合にトータルの段数が整数に近くなるように、各遅延回路ＤＬ１［０：７］，ＤＬ２について、単位遅延素子の遅延量ｔｄ１，ｔｄ３のサイズを小さくして、段数を多くすることも考えられる。単位遅延素子のサイズを小さくすると、製造ばらつきの影響などにより遅延量ｔｄ１，ｔｄ３がばらつき、遅延回路ＤＬ１［０：７］，ＤＬ２が要求される精度を満たすことが困難になる。段数を多くすると、回路面積が増大し遅延回路ＤＬ１［０：７］，ＤＬ２のコストが増大し得る。また、段数を多くすると、遅延回路ＤＬ１［０：７］，ＤＬ２の消費電力が増加し、メモリインタフェース１００の消費電力が増大し得る。
再トレーニングを行う期間において、信号処理回路１１２は、メモリデバイス１２０との通信用の信号処理を中断することが考えられる。この場合、信号処理回路１１２は、送信用の信号処理を停止し、送信用の信号をメモリインタフェース１００へ供給しない。あるいは、信号処理回路１１２は、受信用の信号処理を停止し、受信用の信号（すなわち、複数ビットのデータ信号Ｐ０［０：７］）をメモリインタフェース１００から受けても破棄する。これにより、コントローラ１１０は、メモリデバイス１２０との通信信号処理を中断させるので、通信の有効帯域が減少する可能性がある。
それに対して、図２に示すメモリインタフェース１００は、トレーニング回路３４での再トレーニングを行わない。検知回路３２がデータ信号に対するストローブ信号のタイミングのドリフトを検知し、検知結果に基づいて、制御回路３３が遅延回路ＤＬ２を制御して、ドリフトに応じた方向にストローブ信号の遅延量を調整する。
検知回路３２は、複数ビットの遅延データ信号ＤＱ’［０：７］、遅延ストローブ信号ＣＫ１、遅延ストローブ信号ＣＫ２を用いて、各遅延データ信号ＤＱ’に対する遅延ストローブ信号ＣＫ０のタイミングのドリフトを検知する。検知回路３２は、検知結果を制御回路３３へ出力する。
検知回路３２は、複数の遅延回路ＤＬ１［０：７］及び遅延回路ＤＬ２と制御回路３３との間に接続される。検知回路３２は、複数のフリップフロップＦＦ１［０：７］、複数のフリップフロップＦＦ２［０：７］、判定回路３２１、及び判定回路３２２を有する。
複数のフリップフロップＦＦ１［０：７］は、複数の遅延回路ＤＬ１［０：７］に対応し、複数ビットの遅延データ信号ＤＱ’［０：７］に対応する。複数ビットの遅延データ信号ＤＱ’［０：７］及び遅延ストローブ信号ＣＫ１を受けると、各フリップフロップＦＦ１は、対応する遅延データ信号ＤＱ’を遅延ストローブ信号ＣＫ１に同期してサンプリングする。複数のフリップフロップＦＦ１［０：７］は、複数ビットのデータ信号Ｐ１［０：７］を、サンプリング結果として、複数の判定回路３２１［０：７］へ出力する。
複数のフリップフロップＦＦ２［０：７］は、複数の遅延回路ＤＬ１［０：７］に対応し、複数ビットの遅延データ信号ＤＱ’［０：７］に対応する。複数ビットの遅延データ信号ＤＱ’［０：７］及び遅延ストローブ信号ＣＫ２を受けると、各フリップフロップＦＦ２は、対応する遅延データ信号ＤＱ’を遅延ストローブ信号ＣＫ２に同期してサンプリングする。複数のフリップフロップＦＦ２［０：７］は、複数ビットのデータ信号Ｐ２［０：７］を、サンプリング結果として、複数の判定回路３２２［０：７］へ出力する。
複数の判定回路３２１［０：７］は、複数のフリップフロップＦＦ０［０：７］に対応し、複数のフリップフロップＦＦ１［０：７］に対応する。各判定回路３２１は、対応するフリップフロップＦＦ０から受けるデータ信号Ｐ０の論理レベルと対応するフリップフロップＦＦ１から受けるデータ信号Ｐ１の論理レベルとの不一致を判定する。各判定回路３２１は、データ信号Ｐ０の論理レベルとデータ信号Ｐ１の論理レベルとが不一致であれば、不一致の発生を示す論理レベル（例えば、「１」）を判定結果として制御回路３３へ出力する。各判定回路３２１は、データ信号Ｐ０の論理レベルとデータ信号Ｐ１の論理レベルとが一致していれば、不一致がないことを示す論理レベル（例えば、「０」）を判定結果として制御回路３３へ出力する。
複数の判定回路３２２［０：７］は、複数のフリップフロップＦＦ０［０：７］に対応し、複数のフリップフロップＦＦ２［０：７］に対応する。各判定回路３２２は、対応するフリップフロップＦＦ０から受けるデータ信号Ｐ０の論理レベルと対応するフリップフロップＦＦ２から受けるデータ信号Ｐ２の論理レベルとの不一致を判定する。各判定回路３２１は、データ信号Ｐ０の論理レベルとデータ信号Ｐ２の論理レベルとが不一致であれば、不一致の発生を示す論理レベル（例えば、「１」）を判定結果として制御回路３３へ出力する。各判定回路３２２は、データ信号Ｐ０の論理レベルとデータ信号Ｐ２の論理レベルとが一致していれば、不一致がないことを示す論理レベル（例えば、「０」）を判定結果として制御回路３３へ出力する。
例えば、各判定回路３２１（判定回路３２１［０］～３２１［７］のそれぞれ）は、図６に示すように動作する。図６は、判定回路３２１の動作を示す図である。図６（ａ）は、判定回路３２１に対する入出力の信号の定義を示す図である。図６（ｂ）は、判定回路３２１の動作を示す真理値表である。なお、図６では、各判定回路３２１の動作を例示しているが、各判定回路３２２（判定回路３２２［０］～３２２［７］のそれぞれ）の動作も図６に示す動作と同様である。
図６（ａ）に示すように、判定回路３２１は、２つの入力信号Ａ，Ｂを受けて、１つの出力信号Ｚを生成する。図６（ｂ）に示すように、判定回路３２１は、２つの入力信号Ａ，Ｂの論理レベルが不一致であれば、不一致の発生を示す論理レベル（例えば、「１」）を有する出力信号Ｚを出力する。判定回路３２１は、２つの入力信号Ａ，Ｂの論理レベルが一致していれば、一致の発生を示す論理レベル（例えば、「０」）を有する出力信号Ｚを出力する。
各判定回路３２１は、その内部構成として、図６（ａ）に示す信号に対して図６（ｂ）に示す動作を行う任意の回路が適用可能であり、例えば、図７（ａ）～図７（ｄ）に示す構成をとり得る。なお、図７では、各判定回路３２１の内部構成を例示しているが、各判定回路３２２（判定回路３２２［０］～３２２［７］のそれぞれ）の内部構成も図７に示す内部構成と同様である。
図７（ａ）では、判定回路３２１は、ＥＸＯＲゲートＧ１を有する。ＥＸＯＲゲートＧ１は、第１の入力ノードで信号Ａを受け、第２の入力ノードで信号Ｂを受け、出力ノードから信号Ｚを出力する。ＥＸＯＲゲートＧ１は、信号Ａ及び信号Ｂの排他的論理和を演算し、演算結果として信号Ｚを出力する。
図７（ｂ）では、判定回路３２１は、複数のＮＡＮＤゲートＧ１１～Ｇ１４を有する。ＮＡＮＤゲートＧ１１は、第１の入力ノードで信号Ａを受け、第２の入力ノードで信号Ｂを受け、出力ノードがＮＡＮＤゲートＧ１２，Ｇ１３に接続されている。ＮＡＮＤゲートＧ１２は、第１の入力ノードで信号Ａを受け、第２の入力ノードがＮＡＮＤゲートＧ１１に接続され、出力ノードがＮＡＮＤゲートＧ１４に接続されている。ＮＡＮＤゲートＧ１３は、第１の入力ノードがＮＡＮＤゲートＧ１１に接続され、第２の入力ノードで信号Ｂを受け、出力ノードがＮＡＮＤゲートＧ１４に接続されている。ＮＡＮＤゲートＧ１２は、第１の入力ノードがＮＡＮＤゲートＧ１２に接続され、第２の入力ノードがＮＡＮＤゲートＧ１３に接続され、出力ノードから信号Ｚを出力する。ＮＡＮＤゲートＧ１１は、信号Ａ及び信号Ｂの否定論理積を演算し、演算結果をＮＡＮＤゲートＧ１２，Ｇ１３へそれぞれ出力する。ＮＡＮＤゲートＧ１２は、信号Ａ及びＮＡＮＤゲートＧ１１の演算結果の否定論理積を演算し、演算結果をＮＡＮＤゲートＧ１４へ出力する。ＮＡＮＤゲートＧ１３は、ＮＡＮＤゲートＧ１１の演算結果及び信号Ｂの否定論理積を演算し、演算結果をＮＡＮＤゲートＧ１４へ出力する。ＮＡＮＤゲートＧ１４は、ＮＡＮＤゲートＧ１２の演算結果及びＮＡＮＤゲートＧ１３の演算結果の否定論理積を演算し、演算結果を信号Ｚとして出力する。
図７（ｃ）では、判定回路３２１は、複数のトランジスタＰＭ１～ＰＭ４，ＮＭ１～ＮＭ４を有する。電源電位及びグランド電位の間にトランジスタＰＭ１，ＰＭ２，ＮＭ１，ＮＭ２が直列に接続されている。電源電位及びグランド電位の間にトランジスタＰＭ３，ＰＭ４，ＮＭ３，ＮＭ４が直列に接続されている。トランジスタＰＭ１，ＰＭ２，ＮＭ１，ＮＭ２の直列接続とトランジスタＰＭ３，ＰＭ４，ＮＭ３，ＮＭ４の直列接続とは、中間のノードＮ１，Ｎ２が共通接続される。
トランジスタＰＭ１は、例えばＰＭＯＳトランジスタであり、ソースが電源電位に接続され、ドレインがトランジスタＰＭ２に接続され、ゲートで信号ＢＮを受ける。信号ＢＮは、信号Ｂが論理反転された信号である。トランジスタＰＭ２は、例えばＰＭＯＳトランジスタであり、ソースがトランジスタＰＭ１に接続され、ドレインがノードＮ１に接続され、ゲートで信号Ａを受ける。トランジスタＮＭ１は、例えばＮＭＯＳトランジスタであり、ソースがトランジスタＮＭ２に接続され、ドレインがノードＮ１に接続され、ゲートで信号Ａを受ける。トランジスタＮＭ２は、例えばＮＭＯＳトランジスタであり、ソースがグランド電位に接続され、ドレインがトランジスタＮＭ１に接続され、ゲートで信号Ｂを受ける。信号Ｚは、ノードＮ１から出力される。
トランジスタＰＭ３は、例えばＰＭＯＳトランジスタであり、ソースが電源電位に接続され、ドレインがトランジスタＰＭ４に接続され、ゲートで信号Ｂを受ける。トランジスタＰＭ４は、例えばＰＭＯＳトランジスタであり、ソースがトランジスタＰＭ３に接続され、ドレインがノードＮ２に接続され、ゲートで信号ＡＮを受ける。信号ＡＮは、信号Ａが論理反転された信号である。トランジスタＮＭ３は、例えばＮＭＯＳトランジスタであり、ソースがトランジスタＮＭ４に接続され、ドレインがノードＮ２に接続され、ゲートで信号ＡＮを受ける。トランジスタＮＭ４は、例えばＮＭＯＳトランジスタであり、ソースがグランド電位に接続され、ドレインがトランジスタＮＭ３に接続され、ゲートで信号ＢＮを受ける。信号Ｚは、ノードＮ２から出力される。
図７（ｄ）では、判定回路３２１は、複数のトランジスタＰＭ１１，ＰＭ１２，ＮＭ１１，ＮＭ１２を有する。トランジスタＰＭ１１及びトランジスタＮＭ１１は、ソース・ドレインがそれぞれ共通接続され、トランスファーゲートＴＧ１を構成する。トランスファーゲートＴＧ１は、入力ノードで信号Ｂを受け、反転ゲートで信号Ａを受け、非反転ゲートで信号ＡＮを受け、出力ノードから信号Ｚを出力する。トランジスタＰＭ１２及びトランジスタＮＭ１２は、ソース・ドレインがそれぞれ共通接続され、トランスファーゲートＴＧ２を構成する。トランスファーゲートＴＧ２は、入力ノードで信号ＢＮを受け、反転ゲートで信号ＡＮを受け、非反転ゲートで信号Ａを受け、出力ノードから信号Ｚを出力する。
トランジスタＰＭ１１は、例えばＰＭＯＳトランジスタであり、ソースが入力ノードＮｉｎ１及びトランジスタＮＭ１１のドレインに接続され、ドレインが出力ノードＮｏｕｔに接続され、ゲートで信号Ａを受ける。トランジスタＮＭ１１は、例えばＮＭＯＳトランジスタであり、ドレインが入力ノードＮｉｎ１及びトランジスタＰＭ１１のソースに接続され、ソースが出力ノードＮｏｕｔに接続され、ゲートで信号ＡＮを受ける。トランジスタＰＭ１２は、例えばＰＭＯＳトランジスタであり、ソースが入力ノードＮｉｎ２及びトランジスタＮＭ１２のドレインに接続され、ドレインが出力ノードＮｏｕｔに接続され、ゲートで信号ＡＮを受ける。トランジスタＮＭ１２は、例えばＮＭＯＳトランジスタであり、ドレインが入力ノードＮｉｎ２及びトランジスタＰＭ１２のソースに接続され、ソースが出力ノードＮｏｕｔに接続され、ゲートで信号Ａを受ける。信号Ｚは、出力ノードＮｏｕｔから出力される。
図２に示すように、制御回路３３は、検知回路３２と遅延回路ＤＬ２との間に接続される。検知回路３２でドリフトが検知されると、制御回路３３は、遅延回路ＤＬ２を制御して、そのドリフトに応じた方向に、各遅延ストローブ信号ＣＫ０，ＣＫ１，ＣＫ２の遅延量Δｔ０，Δｔ０－Δｔ１，Δｔ０＋Δｔ２を調整する。すなわち、制御回路３３は、ドリフトに応じた方向に各遅延ストローブ信号ＣＫ０，ＣＫ１，ＣＫ２の遅延量Δｔ０，Δｔ０－Δｔ１，Δｔ０＋Δｔ２を調整する段数調整信号を生成して遅延回路ＤＬ２へ供給する。
このとき、差分の遅延量Δｔ１，Δｔ２が固定量である場合、制御回路３３は、遅延量Δｔ０、遅延量Δｔ０－Δｔ１、遅延量Δｔ０＋Δｔ２を、互いに同じ変更量で変更させてもよい。
また、セットアップのタイミングマージンがホールドのタイミングマージンに比べて厳しい傾向にある場合、差分の遅延量Δｔ１，Δｔ２は、数式１の関係を満たしてもよい。この場合、検知回路３２でドリフトが検知されると、制御回路３３は、数式１の関係を満たしながら、遅延量Δｔ０、遅延量Δｔ０－Δｔ１、遅延量Δｔ０＋Δｔ２をそれぞれ調整する。
例えば、制御回路３３は、複数の判定回路３２１［０：７］から判定結果を受け、複数の判定回路３２２［０：７］から判定結果を受ける。制御回路３３は、複数の判定回路３２１［０：７］の判定結果と複数の判定回路３２２［０：７］の判定結果に基づいて、遅延回路ＤＬ２を制御して、不一致が解消される方向に、遅延量Δｔ０、遅延量Δｔ０－Δｔ１、遅延量Δｔ０＋Δｔ２をそれぞれ調整する。
制御回路３３は、複数の判定回路３２１［０：７］のうち少なくとも１つの判定回路３２１（３２１［０］～３２１［７］のいずれか）から不一致の発生を示す判定結果を受けた場合、遅延回路ＤＬ２を制御して、遅延量Δｔ０、遅延量Δｔ０－Δｔ１、遅延量Δｔ０＋Δｔ２をそれぞれ増加させる。このとき、制御回路３３は、遅延量Δｔ０、遅延量Δｔ０－Δｔ１、遅延量Δｔ０＋Δｔ２をそれぞれΔｔ１で増加させてもよい。これにより、ドリフトによって遅延データ信号ＤＱ’のセットアップのタイミングマージンが減少してきた場合に、遅延ストローブ信号ＣＫ０のエッジタイミングをデータ有効ウィンドウの中央付近に近付ける方向に微小時間（例えば、Δｔ１）でシフトさせることができる。
制御回路３３は、複数の判定回路３２２［０：７］のうち少なくとも１つの判定回路３２２（３２２［０］～３２２［７］のいずれか）から不一致の発生を示す判定結果を受けた場合、遅延回路ＤＬ２を制御して、遅延量Δｔ０、遅延量Δｔ０－Δｔ１、遅延量Δｔ０＋Δｔ２をそれぞれ減少させる。このとき、制御回路３３は、遅延量Δｔ０、遅延量Δｔ０－Δｔ１、遅延量Δｔ０＋Δｔ２をそれぞれΔｔ２で減少させてもよい。これにより、ドリフトによって遅延データ信号ＤＱ’のホールドのタイミングマージンが減少してきた場合に、遅延ストローブ信号ＣＫ０のエッジタイミングをデータ有効ウィンドウの中央付近に近付ける方向に微小時間（例えば、Δｔ２）でシフトさせることができる。
次に、メモリインタフェース１００におけるトレーニングについて図８を用いて説明する。図８（ａ）～図８（ｄ）は、それぞれ、トレーニングを示す波形図である。図８（ａ）～図８（ｄ）では、それぞれ、複数の遅延データ信号ＤＱ’［０］～ＤＱ’［７］の波形が重ねられた波形が遅延データ信号ＤＱ’［０：７］の波形として示されている。図８（ａ）～図８（ｄ）では、便宜的に、遅延データ信号ＤＱ’［０：７］の波形における左側のエッジを左エッジと呼び、遅延データ信号ＤＱ’［０：７］の波形における右側のエッジを右エッジと呼ぶことにする。
図８（ａ）に示すように、複数の遅延データ信号ＤＱ’［０］～ＤＱ’［７］は、左エッジのタイミングが概ね近いタイミングとなっているが多少ばらついており、右エッジのタイミングが概ね近いタイミングとなっているが多少ばらついている。これは、入力バッファ１５とメモリデバイス１２０との間の信号線の長さやメモリデバイス１２０の特性が複数ビットのデータ信号ＤＱ［０：７］の間でばらついていることに起因する。このため、遅延データ信号ＤＱ’［０：７］のデータ有効ウィンドウＴＰｗは、複数の遅延データ信号ＤＱ’［０］～ＤＱ’［７］のうち最も遅い左エッジのタイミングから、複数の遅延データ信号ＤＱ’［０］～ＤＱ’［７］のうち最も早い右エッジのタイミングまでの期間となる。遅延ストローブ信号ＣＫ０の半周期に対応する波形処理の単位期間を１ＵＩ（Ｕｎｉｔ Ｉｎｔｅｒｖａｌ）とすると、遅延データ信号ＤＱ’［０：７］のデータ有効ウィンドウＴＰｗは、１ＵＩより時間的に若干短い期間となる。
トレーニングの初期状態において、遅延ストローブ信号ＣＫ０の立ち上がりエッジタイミングを基準のタイミングｔ０とする。基準のタイミングｔ０は、遅延データ信号ＤＱ’［０：７］のデータ有効ウィンドウＴＰｗの中央からずれていることが多い。トレーニング回路３４は、遅延回路ＤＬ２の段数調整信号で調整する段数を固定しながら、複数の遅延回路ＤＬ１［０：７］の段数調整信号で調整する段数を徐々に（例えば、１段ずつ）増やしていく。
これにより、トレーニング回路３４は、図８（ｂ）に示すように、データ有効ウィンドウＴＰｗの開始タイミングを基準のタイミングｔ０に一致させる。トレーニング回路３４は、複数ビットのデータ信号Ｐ０［０：７］のうち少なくとも１つのデータ信号Ｐ０の論理レベルが反転すれば、データ有効ウィンドウＴＰｗの開始タイミングが基準のタイミングｔ０にほぼ一致したと判断できる。
その後、トレーニング回路３４は、複数の遅延回路ＤＬ１［０：７］の段数調整信号で調整する段数を固定しながら、遅延回路ＤＬ２の段数調整信号で調整する段数を徐々に（例えば、１段ずつ）増やしていく。これにより、トレーニング回路３４は、図８（ｃ）に示すように、遅延ストローブ信号ＣＫ０の立ち上がりエッジタイミングをデータ有効ウィンドウＴＰｗの終了タイミングｔ１に一致させる。トレーニング回路３４は、複数ビットのデータ信号Ｐ０［０：７］のうち少なくとも１つのデータ信号Ｐ０の論理レベルが反転すれば、遅延ストローブ信号ＣＫ０の立ち上がりエッジタイミングがデータ有効ウィンドウＴＰｗの終了タイミングｔ１にほぼ一致したと判断できる。
トレーニング回路３４は、図８（ｂ）で調整した段数と図８（ｃ）で調整した段数との差分を略１／２倍し、図８（ｂ）で調整した段数に略１／２倍された差分の段数を加算し、遅延回路ＤＬ２で調整すべき段数を求める。トレーニング回路３４は、複数の遅延回路ＤＬ１［０：７］の段数調整信号で調整する段数を固定しながら、遅延回路ＤＬ２の段数調整信号で調整する段数を、求めた段数に設定する。
これにより、トレーニング回路３４は、図８（ｄ）に示すように、遅延ストローブ信号ＣＫ０の立ち上がりエッジタイミングをデータ有効ウィンドウＴＰｗの中央部分のタイミングｔ０１に一致させる。それとともに、トレーニング回路３４は、遅延ストローブ信号ＣＫ１の立ち上がりエッジタイミングをデータ有効ウィンドウＴＰｗの中央部分のタイミングｔ０１からΔｔ１前のタイミングｔ１１に一致させる。トレーニング回路３４は、遅延ストローブ信号ＣＫ２の立ち上がりエッジタイミングをデータ有効ウィンドウＴＰｗの中央部分のタイミングｔ０１からΔｔ２後のタイミングｔ２１に一致させる。
このとき、遅延回路ＤＬ２による遅延ストローブ信号ＣＫ０の遅延量Δｔ０は、ストローブ信号ＤＱＳの立ち上がりエッジタイミングに対するタイミングｔ０１の遅延量に相当する。同様に、遅延回路ＤＬ２による遅延ストローブ信号ＣＫ１の遅延量Δｔ０－Δｔ１は、ストローブ信号ＤＱＳの立ち上がりエッジタイミングに対するタイミングｔ０１の遅延量から差分Δｔ１を減算した遅延量に相当し、ストローブ信号ＤＱＳの立ち上がりエッジタイミングに対するタイミングｔ１１の遅延量に相当する。遅延回路ＤＬ２による遅延ストローブ信号ＣＫ２の遅延量Δｔ０＋Δｔ１は、ストローブ信号ＤＱＳの立ち上がりエッジタイミングに対するタイミングｔ０１の遅延量に差分Δｔ２を加算した遅延量に相当し、ストローブ信号ＤＱＳの立ち上がりエッジタイミングに対するタイミングｔ２１の遅延量に相当する。
図８（ｄ）の状態で、トレーニング回路３４は、トレーニングを完了する。このとき、遅延ストローブ信号ＣＫ０の立ち上がりエッジタイミングがデータ有効ウィンドウＴＰｗの中央部分にあるため、遅延ストローブ信号ＣＫ０に対する遅延データ信号ＤＱ’［０：７］のセットアップ・ホールドのタイミングマージンを容易に確保できる。
次に、トレーニングの流れについて図９を用いて説明する。図９は、トレーニングの流れを示すフローチャートである。
メモリインタフェース１００は、メモリシステム３００の起動時等のトレーニングを実行すべきタイミングになるまで（Ｓ１でＮｏ）トレーニングの実行を待機する。
メモリインタフェース１００は、トレーニングを実行すべきタイミングになると（Ｓ１でＹｅｓ）、遅延データ信号ＤＱ’［０：７］のデータ有効ウィンドウＴＰｗの左エッジを探索する（Ｓ２）。例えば、メモリインタフェース１００は、遅延ストローブ信号ＣＫ０の遅延量を固定した状態で遅延データ信号ＤＱ’［０：７］の遅延量を変化させていき、遅延ストローブ信号ＣＫ０の立ち上がりエッジをデータ有効ウィンドウＴＰｗの開始タイミングに略一致させる。
次に、メモリインタフェース１００は、遅延データ信号ＤＱ’［０：７］のデータ有効ウィンドウＴＰｗの右エッジを探索する（Ｓ３）。例えば、メモリインタフェース１００は、遅延データ信号ＤＱ’［０：７］の遅延量を固定した状態で遅延ストローブ信号ＣＫ０の遅延量を変化させていき、遅延ストローブ信号ＣＫ０の立ち上がりエッジをデータ有効ウィンドウＴＰｗの終了タイミングに略一致させる。
次に、メモリインタフェース１００は、遅延ストローブ信号ＣＫ０の立ち上がりエッジをデータ有効ウィンドウＴＰｗの中央に合わせる（Ｓ４）。例えば、メモリインタフェース１００は、遅延ストローブ信号ＣＫ０のＳ２での遅延量とＳ３での遅延量との中間の遅延量となるように制御することで、遅延ストローブ信号ＣＫ０の立ち上がりエッジをデータ有効ウィンドウＴＰｗの中央に合わせることができる。なお、このとき、メモリインタフェース１００は、ストローブ信号ＤＱＳに対する遅延ストローブ信号ＣＫ０の遅延量をΔｔ０とする。これにより、メモリインタフェース１００は、ドリフト検出用の遅延ストローブ信号ＣＫ１，ＣＫ２もデータ有効ウィンドウＴＰｗの中央付近に合わせることができる。すなわち、メモリインタフェース１００は、ストローブ信号ＤＱＳを遅延量Δｔ０で遅延させて遅延ストローブ信号ＣＫ０を生成する。メモリインタフェース１００は、ストローブ信号ＤＱＳを遅延量Δｔ０－Δｔ１で遅延させて遅延ストローブ信号ＣＫ１を生成する。メモリインタフェース１００は、ストローブ信号ＤＱＳを遅延量Δｔ０＋Δｔ２で遅延させて遅延ストローブ信号ＣＫ２を生成する。
次に、図１０を用いて、セットアップのタイミングマージンが減少する方向にドリフトが発生した場合の遅延制御動作について説明する。図１０は、遅延制御動作を示す波形図である。
トレーニング後に温度変動及び／又は電源電圧変動が発生すると、トレーニング実行時からデータ信号及び／又はストローブ信号のタイミングがドリフトして、図１０（ａ）に示す状態になることがある。この場合、セットアップのタイミングマージンが減少する。
図１０（ａ）に示す状態では、遅延ストローブ信号ＣＫ１の立ち上がりエッジタイミングｔ１１が、データ有効ウィンドウＴＰｗを外れ、データ有効ウィンドウＴＰｗの開始タイミングｔ０より若干前のタイミングになっている。このとき、遅延ストローブ信号ＣＫ０は、データ有効ウィンドウＴＰｗの中央から遅延データ信号ＤＱ’［０：７］の左エッジ側に近づき、遅延データ信号ＤＱ’［０：７］のセットアップのタイミングマージンが減少している。
これに応じて、複数の判定回路３２１［０：７］のうち少なくとも１つの判定回路３２１は、不一致の発生を示す論理レベル（例えば、「１」）を判定結果として制御回路３３へ出力する。このとき、複数の判定回路３２２［０：７］は、いずれも、一致を示す論理レベル（例えば、「０」）を判定結果として制御回路３３へ出力する。制御回路３３は、少なくとも１つの判定回路３２１から不一致の発生を示す判定結果を受けたことに応じて、遅延回路ＤＬ２を制御して、遅延量Δｔ０、遅延量Δｔ０－Δｔ１、遅延量Δｔ０＋Δｔ２をそれぞれ増加させる。このとき、制御回路３３は、遅延量Δｔ０、遅延量Δｔ０－Δｔ１、遅延量Δｔ０＋Δｔ２をそれぞれΔｔ１で増加させてもよい。
これにより、図１０（ｂ）に示すように、遅延ストローブ信号ＣＫ０、遅延ストローブ信号ＣＫ１、遅延ストローブ信号ＣＫ２の各立ち上がりエッジタイミングｔ０１，ｔ１１，ｔ２１がある量（例えば、Δｔ１）でシフトして、ｔ０２，ｔ１２，ｔ２２になる。すなわち、遅延ストローブ信号ＣＫ０の立ち上がりエッジタイミングをデータ有効ウィンドウＴＰｗの中央付近に近付ける方向に微小時間（例えば、Δｔ１）でシフトさせることができる。この結果、メモリデバイス１２０との通信信号処理を継続しながら、セットアップのタイミングマージンを確保できる。
次に、図１１を用いて、ホールドのタイミングマージンが減少する方向にドリフトが発生した場合の遅延制御動作について説明する。図１１は、遅延制御動作を示す波形図である。
トレーニング後に温度変動及び／又は電源電圧変動が発生すると、トレーニング実行時からデータ信号及び／又はストローブ信号のタイミングがドリフトして、図１１（ａ）に示す状態になることがある。この場合、ホールドのタイミングマージンが減少する。
図１１（ａ）に示す状態では、遅延ストローブ信号ＣＫ２の立ち上がりエッジタイミングｔ２１が、データ有効ウィンドウＴＰｗを外れ、データ有効ウィンドウＴＰｗの終了タイミングｔ１より若干後のタイミングになっている。このとき、遅延ストローブ信号ＣＫ０は、データ有効ウィンドウＴＰｗの中央から遅延データ信号ＤＱ’［０：７］の右エッジ側に近づき、遅延データ信号ＤＱ’［０：７］のホールドのタイミングマージンが減少している。
これに応じて、複数の判定回路３２２［０：７］のうち少なくとも１つの判定回路３２２は、不一致の発生を示す論理レベル（例えば、「１」）を判定結果として制御回路３３へ出力する。このとき、複数の判定回路３２１［０：７］は、いずれも、一致を示す論理レベル（例えば、「０」）を判定結果として制御回路３３へ出力する。制御回路３３は、少なくとも１つの判定回路３２２から不一致の発生を示す判定結果を受けたことに応じて、遅延回路ＤＬ２を制御して、遅延量Δｔ０、遅延量Δｔ０－Δｔ１、遅延量Δｔ０＋Δｔ２をそれぞれ減少させる。このとき、制御回路３３は、遅延量Δｔ０、遅延量Δｔ０－Δｔ１、遅延量Δｔ０＋Δｔ２をそれぞれΔｔ２で減少させてもよい。
これにより、図１１（ｂ）に示すように、遅延ストローブ信号ＣＫ０、遅延ストローブ信号ＣＫ１、遅延ストローブ信号ＣＫ２の各立ち上がりエッジタイミングｔ０１，ｔ１１，ｔ２１がある量（例えば、Δｔ２）でシフトして、ｔ０３，ｔ１３，ｔ２３になる。すなわち、遅延ストローブ信号ＣＫ０の立ち上がりエッジタイミングをデータ有効ウィンドウＴＰｗの中央付近に近付ける方向に微小時間（例えば、Δｔ２）でシフトさせることができる。この結果、メモリデバイス１２０との通信信号処理を継続しながら、ホールドのタイミングマージンを確保できる。
次に、遅延制御動作の流れについて図１２を用いて説明する。図１２は、遅延制御動作の流れを示すフローチャートである。
メモリインタフェース１００は、遅延ストローブ信号ＣＫ０，ＣＫ１，ＣＫ２を生成する（Ｓ１１）。メモリインタフェース１００は、ストローブ信号ＤＱＳを遅延量Δｔ０で遅延させて遅延ストローブ信号ＣＫ０を生成する。メモリインタフェース１００は、ストローブ信号ＤＱＳを遅延量Δｔ０－Δｔ１で遅延させて遅延ストローブ信号ＣＫ１を生成する。メモリインタフェース１００は、ストローブ信号ＤＱＳを遅延量Δｔ０＋Δｔ２で遅延させて遅延ストローブ信号ＣＫ２を生成する。
メモリインタフェース１００は、遅延データ信号ＤＱ’［０：７］、遅延ストローブ信号ＣＫ０、遅延ストローブ信号ＣＫ１、遅延ストローブ信号ＣＫ２を用いて、遅延データ信号ＤＱ’［０：７］に対する遅延ストローブ信号ＣＫ０のタイミングのドリフトを検知する。具体的には、メモリインタフェース１００は、以下のＳ１２，Ｓ１４の処理を行う。
メモリインタフェース１００は、遅延データ信号ＤＱ’［０：７］、遅延ストローブ信号ＣＫ０、遅延ストローブ信号ＣＫ１、遅延ストローブ信号ＣＫ２を用いて、遅延データ信号ＤＱ’［０：７］に対する遅延ストローブ信号ＣＫ０のタイミングが左エッジ側にドリフトしているか否かを判定する（Ｓ１２）。メモリインタフェース１００は、複数の判定回路３２１［０：７］のうち少なくとも１つの判定回路３２１で不一致の発生が判定された場合に、遅延データ信号ＤＱ’［０：７］に対する遅延ストローブ信号ＣＫ０のタイミングが左エッジ側にドリフトしていると判定できる。メモリインタフェース１００は、複数の判定回路３２１［０：７］のいずれの判定回路３２１でも不一致の発生が判定されなかった場合に、遅延データ信号ＤＱ’［０：７］に対する遅延ストローブ信号ＣＫ０のタイミングが左エッジ側にドリフトしていないと判定できる。
遅延データ信号ＤＱ’［０：７］に対する遅延ストローブ信号ＣＫ０のタイミングが左エッジ側にドリフトしている場合（Ｓ１２でＹｅｓ）、メモリインタフェース１００は、遅延ストローブ信号ＣＫ０，ＣＫ１，ＣＫ２の遅延量をそれぞれ増加させる（Ｓ１３）。例えば、メモリインタフェース１００は、遅延ストローブ信号ＣＫ０，ＣＫ１，ＣＫ２の遅延量をそれぞれΔｔ１で増加させてもよい。
遅延データ信号ＤＱ’［０：７］に対する遅延ストローブ信号ＣＫ０のタイミングが左エッジ側にドリフトしていない場合（Ｓ１２でＮｏ）、メモリインタフェース１００は、遅延データ信号ＤＱ’［０：７］、遅延ストローブ信号ＣＫ０、遅延ストローブ信号ＣＫ１、遅延ストローブ信号ＣＫ２を用いて、遅延データ信号ＤＱ’［０：７］に対する遅延ストローブ信号ＣＫ０のタイミングが右エッジ側にドリフトしているか否かを判定する（Ｓ１４）。メモリインタフェース１００は、複数の判定回路３２２［０：７］のうち少なくとも１つの判定回路３２２で不一致の発生が判定された場合に、遅延データ信号ＤＱ’［０：７］に対する遅延ストローブ信号ＣＫ０のタイミングが右エッジ側にドリフトしていると判定できる。メモリインタフェース１００は、複数の判定回路３２２［０：７］のいずれの判定回路３２２でも不一致の発生が判定されなかった場合に、遅延データ信号ＤＱ’［０：７］に対する遅延ストローブ信号ＣＫ０のタイミングが右エッジ側にドリフトしていないと判定できる。
遅延データ信号ＤＱ’［０：７］に対する遅延ストローブ信号ＣＫ０のタイミングが右エッジ側にドリフトしている場合（Ｓ１４でＹｅｓ）、メモリインタフェース１００は、遅延ストローブ信号ＣＫ０，ＣＫ１，ＣＫ２の遅延量をそれぞれ減少させる（Ｓ１５）。例えば、メモリインタフェース１００は、遅延ストローブ信号ＣＫ０，ＣＫ１，ＣＫ２の遅延量をそれぞれΔｔ２で減少させてもよい。
遅延データ信号ＤＱ’［０：７］に対する遅延ストローブ信号ＣＫ０のタイミングが右エッジ側にドリフトしていない場合（Ｓ１４でＮｏ）、ドリフトが検知されていないとして、メモリインタフェース１００は、処理をＳ１１へ戻す。
以上のように、本実施形態では、メモリインタフェース１００において、データ信号に対するストローブ信号のタイミングのドリフトを検知してドリフトに応じた方向にストローブ信号の遅延量を調整する。これにより、データ信号及びストローブ信号の遅延量を適切化でき、メモリデバイス１２０との通信信号処理を継続しながら、データ信号のセットアップ・ホールドのタイミングマージンを確保できる。
なお、セットアップのタイミングマージンとホールドのタイミングマージンとの違いが無視できる場合、差分の遅延量Δｔ１，Δｔ２は、均等であってもよい。すなわち、遅延ストローブ信号ＣＫ１の遅延量と遅延ストローブ信号ＣＫ０の遅延量との差分Δｔ１と、遅延ストローブ信号ＣＫ０の遅延量と遅延ストローブ信号ＣＫ２の遅延量との差分Δｔ２とは、均等であってもよい。また、この場合、図１０（ａ）の場合に各遅延ストローブ信号ＣＫ０，ＣＫ１，ＣＫ２のエッジタイミングのシフトさせる量と図１１（ａ）の場合に各遅延ストローブ信号ＣＫ０，ＣＫ１，ＣＫ２のエッジタイミングのシフトさせる量とは、絶対値が均等であってもよい。
あるいは、実施形態では、温度変動及び／又は電源電圧変動によるデータ信号及び／又はストローブ信号のタイミングのドリフトがトレーニング後に生じる場合が例示されているが、ドリフトは、トレーニング期間中に生じる可能性もある。このため、メモリインタフェース１００は、トレーニング期間において、トレーニング回路３４によるトレーニングで遅延ストローブ信号ＣＫ０，ＣＫ１，ＣＫ２の遅延量を設定し、その後、検知回路３２及び制御回路３３により遅延ストローブ信号ＣＫ０，ＣＫ１，ＣＫ２の遅延量を微調整してもよい。例えば、メモリインタフェース１００は、トレーニング期間において、トレーニング回路３４により図９のＳ１～Ｓ４の処理を行い、その後、検知回路３２及び制御回路３３により図１２のＳ１１～Ｓ１５の処理を行ってもよい。これにより、トレーニングの精度を向上できる。また、例えば、メモリインタフェース１００は、トレーニング期間において、トレーニング回路３４に変えて、検知回路３２及び制御回路３３により図９のＳ１～Ｓ４の処理を行ってもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
３１ サンプラ、３２ 検知回路、３３ 制御回路、１００ メモリインタフェース、１２０ メモリデバイス、１３０ 有線通信路、３００ メモリシステム。

Claims (8)

  1. メモリデバイスと、
    有線通信路を介して前記メモリデバイスに接続されたインタフェース回路と、
    を備え、
    前記インタフェース回路は、
    データ信号に遅延量を付与して遅延データ信号を生成する第１の遅延回路と、
    前記データ信号に同期するストローブ信号を第１の遅延量で遅延させた第１の遅延ストローブ信号と前記ストローブ信号を前記第１の遅延量より少ない第２の遅延量で遅延させた第２の遅延ストローブ信号と前記ストローブ信号を前記第１の遅延量より多い第３の遅延量で遅延させた第３の遅延ストローブ信号とを生成する第２の遅延回路と、
    前記遅延データ信号、前記第１の遅延ストローブ信号、前記第２の遅延ストローブ信号、前記第３の遅延ストローブ信号を用いて、前記遅延データ信号に対する前記第１の遅延ストローブ信号のタイミングのドリフトを検知する検知回路と、
    前記ドリフトに応じた方向に前記第１の遅延量、前記第２の遅延量、及び前記第３の遅延量を調整する制御回路と、
    を有する
    メモリシステム。
  2. 前記第１の遅延量と前記第２の遅延量との差分と、前記第１の遅延量と前記第３の遅延量との差分とは、それぞれ、固定量であり、
    前記制御回路は、前記第１の遅延量、前記第２の遅延量、前記第３の遅延量を、互いに同じ変更量で変更させる
    請求項１に記載のメモリシステム。
  3. 前記第１の遅延量と前記第２の遅延量との第１差分は、前記第１の遅延量と前記第３の遅延量との第２差分より大きく、
    前記制御回路は、前記第１差分が前記第２差分より大きい関係を維持しながら、前記第１の遅延量、前記第２の遅延量、前記第３の遅延量をそれぞれ変更させる
    請求項１に記載のメモリシステム。
  4. 前記遅延データ信号を受ける第１ノードと前記第１の遅延ストローブ信号を受ける第２ノードとを有する第１のフリップフロップを有するサンプラをさらに備え、
    前記検知回路は、
    前記遅延データ信号を受ける第３ノードと前記第２の遅延ストローブ信号を受ける第４ノードとを有する第２のフリップフロップと、
    前記遅延データ信号を受ける第５ノードと前記第３の遅延ストローブ信号を受ける第６ノードとを有する第３のフリップフロップと、
    前記第１のフリップフロップから出力される第１のレベルと前記第２のフリップフロップから出力される第２のレベルとの一致又は不一致を判定する第１の判定回路と、
    前記第１のレベルと前記第３のフリップフロップから出力される第３のレベルとの一致又は不一致を判定する第２の判定回路と、
    を有し、
    前記制御回路は、前記第１の判定回路の判定結果と前記第２の判定回路の判定結果とに基づいて、前記第１の判定回路又は前記第２の判定回路で判定される不一致が解消される方向に前記第１の遅延量、前記第２の遅延量、前記第３の遅延量を調整する
    請求項１に記載のメモリシステム。
  5. 前記制御回路は、前記第１の判定回路で不一致が判定された場合、前記第１の遅延量、前記第２の遅延量、前記第３の遅延量をそれぞれ減少させ、前記第２の判定回路で不一致が判定された場合、前記第１の遅延量、前記第２の遅延量、前記第３の遅延量をそれぞれ増加させる
    請求項４に記載のメモリシステム。
  6. 前記有線通信路は、複数ビット幅のバス配線を含み、
    前記メモリシステムは、複数の前記第１の遅延回路、複数の前記第１のフリップフロップ、複数の前記第２のフリップフロップ、複数の前記第３のフリップフロップ、複数の前記第１の判定回路、複数の前記第２の判定回路を備え、
    前記複数の第１の遅延回路は、前記メモリデバイスから前記バス配線を介して複数ビットのデータをパラレルに受け、
    前記複数の第１のフリップフロップは、前記複数の第１の遅延回路に対応し、それぞれの前記第１ノードが対応する第１の遅延回路に接続され、
    前記複数の第２のフリップフロップは、前記複数の第１の遅延回路に対応し、それぞれの前記第３ノードが対応する第１の遅延回路に接続され、
    前記複数の第３のフリップフロップは、前記複数の第１の遅延回路に対応し、それぞれの前記第５ノードが対応する第１の遅延回路に接続され、
    前記複数の第１の判定回路は、前記複数の第１のフリップフロップに対応し、前記複数の第２のフリップフロップに対応し、それぞれが対応する第１のフリップフロップから出力される第１のレベルと対応する第２のフリップフロップから出力される第２のレベルとの不一致を判定し、
    前記複数の第２の判定回路は、前記複数の第１のフリップフロップに対応し、前記複数の第３のフリップフロップに対応し、それぞれが対応する第１のフリップフロップから出力される第１のレベルと対応する第３のフリップフロップから出力される第３のレベルとの不一致を判定し、
    前記制御回路は、前記複数の第１の判定回路の判定結果と前記複数の第２の判定回路の判定結果とに基づいて、前記複数の第１の判定回路又は前記複数の第２の判定回路で判定される不一致が解消される方向に前記第１の遅延量、前記第２の遅延量、前記第３の遅延量を調整する
    請求項４に記載のメモリシステム。
  7. メモリデバイスから有線通信路を介して受けるデータ信号に遅延量を付与して遅延データ信号を生成するとともに、前記データ信号に同期するストローブ信号を第１の遅延量で遅延させた第１の遅延ストローブ信号と前記ストローブ信号を前記第１の遅延量より少ない第２の遅延量で遅延させた第２の遅延ストローブ信号と前記ストローブ信号を前記第１の遅延量より多い第３の遅延量で遅延させた第３の遅延ストローブ信号とを生成することと、
    前記遅延データ信号、前記第１の遅延ストローブ信号、前記第２の遅延ストローブ信号、前記第３の遅延ストローブ信号を用いて、前記遅延データ信号に対する前記第１の遅延ストローブ信号のタイミングのドリフトを検知することと、
    前記ドリフトに応じた方向に前記第１の遅延量、前記第２の遅延量、前記第３の遅延量を調整することと、
    を含む遅延制御方法。
  8. 前記検知することは、
    前記遅延データ信号が前記第１の遅延ストローブ信号に同期して第１のフリップフロップで保持されて出力される第１のレベルと前記遅延データ信号が前記第２の遅延ストローブ信号に同期して第２のフリップフロップで保持されて出力される第２のレベルとの不一致を判定することと、
    前記第１のレベルと前記遅延データ信号が前記第３の遅延ストローブ信号に同期して第３のフリップフロップで保持されて出力される第３のレベルとの不一致を判定することと、
    を含み、
    前記調整することは、
    前記第１のレベル及び前記第２のレベルの不一致の判定結果と前記第１のレベル及び前記第３のレベルの不一致の判定結果に基づいて、前記第１のレベル及び前記第２のレベルの不一致又は前記第１のレベル及び前記第３のレベルの不一致が解消される方向に前記第１の遅延量、前記第２の遅延量、前記第３の遅延量を調整することを含む
    請求項７に記載の遅延制御方法。
JP2021047534A 2021-03-22 2021-03-22 メモリシステム及び遅延制御方法 Pending JP2022146532A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2021047534A JP2022146532A (ja) 2021-03-22 2021-03-22 メモリシステム及び遅延制御方法
TW110120393A TWI784556B (zh) 2021-03-22 2021-06-04 記憶體系統及延遲控制方法
CN202110947827.3A CN115114194B (zh) 2021-03-22 2021-08-18 存储系统以及延迟控制方法
US17/459,536 US11605407B2 (en) 2021-03-22 2021-08-27 Memory system and delay control method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021047534A JP2022146532A (ja) 2021-03-22 2021-03-22 メモリシステム及び遅延制御方法

Publications (1)

Publication Number Publication Date
JP2022146532A true JP2022146532A (ja) 2022-10-05

Family

ID=83283990

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021047534A Pending JP2022146532A (ja) 2021-03-22 2021-03-22 メモリシステム及び遅延制御方法

Country Status (4)

Country Link
US (1) US11605407B2 (ja)
JP (1) JP2022146532A (ja)
CN (1) CN115114194B (ja)
TW (1) TWI784556B (ja)

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6918048B2 (en) * 2001-06-28 2005-07-12 Intel Corporation System and method for delaying a strobe signal based on a slave delay base and a master delay adjustment
JP4786262B2 (ja) * 2005-09-06 2011-10-05 ルネサスエレクトロニクス株式会社 インターフェイス回路
US7698589B2 (en) * 2006-03-21 2010-04-13 Mediatek Inc. Memory controller and device with data strobe calibration
US7661010B2 (en) * 2006-05-31 2010-02-09 Mosaid Technologies Incorporated Apparatus and method for interfacing to a memory
CN101536310B (zh) * 2006-12-05 2012-04-25 富士通半导体股份有限公司 数字dll电路
US7952945B2 (en) * 2009-03-30 2011-05-31 Cadence Design Systems, Inc. Method and apparatus for determining write leveling delay for memory interfaces
JP2011003088A (ja) * 2009-06-19 2011-01-06 Panasonic Corp データラッチ調整装置およびそれを用いたメモリアクセスシステム
JP5568057B2 (ja) 2011-05-30 2014-08-06 株式会社東芝 メモリアクセス回路及びメモリシステム
WO2013099035A1 (ja) * 2011-12-29 2013-07-04 ルネサスエレクトロニクス株式会社 半導体装置
JP6201401B2 (ja) 2013-04-26 2017-09-27 富士通株式会社 タイミング制御回路
TWI489482B (zh) * 2014-04-25 2015-06-21 群聯電子股份有限公司 取樣電路模組、記憶體控制電路單元及資料取樣方法
US9443572B2 (en) 2014-06-06 2016-09-13 Qualcomm Incorporated Programmable power for a memory interface
US9520864B2 (en) * 2014-06-06 2016-12-13 Qualcomm Incorporated Delay structure for a memory interface
JP6480226B2 (ja) * 2015-03-25 2019-03-06 ラピスセミコンダクタ株式会社 スキュー調整装置
US9496879B1 (en) 2015-09-01 2016-11-15 Qualcomm Incorporated Multiphase clock data recovery for a 3-phase interface
KR20170096798A (ko) * 2016-02-17 2017-08-25 에스케이하이닉스 주식회사 클럭 생성 회로, 이를 이용하는 인터페이스 회로 및 반도체 시스템
US10158352B2 (en) 2017-01-11 2018-12-18 Mediatek Inc. Delay signal generating apparatus using glitch free digitally controlled delay line and associated delay signal generating method
US10332574B2 (en) * 2017-03-24 2019-06-25 Mediatek Inc. Embedded memory with setup-hold time controlled internally or externally and associated integrated circuit
JP2019160238A (ja) 2018-03-16 2019-09-19 東芝メモリ株式会社 メモリインタフェース及びメモリシステム
CN108899057B (zh) * 2018-06-12 2020-09-18 豪威科技(上海)有限公司 读dqs信号门选通训练方法、装置以及数据传输系统

Also Published As

Publication number Publication date
US11605407B2 (en) 2023-03-14
US20220301607A1 (en) 2022-09-22
CN115114194A (zh) 2022-09-27
TW202238398A (zh) 2022-10-01
CN115114194B (zh) 2024-03-29
TWI784556B (zh) 2022-11-21

Similar Documents

Publication Publication Date Title
JP4065234B2 (ja) 同期式チップーチップシステムのデータリカバリ装置
US8984320B2 (en) Command paths, apparatuses and methods for providing a command to a data block
EP2153525B1 (en) Adjusting clock error across a circuit interface
US9000817B2 (en) Apparatuses and methods for altering a forward path delay of a signal path
US7477083B2 (en) DLL circuit feeding back ZQ calibration result, and semiconductor device incorporating the same
KR101837239B1 (ko) 반도체 장치
JP4416580B2 (ja) 遅延制御装置
JP6209978B2 (ja) メモリコントローラ，情報処理装置及び基準電圧調整方法
US20080054964A1 (en) Semiconductor memory device
US11462252B2 (en) Controller and semiconductor system including a controller
US11082034B1 (en) Cycle accurate skew adjust
US11043946B1 (en) Continuous skew adjust
US8624643B2 (en) Semiconductor memory apparatus
JP6273856B2 (ja) メモリコントローラ及び情報処理装置
US11275113B2 (en) Measuring a control system response time
JP2022146532A (ja) メモリシステム及び遅延制御方法
US10951198B1 (en) Semiconductor integrated circuit, transmission device, and memory device
JP5303830B2 (ja) ピリオドジッタキャンセル回路、静的位相差キャンセル回路、ピリオドジッタ測定回路、静的位相差測定回路及び位相差調整回路
KR100945793B1 (ko) Ｄｌｌ 회로 및 이를 포함하는 반도체 집적 회로