CN115114194A - 存储系统以及延迟控制方法 - Google Patents

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Abstract

一个实施方式的目的在于提供能够使数据信号和选通信号的延迟量适当的存储系统以及延迟控制方法。根据一个实施方式，在存储系统的存储器接口中，第2延迟电路生成第1、第2以及第3延迟选通信号。第1延迟选通信号是使选通信号延迟了第1延迟量的选通信号。第2延迟选通信号是使选通信号延迟了比第1延迟量少的第2延迟量的选通信号。第3延迟选通信号是使选通信号延迟了比第1延迟量多的第3延迟量的选通信号。检测电路使用延迟数据信号、第1延迟选通信号、第2延迟选通信号、第3延迟选通信号，对第1延迟选通信号相对于延迟数据信号的定时的漂移进行检测。控制电路在与漂移对应的方向上对第1延迟量、第2延迟量以及第3延迟量进行调整。

Description

存储系统以及延迟控制方法
本申请享受以日本特许申请2021－47534号(申请日：2021年3月22日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本实施方式涉及存储系统以及延迟控制方法。
背景技术
具有存储器件经由有线通信线路而连接于存储器接口电路的存储系统。在该存储系统中，有时在存储器接口电路中会使数据信号和选通信号延迟。此时，希望数据信号和选通信号的延迟量是适当的。
发明内容
一个实施方式的目的在于提供能够使数据信号和选通信号的延迟量变得适当的存储系统以及延迟控制方法。
根据一个实施方式，提供具有存储器件和接口电路的存储系统。接口电路经由有线通信线路而连接于存储器件。接口电路具有第1延迟电路、第2延迟电路、检测电路以及控制电路。第1延迟电路对数据信号赋予延迟量来生成延迟数据信号。第2延迟电路生成第1延迟选通信号、第2延迟选通信号以及第3延迟选通信号。选通信号与数据信号同步。第1延迟选通信号是使选通信号延迟了第1延迟量而得到的选通信号。第2延迟选通信号是使选通信号延迟了第2延迟量而得到的选通信号。第2延迟量是比第1延迟量少的延迟量。第3延迟选通信号是使选通信号延迟了第3延迟量而得到的选通信号。第3延迟量是比第1延迟量多的延迟量。检测电路使用延迟数据信号、第1延迟选通信号、第2延迟选通信号、第3延迟选通信号，对第1延迟选通信号相对于延迟数据信号的定时的漂移进行检测。控制电路在与漂移对应的方向上对第1延迟量、第2延迟量以及第3延迟量进行调整。
附图说明
图1是表示实施方式涉及的存储系统的结构的图。
图2是表示实施方式中的存储器接口的结构的图。
图3是表示实施方式中的数据信号用的延迟电路的结构的图。
图4是表示实施方式中的选通信号用的延迟电路的结构的图。
图5是表示实施方式中的训练电路的结构的图。
图6的(a)是表示实施方式中的对于判定电路的输入输出信号的定义的图。
图6的(b)是表示实施方式中的判定电路的动作的真值表。
图7的(a)～图7的(d)是表示实施方式中的判定电路的内部结构例的图。
图8的(a)～图8的(d)是表示实施方式中的训练的波形图。
图9是表示实施方式中的训练的流程的流程图。
图10的(a)～图10的(b)是表示实施方式中的延迟控制动作的波形图。
图11的(a)～图11的(b)是表示实施方式中的延迟控制动作的波形图。
图12是表示实施方式中的延迟控制动作的流程的流程图。
标号说明
31采样器，32检测电路，33控制电路，100存储器接口，120存储器件，130有线通信线路，300存储系统。
具体实施方式
以下参照附图对实施方式涉及的存储系统进行详细的说明。此外，并不是通过该实施方式限定本发明。
(实施方式)
实施方式涉及的存储系统具有存储器件和存储器接口电路。存储器接口电路是以并行方式对存储器件进行访问的电路，存储系统可以例如如图1所示那样构成。图1是表示实施方式涉及的存储系统300的结构的图。
存储系统300能够与主机200连接，可以作为主机200的外部存储介质发挥功能。主机200例如是个人计算机，存储系统300例如是SSD。存储系统300具有控制器110和存储器件120。控制器110经由有线通信线路130而连接于存储器件120。控制器110具有主机接口电路111、信号处理电路112以及存储器接口电路100。
有线通信线路130包括总线布线131。存储器接口电路100经由总线布线131而连接于存储器件120。总线布线131具有多位(bit)宽度。与此相应，存储器接口电路100构成为以并行方式对存储器件进行访问的电路。这以后，将存储器接口电路100记载为存储器接口100。主机接口111以串行方式对主机200进行访问。
存储器件120既可以是易失性的半导体存储器(例如DRAM)，也可以是非易失性的半导体存储器(例如NAND型闪速存储器)。
存储器接口100配置在控制器110的内部电路(例如信号处理电路112)与存储器件120之间，进行内部电路与存储器件120之间的接口动作。存储器接口100向存储器件120发送从内部电路提供的数据，向内部电路传送从存储器件120接收到的数据。
例如，存储器接口100进行如下训练：调整对数据信号以及/或者选通信号赋予的延迟量，以使得选通信号的边沿定时成为数据信号的电平稳定的期间(数据有效窗口)的中央附近。通过训练，能够确保数据信号的建立保持(setup hold)的定时余裕(timingmargin)，之后的通信中，能够使得在传送目的地的内部电路中与选通信号同步而适当地取入数据。
即，若能够适当地对存储器接口100内的选通信号的变形(skew)进行管理，则能够根据定时设计来使存储器接口100适当地进行动作。由此，能够确保准确的选通信号的品质，能够减少多余的定时余裕的确保，因此，能够削减电路规模，能够抑制与其相伴的功率的增加。
但是，当在训练后发生温度变动以及/或者电源电压变动时，有时数据信号以及/或者选通信号的定时会从执行训练时漂移，定时余裕会减少。
对此，考虑使与存储器件的通信信号处理中断来进行再训练。由此，能够确保定时余裕，但有可能由于通信信号处理的中断而通信的有效带宽减少。
于是，在本实施方式中，在存储器接口100中，通过对选通信号相对于数据信号的定时的漂移进行检测来在与漂移对应的方向上对选通信号的延迟量进行调整，从而在持续与存储器件的通信信号处理的同时，谋求定时余裕的确保。
具体而言，存储器接口对从存储器件接受的数据信号赋予延迟量来生成延迟数据信号。对于与数据信号同步的选通信号，存储器接口生成使该选通信号延迟了第1延迟量而得到的第1延迟选通信号、使该选通信号延迟了比第1延迟量少的第2延迟量而得到的第2延迟选通信号以及使该选通信号延迟了比第1延迟量多的第3延迟量而得到的第3延迟选通信号。存储器接口使用延迟数据信号、第1延迟选通信号、第2延迟选通信号、第3延迟选通信号，检测第1延迟选通信号相对于延迟数据信号的定时的漂移。当检测到漂移时，存储器接口在与该漂移对应的方向(例如漂移的影响被缓和的方向)上对第1延迟量、第2延迟量以及第3延迟量进行调整。即，对因漂移而第1延迟选通信号的定时余裕不断减少这一状况进行检测，在完全失败之前使第1延迟选通信号的相位以微小时间进行位移。由此，能够在持续与存储器件的通信的同时，确保数据信号的建立保持的定时余裕。
更具体而言，存储器接口100可以如图2所示那样构成。图2是表示存储器接口100的结构的图。
存储器接口100具有IO电路10、发送电路20以及接收电路30。
IO电路10具有触发器(flip-flop)11、输出缓存12～14以及输入缓存15、16。触发器11、输出缓存12以及输入缓存15与多位的数据信号DQ[0：7]对应。输出缓存13和输入缓存16与选通信号DQS对应。输出缓存14与读使能信号RE对应。触发器11、输出缓存12～14以及输入缓存15、16经由多位宽度的总线布线131而连接于存储器件120，构成并行接口。
触发器11具有与发送电路20的输出节点20a连接的数据输入节点、与发送电路20的输出节点20b连接的时钟节点以及与输出缓存12连接的输出节点。输出缓存12具有与触发器11连接的输入节点和与总线布线131连接的输出节点。输出缓存13具有与发送电路20的输出节点20b连接的输入节点和与总线布线131连接的输出节点。输出缓存14具有与发送电路20的输出节点20c、20d连接的输入节点和与总线布线131连接的输出节点。
发送电路20具有PLL(Phased Locked Loop，锁相回路)电路21、DCC(DutyCorrection Circuit，占空比校正电路)22、DCC23、开关24、线路25。PLL电路21具有与DCC22以及DCC23连接的输出节点。DCC22具有与PLL电路21连接的输入节点和与输出节点20b连接的输出节点。DCC23具有与PLL电路21连接的输入节点和与输出节点20c连接的输出节点。开关24具有与输入节点20f连接的第1端和与输出节点20d连接的第2端。线路25具有与输入节点20e连接的第1端和与输出节点20a连接的第2端。
发送电路20向触发器11传送从信号处理电路112接受的数据信号DQ[0：7]。通过发送电路20发送的数据信号DQ[0：7]既可以是读命令或者写命令等的命令，也可以是写数据等的数据。发送电路20用PLL电路21生成振荡信号，用DCC22对其占空比进行调整，生成选通信号DQS并传送给触发器11。触发器11与选通信号DQS同步地保持数据信号DQ[0：7]。输出缓存12经由总线布线131而向存储器件120传输从触发器11输出的数据信号DQ[0：7]。输出缓存13经由总线布线131而向存储器件120传输从发送电路20接受的选通信号DQS。
发送电路20用PLL电路21生成振荡信号，用DCC23对其占空比进行调整，生成读使能信号RE并传送给输出缓存14。或者，当从信号处理电路112接受读使能信号RE时，发送电路20使开关24接通(on)，向输出缓存14传送该读使能信号RE。此时，发送电路20也可以使DCC23停止。输出缓存14经由总线布线131向存储器件120传输读使能信号RE。
输入缓存15的输入节点与总线布线131连接，输出节点与接收电路30的输入节点30a连接。输入缓存16的输入节点与总线布线131连接，输出节点与接收电路30的输入节点30b连接。
输入缓存15向接收电路30传输从存储器件120经由总线布线131接受的多个位的数据信号DQ[0：7]。输入缓存16向接收电路30传输从存储器件120经由总线布线131接受的选通信号DQS。
接收电路30具有多个延迟电路DL1[0：7]、延迟电路DL2、采样器31、检测电路32、控制电路33、训练电路34。
多个延迟电路DL1[0：7]连接在输入节点30a和采样器31之间。多个延迟电路DL1[0：7]与多位(在该例子中为8位)数据信号DQ[0：7]对应。由接收电路30接收的数据信号DQ[0：7]既可以是读数据等的数据，也可以是写完成通知等的命令响应。当从IO电路10接受多位的数据信号DQ[0：7]时，各延迟电路DL1对所对应的数据信号DQ赋予延迟量来生成延迟数据信号DQ’。
例如，各延迟电路DL1(DL1[0]～DL1[7]各自)可以如图3所示那样构成。图3是表示数据信号DQ用的延迟电路DL1的结构的图。延迟电路DL1在输入节点与输出节点之间具有多个单位延迟元件1－1～1－N(N为3以上的整数)和多路复用器(multiplexer)2。多级的单位延迟元件1－1～1－N串联连接在输入节点与多路复用器2之间。多路复用器2选择从多级的单位延迟元件1－1～1－N中的互不相同的级的单位延迟元件1输出的数据来进行输出。多路复用器2具有多个输入节点2a－3～2a－N和输出节点2b。多个输入节点2a－3～2a－N分别与单位延迟元件1－3～1－N的输出节点连接。
将单位延迟元件1的延迟量设为td1，并设为由多路复用器2产生的延迟量与单位延迟元件1的延迟量相比足够小而可以忽略。多个输入节点2a－3～2a－N分别接受被赋予了3×td1～N×td1的延迟量的延迟数据信号。多路复用器2根据从训练电路34或者控制电路33接受的级数调整信号，对多个输入节点2a－3～2a－N中的某一个进行选择并与输出节点2b进行连接。多路复用器2根据所接受到的级数调整信号，选择对数据信号DQ赋予了P×td1延迟量(P为3以上且N以下的整数)的延迟数据信号，并作为延迟数据信号DQ’进行输出。
此外，在图3中例示了可以由延迟电路DL1赋予的最小的延迟量为3×td1的情况，但最小的延迟量既可以为2×td1以下，也可以为4×td1以上。
由此，由各延迟电路DL1赋予的延迟量可以根据从训练电路34或者控制电路33接受的级数调整信号来进行调整。各延迟电路DL1也可以被调整为互不相同的延迟量。如图2所示，多个延迟电路DL1[0：7]向采样器31以及检测电路32提供多位的延迟数据信号DQ’[0：7]。
延迟电路DL2连接在输入节点30b与采样器31以及检测电路32之间。延迟电路DL2与选通信号DQS对应。延迟电路DL2当从IO电路10接受选通信号DQS时，使选通信号DQS以延迟量Δt0进行延迟来生成延迟选通信号CK0。延迟量Δt0为基准的延迟量，是正的延迟量。延迟电路DL2向采样器31提供延迟选通信号CK0。
另外，延迟电路DL2使选通信号DQS以延迟量Δt0－Δt1进行延迟来生成延迟选通信号CK1。延迟量Δt1为差量的延迟量，是正的延迟量。延迟量Δt0－Δt1是比延迟量Δt0少的延迟量。即，延迟选通信号CK1是延迟量比延迟选通信号CK0少、相位更提前了的信号。延迟电路DL2向检测电路32提供延迟选通信号CK1。
延迟电路DL2使选通信号DQS以延迟量Δt0+Δt2进行延迟来生成延迟选通信号CK2。延迟量Δt2为差量的延迟量，是正的延迟量。延迟量Δt0+Δt2是比延迟量Δt0多的延迟量。即，延迟选通信号CK2是延迟量比延迟选通信号CK0多、相位更晚了的信号。延迟电路DL2向检测电路32提供延迟选通信号CK2。
在此，延迟选通信号CK1的延迟量和延迟选通信号CK0的延迟量的差量Δt1也可以是固定量。延迟选通信号CK0的延迟量和延迟选通信号CK2的延迟量的差量Δt2也可以固定量。
另外，在建立的定时余裕具有比保持的定时余裕严格的倾向的情况下，差量的延迟量Δt1、Δt2也可以满足如下式1的关系。
Δt1＞Δt2……式1
例如，延迟电路DL2可以如图4所示那样构成。图4是表示选通信号DQS用的延迟电路DL2的结构的图。延迟电路DL2在输入节点与输出节点之间具有多个单位延迟元件3－1～3－(K+3)(K为3以上的整数)和多路复用器4。多级的单位延迟元件3－1～3－K串联连接在输入节点与多路复用器4之间。多级的单位延迟元件3－(K+1)～3－(K+3)串联连接在多路复用器4与输出节点之间。多路复用器4对从多级的单位延迟元件3－1～3－K中的互不相同的级的单位延迟元件3输出的选通信号进行选择来进行输出。多路复用器4具有多个输入节点4a－3～4a－K和输出节点4b。多个输入节点4a－3～4a－K分别与单位延迟元件3－3～3－K的输出节点连接。
单位延迟元件3的延迟量也可以与单位延迟元件1的延迟量(参照图3)相同。将单位延迟元件3的延迟量设为td3，并设为由多路复用器4产生的延迟量与单位延迟元件3的延迟量相比足够小而可以忽略。多个输入节点4a－3～4a－K分别接受被赋予了3×td3～K×td3的延迟量的延迟数据信号。多路复用器4根据从训练电路34或者控制电路33接受的级数调整信号，对多个输入节点4a－3～4a－K中的某一个进行选择，并与输出节点4b进行连接。多路复用器4根据所接受到的级数调整信号，选择对选通信号DQS赋予了Q×td3的延迟量(Q为3以上且K以下的整数)的延迟选通信号，并作为延迟选通信号CK1来从延迟电路DL2进行输出，并且，提供给单位延迟元件3－(K+1)。两级的单位延迟元件3－(K+1)、3－(K+2)对延迟选通信号CK1追加2×td3的延迟量。多路复用器4和多级的单位延迟元件3－(K+1)、3－(K+2)根据从训练电路34或者控制电路33接受的级数调整信号，从延迟电路DL2输出对选通信号DQS赋予了(Q+2)×td3的延迟量的延迟选通信号来作为延迟选通信号CK0，并且，提供给单位延迟元件3－(K+3)。单位延迟元件3－(K+3)对延迟选通信号CK1追加2×td3的延迟量。多路复用器4和多级的单位延迟元件3－(K+1)～3－(K+3)根据所接受到的级数调整信号，从延迟电路DL2输出对选通信号DQS赋予了(Q+3)×td3的延迟量的延迟选通信号来作为延迟选通信号CK2。
在图4的情况下，延迟选通信号CK1的延迟量由如下的式2表示。
Δt0－Δt1＝Q×td3……式2
延迟选通信号CK0的延迟量由如下式3表示。
Δt0＝(Q+2)×td3……式3
延迟选通信号CK2的延迟量由如下式4表示。
Δt0+Δt2＝(Q+3)×td3……式4
如式2～4所示，延迟选通信号CK1的延迟量与延迟选通信号CK0的延迟量的差量Δt1是所经由的单位延迟元件的级数之差，在图4的情况下，相当于两级的单位延迟元件的合计延迟量。延迟选通信号CK0的延迟量与延迟选通信号CK2的延迟量的差量Δt2是所经由的单位延迟元件的级数之差，在图4的情况下，相当于一级的单位延迟元件的合计延迟量。因此，差量Δt1和差量Δt2分别是如以下式5所示那样的固定量。
Δt1＝2×td3、Δt2＝td3……式5
如式5所示，延迟选通信号CK1的延迟量与延迟选通信号CK0的延迟量的差量Δt1和延迟选通信号CK0的延迟量与延迟选通信号CK2的延迟量的差量Δt2满足式1。
此外，在图4中例示了能够由延迟电路DL2赋予的最小的延迟量为3×td3的情况，但最小的延迟量既可以为2×td3以下，也可以为4×td3以上。另外，例示了Δt1为2×td3、Δt2为td3的情况，但只要满足式1，则Δt1也可以为3×td3以上，Δt2也可以为2×td3以上。
如图2所示，采样器31连接在多个延迟电路DL1[0：7]以及延迟电路DL2与训练电路34、输出节点30c以及检测电路32之间。采样器31具有多个触发器FF0[0：7]。多个触发器FF0[0：7]与多个延迟电路DL1[0：7]对应，与多位(在该例子中为8位)的延迟数据信号DQ’[0：7]对应。各触发器FF0从所对应的延迟电路DL1[0：7]接受所对应的延迟数据信号DQ’，从延迟电路DL2接受延迟选通信号CK0。各触发器FF0与延迟选通信号CK0同步地对延迟数据信号DQ’进行采样。多个触发器FF0[0：7]将多位(在该例子为8位)的数据信号P0[0：7]作为采样结果分别输出给训练电路34、输出节点30c以及检测电路32。
训练电路34在存储系统300启动时等进行对多个延迟电路DL1[0：7]和延迟电路DL2的延迟量进行调整以使得延迟选通信号CK0的边沿定时成为延迟数据信号DQ’[0：7]的数据有效窗口的中央附近的训练。
训练电路34具有如图5所示那样的复制(replica)振荡电路8和频率计测电路7。图5是表示训练电路34的结构的图。复制振荡电路8具有多级的单位延迟元件5－1～5－M(M为2以上的整数)和反相器6。多级的单位延迟元件5－1～5－M和反相器6连接为环状，作为环形振荡器发挥功能。多级的单位延迟元件5－1～5－M串联连接。反相器6的输入节点与最终级的单位延迟元件5－M的输出节点连接，输出节点与初级的单位延迟元件5－1和频率计测电路7连接。
单位延迟元件5的延迟量也可以与单位延迟元件1、3的延迟量(参照图3、图4)相同。将单位延迟元件5的延迟量设为td5，并设为由反相器6产生的延迟量与单位延迟元件5的延迟量相比足够小而可以忽略。此时，复制振荡电路8的振荡频率F由如下式6表示。
F＝1/(td5×M×2)……式6
如式6所示，对于复制振荡电路8的振荡频率F，训练电路34通过用频率计测电路7对频率进行计测，能够求出单位延迟元件5的延迟量td5，能够计算为了得到所希望的延迟量而应该调整的单位延迟元件1、3的级数。训练电路34在执行训练时根据该计算结果来生成级数调整信号，并提供给各延迟电路DL1[0：7]、DL2。
另外，如式6所示，通过用频率计测电路7对复制振荡电路8的振荡频率F进行计测，能够对由漂移导致的单位延迟元件5的延迟量td5的变动进行检测。假设在所计测到的频率的变动量超过了容许范围时，从执行训练时起，延迟选通信号CK0的边沿定时从延迟数据信号DQ’[0：7]的数据有效窗口的中央偏移，不能正常地进行采样。
在此，假设为：根据产生了漂移这一状况，用训练电路34进行再训练。因漂移而变动了的复制振荡电路8的振荡频率F’由如下式7表示。由此，训练电路34能够获知单位延迟元件的延迟量的变化量k。在式7中示出了振荡频率F’变化为式6的振荡频率F的1/k来被进行计测。在式7中，式6中的td5被置换为k×td5。训练电路34能够根据振荡频率变化为了1/k倍这一状况，掌握延迟量变化为了k倍这一状况。
F’＝1/(k×td5×M×2)……式7
为了根据复制振荡电路8的振荡频率的变化量对延迟量进行修正，考虑训练电路34将各延迟电路DL1[0：7]、DL2的级数设为1/k，计算应该变更的级数。
但是，在使各延迟电路DL1[0：7]、DL2的当前的级数为1/k的情况下，不一定能够用整数实现总计的级数。于是，也考虑在使当前的级数为1/k的情况下，关于各延迟电路DL1[0：7]、DL2，减小单位延迟元件的延迟量td1、td3的大小，增多级数，以使得总计的级数接近整数。当减小单位延迟元件的大小(size)时，由于制造偏差的影响等，延迟量td1、td3会产生偏差，难以满足延迟电路DL1[0：7]、DL2所要求的精度。当增多级数时，电路面积可能增大，延迟电路DL1[0：7]、DL2的成本可能增大。另外，当增多级数时，延迟电路DL1[0：7]、DL2的功耗可能增加，存储器接口100的功耗可能增大。
考虑在进行再训练的期间中，信号处理电路112对与存储器件120的通信用的信号处理进行中断。在该情况下，信号处理电路112停止发送用的信号处理，不向存储器接口100提供发送用的信号。或者，信号处理电路112停止接收用的信号处理，即使从存储器接口100接受接收用的信号(即多位的数据信号P0[0：7])，也将其废弃。由此，控制器110使与存储器件120的通信信号处理中断，因此，通信的有效带宽有可能减少。
与那相对，图2所示的存储器接口100不进行训练电路34中的再训练。检测电路32对选通信号相对于数据信号的定时的漂移进行检测，基于检测结果，控制电路33对延迟电路DL2进行控制，在与漂移对应的方向上对选通信号的延迟量进行调整。
检测电路32使用多位的延迟数据信号DQ’[0：7]、延迟选通信号CK1、延迟选通信号CK2，对延迟选通信号CK0相对于各延迟数据信号DQ’的定时的漂移进行检测。检测电路32向控制电路33输出检测结果。
检测电路32连接在多个延迟电路DL1[0：7]以及延迟电路DL2与控制电路33之间。检测电路32具有多个触发器FF1[0：7]、多个触发器FF2[0：7]、判定电路321以及判定电路322。
多个触发器FF1[0：7]与多个延迟电路DL1[0：7]对应，与多位的延迟数据信号DQ’[0：7]对应。当接受多位的延迟数据信号DQ’[0：7]和延迟选通信号CK1时，各触发器FF1与延迟选通信号CK1同步地对所对应的延迟数据信号DQ’进行采样。多个触发器FF1[0：7]将多位的数据信号P1[0：7]作为采样结果输出给多个判定电路321[0：7]。
多个触发器FF2[0：7]与多个延迟电路DL1[0：7]对应，与多位的延迟数据信号DQ’[0：7]对应。当接受多位的延迟数据信号DQ’[0：7]和延迟选通信号CK2时，各触发器FF2与延迟选通信号CK2同步地对所对应的延迟数据信号DQ’进行采样。多个触发器FF2[0：7]将多位的数据信号P2[0：7]作为采样结果输出给多个判定电路322[0：7]。
多个判定电路321[0：7]与多个触发器FF0[0：7]对应，与多个触发器FF1[0：7]对应。各判定电路321对从所对应的触发器FF0接受的数据信号P0的逻辑电平与从所对应的触发器FF1接受的数据信号P1的逻辑电平的不一致进行判定。若数据信号P0的逻辑电平与数据信号P1的逻辑电平不一致，则各判定电路321将表示产生不一致的逻辑电平(例如“1”)作为判定结果输出给控制电路33。若数据信号P0的逻辑电平与数据信号P1的逻辑电平一致，则各判定电路321将表示没有不一致的逻辑电平(例如“0”)作为判定结果输出给控制电路33。
多个判定电路322[0：7]与多个触发器FF0[0：7]对应，与多个触发器FF2[0：7]对应。各判定电路322对从所对应的触发器FF0接受的数据信号P0的逻辑电平与从所对应的触发器FF2接受的数据信号P2的逻辑电平的不一致进行判定。若数据信号P0的逻辑电平与数据信号P2的逻辑电平不一致，则各判定电路321向控制电路33输出表示产生不一致的逻辑电平(例如“1”)来作为判定结果。若数据信号P0的逻辑电平与数据信号P2的逻辑电平一致，则各判定电路322向控制电路33输出表示没有不一致的逻辑电平(例如“0”)来作为判定结果。
例如，各判定电路321(判定电路321[0]～321[7]各自)如图6所示那样进行动作。图6是表示判定电路321的动作的图。图6的(a)是表示对于判定电路321的输入输出的信号的定义的图。图6的(b)是表示判定电路321的动作的真值表。此外，在图6中例示了各判定电路321的动作，各判定电路322(判定电路322[0]～322[7]各自)的动作也与图6所示的动作是同样的。
如图6的(a)所示，判定电路321接受两个输入信号A、B，生成一个输出信号Z。如图6的(b)所示，若两个输入信号A、B的逻辑电平不一致，则判定电路321输出具有表示产生不一致的逻辑电平(例如“1”)的输出信号Z。若两个输入信号A、B的逻辑电平一致，则判定电路321输出具有表示产生一致的逻辑电平(例如“0”)的输出信号Z。
各判定电路321可以应用对于图6的(a)所示的信号进行图6的(b)所示的动作的任意电路来作为其内部结构，例如可以采取图7的(a)～图7的(d)所示的结构。此外，在图7中例示了各判定电路321的内部结构，但各判定电路322(判定电路322[0]～322[7]各自)的内部结构也与图7所示的内部结构是同样的。
在图7的(a)中，判定电路321具有EXOR门(异或门)G1。EXOR门G1在第1输入节点接受信号A，在第2输入节点接受信号B，从输出节点输出信号Z。EXOR门G1进行信号A和信号B的异或运算，输出信号Z来作为运算结果。
在图7的(b)中，判定电路321具有多个NAND门(与非门)G11～G14。NAND门G11在第1输入节点接受信号A，在第2输入节点接受信号B，输出节点连接于NAND门G12、G13。NAND门G12在第1输入节点接受信号A，第2输入节点与NAND门G11连接，输出节点与NAND门G14连接。NAND门G13的第1输入节点与NAND门G11连接，在第2输入节点接受信号B，输出节点与NAND门G14连接。NAND门G12的第1输入节点与NAND门G12连接，第2输入节点与NAND门G13连接，从输出节点输出信号Z。NAND门G11进行信号A和信号B的与非运算，向NAND门G12、G13分别输出运算结果。NAND门G12进行信号A和NAND门G11的运算结果的与非运算，向NAND门G14输出运算结果。NAND门G13进行NAND门G11的运算结果和信号B的与非运算，向NAND门G14输出运算结果。NAND门G14进行NAND门G12的运算结果和NAND门G13的运算结果的与非运算，输出运算结果来作为信号Z。
在图7的(c)中，判定电路321具有多个晶体管PM1～PM4、NM1～NM4。在电源电位和接地电位之间串联连接有晶体管PM1、PM2、NM1、NM2。在电源电位和接地电位之间串联连接有晶体管PM3、PM4、NM3、NM4。晶体管PM1、PM2、NM1、NM2的串联连接和晶体管PM3、PM4、NM3、NM4的串联连接的中间的节点N1、N2被共同连接。
晶体管PM1例如为PMOS晶体管，源极与电源电位连接，漏极与晶体管PM2连接，在栅极接受信号BN。信号BN是信号B被逻辑反转后的信号。晶体管PM2例如为PMOS晶体管，源极与晶体管PM1连接，漏极与节点N1连接，在栅极接受信号A。晶体管NM1例如为NMOS晶体管，源极与晶体管NM2连接，漏极与节点N1连接，在栅极接受信号A。晶体管NM2例如为NMOS晶体管，源极与接地电位连接，漏极与晶体管NM1连接，在栅极接受信号B。信号Z被从节点N1进行输出。
晶体管PM3例如为PMOS晶体管，源极与电源电位连接，漏极与晶体管PM4连接，在栅极接受信号B。晶体管PM4例如为MOS晶体管，源极与晶体管PM3连接，漏极与节点N2连接，在栅极接受信号AN。信号AN是信号A被逻辑反转后的信号。晶体管NM3例如为NMOS晶体管，源极与晶体管NM4连接，漏极与节点N2连接，在栅极接受信号AN。晶体管NM4例如为NMOS晶体管，源极与接地电位连接，漏极与晶体管NM3连接，在栅极接受信号BN。信号Z被从节点N2进行输出。
在图7的(d)中，判定电路321具有多个晶体管PM11、PM12、NM11、NM12。晶体管PM11和晶体管NM11的源极、漏极分别被共同连接，构成传输栅极TG1。传输栅极(transfer gate)TG1在输入节点接受信号B，在反转栅极接受信号A，在非反转栅极接受信号AN，从输出节点输出信号Z。晶体管PM12和晶体管NM12的源极、漏极分别被共同连接，构成传输栅极TG2。传输栅极TG2在输入节点接受信号BN，在反转栅极接受信号AN，在非反转栅极接受信号A，从输出节点输出信号Z。
晶体管PM11例如为PMOS晶体管，源极与输入节点Nin1以及晶体管NM11的漏极连接，漏极与输出节点Nout连接，在栅极接受信号A。晶体管NM11例如为NMOS晶体管，漏极与输入节点Nin1以及晶体管PM11的源极连接，源极与输出节点Nout连接，在栅极接受信号AN。晶体管PM12例如为PMOS晶体管，源极与输入节点Nin2以及晶体管NM12的漏极连接，漏极与输出节点Nout连接，在栅极接受信号AN。晶体管NM12例如为NMOS晶体管，漏极与输入节点Nin2以及晶体管PM12的源极连接，源极与输出节点Nout连接，在栅极接受信号A。信号Z被从输出节点Nout进行输出。
如图2所示，控制电路33连接在检测电路32与延迟电路DL2之间。当用检测电路32检测到漂移时，控制电路33对延迟电路DL2进行控制，在与该漂移对应的方向上，对各延迟选通信号CK0、CK1、CK2的延迟量Δt0、Δt0－Δt1、Δt0+Δt2进行调整。即，控制电路33生成在与漂移对应的方向上对各延迟选通信号CK0、CK1、CK2的延迟量Δt0、Δt0－Δt1、Δt0+Δt2进行调整的级数调整信号，并提供给延迟电路DL2。
此时，在差量的延迟量Δt1、Δt2为固定量的情况下，控制电路33也可以使延迟量Δt0、延迟量Δt0－Δt1、延迟量Δt0+Δt2以彼此相同的变更量进行变更。
另外，在建立的定时余裕具有比保持的定时余裕严格的倾向的情况下，差量的延迟量Δt1、Δt2也可以满足式1的关系。在该情况下，当检测电路32检测到漂移时，控制电路33在满足式1的关系的同时，分别对延迟量Δt0、延迟量Δt0－Δt1、延迟量Δt0+Δt2进行调整。
例如，控制电路33从多个判定电路321[0：7]接受判定结果，从多个判定电路322[0：7]接受判定结果。控制电路33基于多个判定电路321[0：7]的判定结果和多个判定电路322[0：7]的判定结果，对延迟电路DL2进行控制，在能消除不一致的方向上分别对延迟量Δt0、延迟量Δt0－Δt1、延迟量Δt0+Δt2进行调整。
控制电路33在从多个判定电路321[0：7]中的至少一个判定电路321(321[0]～321[7]中的某一个)接受到表示产生不一致的判定结果的情况下，对延迟电路DL2进行控制，分别使延迟量Δt0、延迟量Δt0－Δt1、延迟量Δt0+Δt2增加。此时，控制电路33也可以分别使延迟量Δt0、延迟量Δt0－Δt1、延迟量Δt0+Δt2增加Δt1。由此，在因漂移而延迟数据信号DQ’的建立的定时余裕不断减少了的情况下，能够使延迟选通信号CK0的边沿定时在接近数据有效窗口的中央附近的方向上位移(shift)微小时间(例如Δt1)。
控制电路33在从多个判定电路322[0：7]中的至少一个判定电路322(322[0]～322[7]中的某一个)接受到表示产生不一致的判定结果的情况下，对延迟电路DL2进行控制，分别使延迟量Δt0、延迟量Δt0－Δt1、延迟量Δt0+Δt2减少。此时，控制电路33也可以分别使延迟量Δt0、延迟量Δt0－Δt1、延迟量Δt0+Δt2减少Δt2。由此，在因漂移而延迟数据信号DQ’的保持的定时余裕不断减少了的情况下，能够使延迟选通信号CK0的边沿定时在接近数据有效窗口的中央附近的方向上位移微小时间(例如Δt2)。
接着，使用图8对存储器接口100中的训练进行说明。图8的(a)～图8的(d)分别是表示训练的波形图。在图8的(a)～图8的(d)中，分别将重叠了多个延迟数据信号DQ’[0]～DQ’[7]的波形而得到的波形表示为延迟数据信号DQ’[0：7]的波形。在图8的(a)～图8的(d)中，为了便于说明而设为：将延迟数据信号DQ’[0：7]的波形中的左侧的边沿称为左边沿，将延迟数据信号DQ’[0：7]的波形中的右侧的边沿称为右边沿。
如图8的(a)所示，多个延迟数据信号DQ’[0]～DQ’[7]的左边沿的定时为大致接近的定时，但稍微存在偏差，右边沿的定时为大致接近的定时，但稍微存在偏差。这起因于输入缓存15与存储器件120之间的信号线的长度、和/或存储器件120的特性在多位的数据信号DQ[0：7]之间有偏差。因此，延迟数据信号DQ’[0：7]的数据有效窗口TPw成为从多个延迟数据信号DQ’[0]～DQ’[7]中的最晚的左边沿的定时到多个延迟数据信号DQ’[0]～DQ’[7]的最早的右边沿的定时为止的期间。当将与延迟选通信号CK0的半周期对应的波形处理的单位期间设为1UI(Unit Interval，单位间隔)时，延迟数据信号DQ’[0：7]的数据有效窗口TPw成为在时间上比1UI稍短的期间。
在训练的初始状态下，将延迟选通信号CK0的上升边沿定时设为基准的定时t0。基准的定时t0多会从延迟数据信号DQ’[0：7]的数据有效窗口TPw的中央错开。训练电路34在固定通过延迟电路DL2的级数调整信号进行调整的级数的同时，逐渐地(例如一级一级地)增加通过多个延迟电路DL1[0：7]的级数调整信号进行调整的级数。
由此，如图8的(b)所示，训练电路34使数据有效窗口TPw的开始定时与基准的定时t0一致。若多位的数据信号P0[0：7]中的至少一个数据信号P0的逻辑电平反转，则训练电路34能够判断为数据有效窗口TPw的开始定时已与基准的定时t0大致一致。
然后，训练电路34在固定通过多个延迟电路DL1[0：7]的级数调整信号进行调整的级数的同时，逐渐地(例如一级一级地)增加通过延迟电路DL2的级数调整信号进行调整的级数。由此，如图8的(c)所示，训练电路34使延迟选通信号CK0的上升边沿定时与数据有效窗口TPw的结束定时t1一致。若多位的数据信号P0[0：7]中的至少一个数据信号P0的逻辑电平反转，则训练电路34能够判断为延迟选通信号CK0的上升边沿定时已与数据有效窗口TPw的结束定时t1大致一致。
训练电路34使在图8的(b)中调整后的级数与在图8的(c)中调整后的级数的差量为大致1/2倍，对在图8的(b)中调整后的级数加上被大致1/2倍后的差量的级数，求出应该用延迟电路DL2进行调整的级数。训练电路34在固定通过多个延迟电路DL1[0：7]的级数调整信号进行调整的级数的同时，将通过延迟电路DL2的级数调整信号进行调整的级数设定为所求出的级数。
由此，如图8的(d)所示，训练电路34使延迟选通信号CK0的上升边沿定时与数据有效窗口TPw的中央部分的定时t01一致。与此同时，训练电路34使延迟选通信号CK1的上升边沿定时与数据有效窗口TPw的中央部分的定时t01的Δt1之前的定时t11一致。训练电路34使延迟选通信号CK2的上升边沿定时与数据有效窗口TPw的中央部分的定时t01的Δt2后的定时t21一致。
此时，通过延迟电路DL2得到的延迟选通信号CK0的延迟量Δt0相当于定时t01相对于选通信号DQS的上升边沿定时的延迟量。同样地，通过延迟电路DL2得到的延迟选通信号CK1的延迟量Δt0－Δt1相当于从定时t01相对于选通信号DQS的上升边沿定时的延迟量减去差量Δt1而得到的延迟量，相当于定时t11相对于选通信号DQS的上升边沿定时的延迟量。通过延迟电路DL2得到的延迟选通信号CK2的延迟量Δt0+Δt1相当于对定时t01相对于选通信号DQS的上升边沿定时的延迟量加上差量Δt2而得到的延迟量，相当于定时t21相对于选通信号DQS的上升边沿定时的延迟量。
在图8的(d)的状态下，训练电路34完成训练。此时，延迟选通信号CK0的上升边沿定时处于数据有效窗口TPw的中央部分，因此，能够容易地确保延迟数据信号DQ’[0：7]相对于延迟选通信号CK0的建立保持的定时余裕。
接着，使用图9对训练的流程进行说明。图9是表示训练的流程的流程图。
存储器接口100使训练的执行待机到成为应该执行存储系统300启动时等的训练的定时(S1：否)。
当成为应该执行训练的定时时(S1：是)，存储器接口100对延迟数据信号DQ’[0：7]的数据有效窗口TPw的左边沿进行搜索(S2)。例如，存储器接口100在将延迟选通信号CK0的延迟量固定了的状态下使延迟数据信号DQ’[0：7]的延迟量变化下去，使延迟选通信号CK0的上升边沿与数据有效窗口TPw的开始定时大致一致。
接着，存储器接口100对延迟数据信号DQ’[0：7]的数据有效窗口TPw的右边沿进行搜索(S3)。例如，存储器接口100在将延迟数据信号DQ’[0：7]的延迟量固定了的状态下使延迟选通信号CK0的延迟量变化下去，使延迟选通信号CK0的上升边沿与数据有效窗口TPw的结束定时大致一致。
接着，存储器接口100使延迟选通信号CK0的上升边沿对准数据有效窗口TPw的中央(S4)。例如，存储器接口100通过进行控制以使得成为延迟选通信号CK0的S2中的延迟量和S3中的延迟量的中间的延迟量，能够使延迟选通信号CK0的上升边沿对准数据有效窗口TPw的中央。此外，此时，存储器接口100将延迟选通信号CK0相对于选通信号DQS的延迟量设为Δt0。由此，存储器接口100也能够使漂移检测用的延迟选通信号CK1、CK2对准数据有效窗口TPw的中央附近。即，存储器接口100使选通信号DQS以延迟量Δt0进行延迟来生成延迟选通信号CK0。存储器接口100使选通信号DQS以延迟量Δt0－Δt1进行延迟来生成延迟选通信号CK1。存储器接口100使选通信号DQS以延迟量Δt0+Δt2进行延迟来生成延迟选通信号CK2。
接着，使用图10对在建立的定时余裕减少的方向上产生了漂移的情况下的延迟控制动作进行说明。图10是表示延迟控制动作的波形图。
当在训练后产生温度变动以及/或者电源电压变动时，有时从执行训练时起，数据信号以及/或者选通信号的定时会漂移，会成为图10的(a)所示的状态。在该情况下，建立的定时余裕减少。
在图10的(a)所示的状态下，延迟选通信号CK1的上升边沿定时t11脱离数据有效窗口TPw，成为数据有效窗口TPw的开始定时t0的稍稍之前的定时。此时，延迟选通信号CK0从数据有效窗口TPw的中央向延迟数据信号DQ’[0：7]的左边沿侧接近，延迟数据信号DQ’[0：7]的建立的定时余裕减少。
与此相应，多个判定电路321[0：7]中的至少一个判定电路321将表示产生不一致的逻辑电平(例如“1”)作为判定结果输出给控制电路33。此时，多个判定电路322[0：7]均将表示一致的逻辑电平(例如“0”)作为判定结果输出给控制电路33。控制电路33根据从至少一个判定电路321接受到表示产生不一致的判定结果这一状况，对延迟电路DL2进行控制，分别使延迟量Δt0、延迟量Δt0－Δt1、延迟量Δt0+Δt2增加。此时，控制电路33也可以使延迟量Δt0、延迟量Δt0－Δt1、延迟量Δt0+Δt2增加Δt1。
由此，如图10的(b)所示，延迟选通信号CK0、延迟选通信号CK1、延迟选通信号CK2的各上升边沿定时t01、t11、t21以某量(例如Δt1)进行位移，成为t02、t12、t22。即，能够使延迟选通信号CK0的上升边沿定时在接近数据有效窗口TPw的中央附近的方向上位移微小时间(例如Δt1)。其结果，能够在持续与存储器件120的通信信号处理的同时，确保建立的定时余裕。
接着，使用图11对在保持的定时余裕减少的方向上产生了漂移的情况下的延迟控制动作进行说明。图11是表示延迟控制动作的波形图。
当在训练后产生温度变动以及/或者电源电压变动时，有时从训练执行时起，数据信号以及/或者选通信号的定时会漂移，会成为图11的(a)所示的状态。在该情况下，保持的定时余裕减少。
在图11的(a)所示的状态下，延迟选通信号CK2的上升边沿定时t21脱离数据有效窗口TPw，成为数据有效窗口TPw的结束定时t1的稍稍之后的定时。此时，延迟选通信号CK0从数据有效窗口TPw的中央向延迟数据信号DQ’[0：7]的右边沿侧接近，延迟数据信号DQ’[0：7]的保持的定时余裕减少。
与此相应，多个判定电路322[0：7]中的至少一个判定电路322将表示产生不一致的逻辑电平(例如“1”)作为判定结果输出给控制电路33。此时，多个判定电路321[0：7]均将表示一致的逻辑电平(例如“0”)作为判定结果输出给控制电路33。控制电路33根据从至少一个判定电路322接受到表示产生不一致的判定结果这一状况，对延迟电路DL2进行控制，分别使延迟量Δt0、延迟量Δt0－Δt1、延迟量Δt0+Δt2减少。此时，控制电路33也可以分别使延迟量Δt0、延迟量Δt0－Δt1、延迟量Δt0+Δt2减少Δt2。
由此，如图11的(b)所示，延迟选通信号CK0、延迟选通信号CK1、延迟选通信号CK2的各上升边沿定时t01、t11、t21以某量(例如Δt2)进行位移，成为t03、t13、t23。即，能够使延迟选通信号CK0的上升边沿定时在接近数据有效窗口TPw的中央附近的方向上位移微小时间(例如Δt2)。其结果，能够在持续与存储器件120的通信信号处理的同时，确保保持的定时余裕。
接着，使用图12对延迟控制动作的流程进行说明。图12是表示延迟控制动作的流程的流程图。
存储器接口100生成延迟选通信号CK0、CK1、CK2(S11)。存储器接口100使选通信号DQS以延迟量Δt0进行延迟来生成延迟选通信号CK0。存储器接口100使选通信号DQS以延迟量Δt0－Δt1进行延迟来生成延迟选通信号CK1。存储器接口100使选通信号DQS以延迟量Δt0+Δt2进行延迟来生成延迟选通信号CK2。
存储器接口100使用延迟数据信号DQ’[0：7]、延迟选通信号CK0、延迟选通信号CK1、延迟选通信号CK2，对延迟选通信号CK0相对于延迟数据信号DQ’[0：7]的定时的漂移进行检测。具体而言，存储器接口100进行以下的S12、S14的处理。
存储器接口100使用延迟数据信号DQ’[0：7]、延迟选通信号CK0、延迟选通信号CK1、延迟选通信号CK2，判定相对于延迟数据信号DQ’[0：7]的延迟选通信号CK0的定时是否向左边沿侧漂移(S12)。存储器接口100在通过多个判定电路321[0：7]中的至少一个判定电路321判定为了产生不一致的情况下，能够判定为相对于延迟数据信号DQ’[0：7]的延迟选通信号CK0的定时向左边沿侧漂移。存储器接口100在未由多个判定电路321[0：7]中的任何判定电路321判定为产生不一致的情况下，能够判定为相对于延迟数据信号DQ’[0：7]的延迟选通信号CK0的定时未向左边沿侧漂移。
在相对于延迟数据信号DQ’[0：7]的延迟选通信号CK0的定时向左边沿侧漂移的情况下(S12：是)，存储器接口100分别使延迟选通信号CK0、CK1、CK2的延迟量增加(S13)。例如，存储器接口100也可以分别使延迟选通信号CK0、CK1、CK2的延迟量增加Δt1。
在相对于延迟数据信号DQ’[0：7]的延迟选通信号CK0的定时未向左边沿侧漂移的情况下(S12：否)，存储器接口100使用延迟数据信号DQ’[0：7]、延迟选通信号CK0、延迟选通信号CK1、延迟选通信号CK2，判定相对于延迟数据信号DQ’[0：7]的延迟选通信号CK0的定时是否向右边沿侧漂移(S14)。存储器接口100在由多个判定电路322[0：7]中的至少一个判定电路322判定为了产生不一致的情况下，能够判定为相对于延迟数据信号DQ’[0：7]的延迟选通信号CK0的定时向右边沿侧漂移。存储器接口100在未由多个判定电路322[0：7]中的任何判定电路322判定为产生不一致的情况下，能够判定为相对于延迟数据信号DQ’[0：7]的延迟选通信号CK0的定时未向右边沿侧漂移。
在相对于延迟数据信号DQ’[0：7]的延迟选通信号CK0的定时向右边沿侧漂移的情况下(S14：是)，存储器接口100分别使延迟选通信号CK0、CK1、CK2的延迟量减少(S15)。例如，存储器接口100也可以分别使延迟选通信号CK0、CK1、CK2的延迟量减少Δt2。
在相对于延迟数据信号DQ’[0：7]的延迟选通信号CK0的定时未向右边沿侧漂移的情况下(S14：否)，作为未检测到漂移，存储器接口100使处理返回S11。
如上所述，在本实施方式中，在存储器接口100中，对选通信号相对于数据信号的定时的漂移进行检测来在与漂移对应的方向上对选通信号的延迟量进行调整。由此，能够使数据信号和选通信号的延迟量变得适当，能够在持续与存储器件120的通信信号处理的同时，确保数据信号的建立保持的定时余裕。
此外，在能够忽略建立的定时余裕与保持的定时余裕的差异的情况下，差量的延迟量Δt1、Δt2也可以是相等的。即，延迟选通信号CK1的延迟量与延迟选通信号CK0的延迟量的差量Δt1和延迟选通信号CK0的延迟量与延迟选通信号CK2的延迟量的差量Δt2也可以是相等的。另外，在该情况下，在图10的(a)的情况下使各延迟选通信号CK0、CK1、CK2的边沿定时位移的量和在图11的(a)的情况下使各延迟选通信号CK0、CK1、CK2的边沿定时位移的量也可以是绝对值相等的。
或者，在实施方式中，例示了在训练后产生由温度变动以及/或者电源电压变动导致的数据信号以及/或者选通信号的定时的漂移的情况，但漂移也有可能在训练期间中产生。因此，存储器接口100也可以在训练期间中，通过训练电路34的训练，设定延迟选通信号CK0、CK1、CK2的延迟量，然后，通过检测电路32和控制电路33对延迟选通信号CK0、CK1、CK2的延迟量进行微调整。例如，存储器接口100也可以在训练期间中通过训练电路34进行图9的S1～S4的处理，然后，通过检测电路32和控制电路33进行图12的S11～S15的处理。由此，能够提高训练的精度。另外，例如，存储器接口100也可以在训练期间中代替训练电路34而通过检测电路32和控制电路33进行图9的S1～S4的处理。
以上对本发明的几个实施方式进行了说明，但这些实施方式是作为例子提示的，并不是意在限定发明的范围。这些新的实施方式能够以其他各种各样的方式来实施，能够在不脱离发明的宗旨的范围内进行各种省略、置换、变更。这些实施方式及其变形包含在发明的范围、宗旨内，并且，包含在权利要求书记载的发明及其等同的范围内。

Claims (8)

1.一种存储系统，具备：
存储器件；和
接口电路，其经由有线通信线路而连接于所述存储器件，
所述接口电路具有：
第1延迟电路，其对数据信号赋予延迟量来生成延迟数据信号；
第2延迟电路，其生成使与所述数据信号同步的选通信号延迟了第1延迟量而得到的第1延迟选通信号、使所述选通信号延迟了比所述第1延迟量少的第2延迟量而得到的第2延迟选通信号以及使所述选通信号延迟了比所述第1延迟量多的第3延迟量而得到的第3延迟选通信号；
检测电路，其使用所述延迟数据信号、所述第1延迟选通信号、所述第2延迟选通信号、所述第3延迟选通信号，对所述第1延迟选通信号相对于所述延迟数据信号的定时的漂移进行检测；以及
控制电路，其在与所述漂移对应的方向上对所述第1延迟量、所述第2延迟量以及所述第3延迟量进行调整。
2.根据权利要求1所述的存储系统，
所述第1延迟量与所述第2延迟量的差量和所述第1延迟量与所述第3延迟量的差量分别为固定量，
所述控制电路使所述第1延迟量、所述第2延迟量、所述第3延迟量以彼此相同的变更量进行变更。
3.根据权利要求1所述的存储系统，
所述第1延迟量与所述第2延迟量的第1差量比所述第1延迟量与所述第3延迟量的第2差量大，
所述控制电路一边维持所述第1差量比所述第2差量大的关系，一边分别使所述第1延迟量、所述第2延迟量、所述第3延迟量进行变更。
4.根据权利要求1所述的存储系统，
还具备采样器，所述采样器具有第1触发器，所述第1触发器具有接受所述延迟数据信号的第1节点和接受所述第1延迟选通信号的第2节点，
所述检测电路具有：
第2触发器，其具有接受所述延迟数据信号的第3节点和接受所述第2延迟选通信号的第4节点；
第3触发器，其具有接受所述延迟数据信号的第5节点和接受所述第3延迟选通信号的第6节点；
第1判定电路，其判定从所述第1触发器输出的第1电平与从所述第2触发器输出的第2电平的一致或者不一致；以及
第2判定电路，其判定所述第1电平与从所述第3触发器输出的第3电平的一致或者不一致，
所述控制电路基于所述第1判定电路的判定结果和所述第2判定电路的判定结果，在消除由所述第1判定电路或者所述第2判定电路判定的不一致的方向上对所述第1延迟量、所述第2延迟量、所述第3延迟量进行调整。
5.根据权利要求4所述的存储系统，
所述控制电路在由所述第1判定电路判定为了不一致的情况下，分别使所述第1延迟量、所述第2延迟量、所述第3延迟量减少，在由所述第2判定电路判定为了不一致的情况下，分别使所述第1延迟量、所述第2延迟量、所述第3延迟量增加。
6.根据权利要求4所述的存储系统，
所述有线通信线路包括多位宽度的总线布线，
所述存储系统具备多个所述第1延迟电路、多个所述第1触发器、多个所述第2触发器、多个所述第3触发器、多个所述第1判定电路、多个所述第2判定电路，
所述多个第1延迟电路经由所述总线布线从所述存储器件并行地接受多位的数据，
所述多个第1触发器与所述多个第1延迟电路对应，各自的所述第1节点与所对应的第1延迟电路连接，
所述多个第2触发器与所述多个第1延迟电路对应，各自的所述第3节点与所对应的第1延迟电路连接，
所述多个第3触发器与所述多个第1延迟电路对应，各自的所述第5节点与所对应的第1延迟电路连接，
所述多个第1判定电路与所述多个第1触发器对应，与所述多个第2触发器对应，各自对从所对应的第1触发器输出的第1电平与从所对应的第2触发器输出的第2电平的不一致进行判定，
所述多个第2判定电路与所述多个第1触发器对应，与所述多个第3触发器对应，各自对从所对应的第1触发器输出的第1电平与从所对应的第3触发器输出的第3电平的不一致进行判定，
所述控制电路基于所述多个第1判定电路的判定结果和所述多个第2判定电路的判定结果，在消除由所述多个第1判定电路或者所述多个第2判定电路判定的不一致的方向上对所述第1延迟量、所述第2延迟量、所述第3延迟量进行调整。
7.一种延迟控制方法，包括：
对经由有线通信线路从存储器件接受的数据信号赋予延迟量来生成延迟数据信号，并且，生成使与所述数据信号同步的选通信号延迟了第1延迟量而得到的第1延迟选通信号、使所述选通信号延迟了比所述第1延迟量少的第2延迟量而得到的第2延迟选通信号以及使所述选通信号延迟了比所述第1延迟量多的第3延迟量而得到的第3延迟选通信号；
使用所述延迟数据信号、所述第1延迟选通信号、所述第2延迟选通信号、所述第3延迟选通信号，对所述第1延迟选通信号相对于所述延迟数据信号的定时的漂移进行检测；以及
在与所述漂移对应的方向上对所述第1延迟量、所述第2延迟量、所述第3延迟量进行调整。
8.根据权利要求7所述的延迟控制方法，
所述检测包括：
对所述延迟数据信号与所述第1延迟选通信号同步地被第1触发器保持并输出的第1电平和所述延迟数据信号与所述第2延迟选通信号同步地被第2触发器保持并输出的第2电平的不一致进行判定；和
对所述第1电平和所述延迟数据信号与所述第3延迟选通信号同步地被第3触发器保持并输出的第3电平的不一致进行判定，
所述调整包括：
基于所述第1电平和所述第2电平的不一致的判定结果以及所述第1电平和所述第3电平的不一致的判定结果，在消除所述第1电平和所述第2电平的不一致或者所述第1电平和所述第3电平的不一致的方向上对所述第1延迟量、所述第2延迟量、所述第3延迟量进行调整。
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