CN101042925A - 存储器控制器,存储器装置以及选通信号校准方法 - Google Patents

存储器控制器,存储器装置以及选通信号校准方法 Download PDF

Info

Publication number
CN101042925A
CN101042925A CNA2006101265715A CN200610126571A CN101042925A CN 101042925 A CN101042925 A CN 101042925A CN A2006101265715 A CNA2006101265715 A CN A2006101265715A CN 200610126571 A CN200610126571 A CN 200610126571A CN 101042925 A CN101042925 A CN 101042925A
Authority
CN
China
Prior art keywords
signal
calibration
data
delay amount
delay
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2006101265715A
Other languages
English (en)
Other versions
CN100585725C (zh
Inventor
黄祥毅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Daoling Technology Co., Ltd
Original Assignee
MediaTek Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by MediaTek Inc filed Critical MediaTek Inc
Publication of CN101042925A publication Critical patent/CN101042925A/zh
Application granted granted Critical
Publication of CN100585725C publication Critical patent/CN100585725C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)

Abstract

本发明提供一选通信号校准装置和方法，用以补偿一数据信号和一数据选通信号之间的时序误差。一存储器控制器包含一DQ通道，用以供一数据信号通过后，成为一延迟数据信号。一DQS通道供一数据选通信号通过。一延迟单元耦接该DQS通道，根据一调整信号提供一校准延迟量，使数据选通信号通过该延迟单元后产生延迟而成为一修正后选通信号。一正反器耦接所述的DQ通道和延迟单元，依据修正后选通信号取样该延迟数据信号，以产生一输出数据。一调整单元，根据该输出数据，执行一校准程序以产生调整信号，使所述的校准延迟量被正确调整。

Description

存储器控制器，存储器装置以及选通信号校准方法
技术领域
本发明是有关于DDR存储器，尤其是有关于存储器装置中的数据选通信号的校准方法。
背景技术
图1为一现有存储器控制器，利用数据信号(DQ)和数据选通信号(DQS)传送数据。一命令产生器112传送一读取命令至一存储器装置(未图标)，而该存储器装置响应一DQ和一DQS至存储器控制器102。在该存储器控制器102中，DQ和DQS分别经过一DQ通道104和DQS通道106。DQ通道104和DQS通道106为简化过后的示意图，代表存储器控制器102中相关的电路，例如金属导线，缓冲器和接触点等会造成信号延迟的组件。因此当DQ和DQS通过后就会被延迟，而变成延迟数据信号(DQX)和延迟数据选通信号(DQSX)。传统上DQS在读取时是以边缘触发，而在写入时是以中间触发。由于DQ通道104和DQS通道106在传送数据过程中会产生不一致的延迟效应，所以需要一个延迟单元108来补偿DQSX的延迟差异，使DQSX的上升边缘大致对齐DQX的中间。延迟单元108是受到延迟校准单元114的控制，随着一内部时脉#CLK而调整。接着DQX和DQSX就输入至一正反器110，而DQX则被DQSX取样而产生输出数据。
图2a为一存储器控制器中的时序误差图。一DQ的上升与下降边缘耗时设定期tS，而电压维持在高点的时间为稳定期tH。只有在稳定期tH期间所取样到的数据是有效的。从DQ所衍生的DQX，具有延迟X。而从DQS衍生的DQSX具有比X长的延迟Y，大致上使DQSX的上升边缘对齐DQX的稳定期tH中间。延迟单元108在延迟校准单元114的控制下，调整延迟Y的值。传统上DQSX和DQX的时间差是1/4周期。把DQXS的上升边缘对齐到DQX的稳定期tH中间，可以确保所取样的数据具有正确性。延迟校准单元114虽然补偿了DQS通道106和DQ通道104之间的延迟差异，但是随着温度、电路不匹配以及电线长度差异，延迟的程度也会随之变化。因此要准确的补偿延迟也是一件技术上的瓶颈，有待发开一种有效的机制来维持1/4周期的延迟量。
图2b为现有自动更新程序的时序图。在图2b中，一更新命令#AR被发出后使一存储器装置(未图标)执行一自动更新程序，占用多个时脉周期tRFC。在自动更新程序的期间，DQS和DQ皆为空白信号(don’t care)，而命令线上的信号则为空命令NOP。或者说，在自动更新程序期间，DQ通道104和DQS通道106并未传送任何有用的数据，这种闲置状况不利用实在可惜。
发明内容
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下：
发明的一实施例，提供一存储器控制器，用以控制一存储器，其中包含一DQ通道，用以供一数据信号通过后，成为一延迟数据信号。一DQS通道供一数据选通信号通过。一延迟单元耦接该DQS通道，根据一调整信号提供一校准延迟量，使数据选通信号通过延迟单元后产生延迟而成为一修正后选通信号。一正反器，耦接所述的DQ通道和延迟单元，依据修正后选通信号取样延迟数据信号，以产生一输出数据。一调整单元，根据该输出数据，执行一校准程序以产生调整信号，使该校准延迟量被正确调整。
所述的调整单元找出可使延迟数据信号被正确取样的一最大延迟量和一最小延迟量，以决定调整信号。延迟单元接收该调整信号后所产生的校准延迟量，做为取样的基准。而校准延迟量即等于最大延迟量和最小延迟量的平均值。
在另一实施例中，所述的存储器控制器更进一步包含一命令产生器，耦接调整单元，通过一更新命令触发校准程序。当该命令产生器发出更新命令时，存储器进行自动更新程序，同时存储器控制器进入一校准模式。在该校准模式中，输入包含一校准数值的数据信号和数据选通信号以进行测试。调整单元传送一调整信号至延迟单元，而该延迟单元将数据选通信号延迟一校准延迟量以产生一修正后选通信号。所述的正反器依据该修正后选通信号将延迟数据信号取样，以产生一输出数据。所述的调整单元根据输出数据和校准数值，修正该调整信号。
调整单元可包含一校准器，提供调整信号至延迟单元，以控制校准延迟量。以及一控制单元，在从所述的命令产生器接收到一更新命令的时候，发出一使能信号，以激活校准器；其中该校准器在激活后，比对输出数据与校准数值，以修正调整信号。
所述的校准器可包含一缓冲器，储存一最大延迟量和一最小延迟量。一延迟计数器耦接该缓冲器，读取最大延迟量或最小延迟量，以产生调整信号。一比较器比较输出数据和校准数值。一计算器耦接该缓冲器和比较器，在接收到使能信号的时候，根据该比较器的比较结果，更新最大延迟量或最小延迟量；其中当计算器结束更新后，调整信号被设定为最大延迟量和最小延迟量的平均值。
在另一实施例中，存储器控制器，更进一步包含一命令产生器，耦接所述的调整单元，用以控制一存储器装置；其中该调整单元发出一使能信号至命令产生器，以激活一校准模式。当该校准模式激活后，所述的命令产生器发出一中断命令以暂停该存储器装置。在所述的校准模式中，调整单元产生一数据信号，包含一校准数值，而经过所述的DQ通道的延迟，该数据信号变成一延迟数据信号。调整单元传送一调整信号至该延迟单元，使该数据选通信号受到延迟，藉此产生一具有一校准延迟量的一修正后选通信号。所述的正反器根据该修正后选通信号，取样延迟数据信号，而产生一输出数据。所述的调整单元根据该输出数据和校准数值，修正调整信号。
本发明另提供一种存储器装置，包含一命令译码器，用以接收一读取命令或一更新命令。一或门耦接至该命令译码器，当接收到更新命令时，激活一校准模式。一存储器数组储存一校准数值。一DQS驱动器耦接至该或门，当校准模式激活时，产生一数据选通信号。一多任务器耦接至该存储器数组，当校准模式激活时，从该存储器数组输出校准数值。一DQ驱动器耦接至该多任务器和或门，当校准模式激活时，产生一数据信号，包含一校准数值。
本发明还提供一选通信号校准方法，用以补偿一数据信号和一数据选通信号之间的时序误差，包含下列步骤。首先提供一数据信号，包含一校准数值。接着指定能使该数据信号被数据选通信号正确取样的一最大延迟量和一最小延迟量。最后以该最大延迟量加上一偏移值延迟所述的数据选通信号，使它取样该数据信号。如果取样的结果是正确的，将最大延迟量加上该偏移值。以最小延迟量减去该偏移值延迟数据选通信号，使它取样该数据信号。如果取样的结果是正确的，将最小延迟量减去该偏移值。根据该最大延迟量和最小延迟量，产生一校准延迟量。在正常模式下，所述的数据选通信号受到该校准延迟量的延迟后，对该数据信号进行取样。
所述的选通信号校准方法更进一步包含，比较该数据信号的取样结果和校准数值，以判断取样的结果是否正确。其中如果数据信号的取样结果不正确，则不更新最大延迟量或最小延迟量。所述的校准延迟量为该最大延迟量和最小延迟量的平均值。
附图说明
图1为一现有存储器控制器，利用DQ和DQS传送数据；
图2a为一存储器控制器中的时序误差图；
图2b为现有自动更新程序的时序图；
图3为本发明实施例之一的存储器控制器；
图4为图3中的调整单元202的实施例；
图5为图4中校准器402的实施例；
图6为图4中控制单元404的实施例；
图7为DQX和DQSX的时序图；
图8为本发明选通信号校准方法的流程图；
图9为本发明实施例之一支持选通信号校准模式的存储器装置；
图10为一改良的自动更新程序的时序图。
附图标号
102～存储器控制器；         104～DQ通道；
106～DQS通道；              108～延迟单元；
110～正反器；               112～命令产生器；
114～延迟校准单元；         300～存储器控制器；
202～调整单元；             402～校准器；
404～控制单元；             406～缓存器；
502～比较器；               504～计算器；
506～缓冲器；               508～延迟计数器；
602～使能器；               604～数据缓存器；
606～多任务器；             608～计时器；
902～存储器数组；           904～多任务器；
906～或门；                 908～DQS驱动器；
910～DQ驱动器；             912～命令译码器。
具体实施方式
图3为本发明实施例之一的存储器控制器。该存储器控制器包含一DQ通道104，一DQS通道106，一延迟单元108，一正反器110和一调整单元202。该DQ通道104接收一DQ，产生一DQX。该DQS通道106接收一DQS并产生一延迟数据选通信号(DQS’)。该DQ通道104和DQS通道106是存储器控制器300中内部电路的简化示意图，包含会产生信号延迟的线路、接点和缓冲器等。因此，DQX和DQS’分别具有不同延迟量，容易使取样失真。本发明提供一调整单元202，可根据正反器110的输出校准延迟误差，补偿延迟量。延迟单元108耦接DQS通道106，接收该DQS’并产生一DQSX，与DQX的延迟量相差1/4时脉周期。该延迟单元108是受到调整单元202发出的一调整信号#DC所控制。正反器110耦接DQ通道104和延迟单元108，利用DQSX取样该DQX，以产生输出数据。当运作在校准模式时，该调整单元202从正反器110接收输出数据，并据以调整延迟单元108的延迟量。DQX和DQSX之间的时间差，如图2a所示，表示为Y减X，范围可能介于一最大延迟量到一最小延迟量之间。藉此，DQSX的上升边缘对应到稳定期tH的范围之间，使得DQX可以正确的被取样。调整单元202在找出最大延迟量和最小延迟量之后，就可调整所述的调整信号#DC。更确切的说，该调整信号#DC可以是最大延迟量和最小延迟量的平均值。
由于电路的特性随着时间和温度的改变而不同，存储器控制器300需要周期性的重新校准以补偿延迟误差，而校准程序可以是存储器控制器300主动进行或是被动地的受到外部触发。举例来说，校准程序可以是在存储器装置进行自动更新程序的同时由命令产生器112激活。传统上自动更新程序是由命令产生器112发出一更新命令#AR至所述的存储器装置而激活。如图2b所示，正当进行自动更新程序时，DQS和DQ都属于无用的空白信号。因此，本实施例利用这段无用的期间来进行校准。命令产生器112可以在接收到更新命令#AR的时候同时进行校准程序。在校准模式中，一DQS和DQ从一存储器装置(未图标)输入，其中DQ包含一校准数值#CP。延迟单元108先根据具有一默认值的调整信号#DC产生一DQSX，用来取样该DQ。借着判断DQ中的校准数值#CP的正确性，可以判断该调整信号#DC是否有效值。如此返覆尝试性的设定各种不同的调整信号#DC，便可以找出使DQ被正确取样的有效范围。调整单元202将调整信号#DC送至延迟单元108，而延迟单元108将DQS延迟对应的时间而产生DQSX。正反器110输出的数据则回传至调整单元202，与校准数值#CP进行比较而判断该输出数据的正确性。
另一方面来说，校准程序也可以由调整单元202周期性的激活。首先调整单元202发出一使能信号#CE至命令产生器112，而命令产生器112响应一中断指令以中断存储器装置的正常运作，并进入一校准模式。在校准模式中，一包含校准数值#CP的DQ’被写入所述的存储器装置。DQ’接着通过相同的数据通道从该存储器装置中被读出而视为DQ，而一DQX也同时输入正反器110。DQS会被DQS通道106延迟，所以延迟单元108补偿了DQS通道106输出的数据信号而产生DQSX。举例来说，DQSX具有的补偿延迟量，是对应调整单元202传送至延迟单元108的调整信号#DC。正反器110接着利用该DQSX将DQX进行取样，而输出的数据则回馈至调整单元202与校准数值#CP进行比对。如果比对出错误的结果，则表示调整信号#DC的值无效，需要设定另一个尝试性调整信号#DC值再次进行比对。
图4为图3中的调整单元202的实施例。调整单元202中包含一校准器402和一控制单元404。该校准器402负责提供调整信号#DC至延迟单元108以控制校准延迟量。而该控制单元404在接收到命令产生器112发出的更新命令#AR时发出一使能信号#CE使校准器402激活。校准器402在被激活后，比较输出数据与校准数值#CP是否相符，并根据比较结果调整调整信号#DC。该校准数值#CP可以是由存储器装置本身提供，或是由正反器110通过DQ通道104发出的DQ。校准数值#CP也可以是由调整单元202中一缓存器406中事先准备好的特定数据，校准时通过控制单元404送入DQ通道104中当成校准用数据(DQ’)。校准数值#CP在校准程序开始之前就设定好并写入存储器装置，并在校准程序进行时通过DQ通道104从存储器装置中读回。另一做法是，由控制单元404周期性的发出一使能信号#CE以激活校准程序。校准器402提供调整信号#DC至延迟单元108以控制DQX和DQSX之间的时间差。控制单元404传送使能信号#CE至校准器402和命令产生器112，使校准程序开始。所述的缓存器406提供校准数值#CP至校准器402和控制单元404，在校准开始时，同时也传送校准数值#CP至DQ通道104做为DQ’。而校准器402比较正反器110的输出和校准数值#CP以判断调整信号#DC是否能有效取样。
图5为图4中校准器402的实施例。校准器402中包含一缓冲器506，一延迟计数器508，一比较器502和一计算器504。该缓冲器506储存一最大延迟量和一最小延迟量，代表DQSX与DQX之间时间差范围。延迟计数器508耦接缓冲器506，根据该最大延迟量或最小延迟量而产生一调整信号#DC。根据该调整信号#DC，延迟单元108接着产生DQSX，使正反器110取样DQX而输出数据。比较器502比较校准数值#CP和输出数据。所述的计算器504耦接缓冲器506和比较器502，当受到使能信号#CE激活时，判断比较结果是否有效，并据以更新最大延迟量或最小延迟量。当校准结束，调整信号#DC设定为更新后的最大和最小延迟量的平均值。所述的存储器回到正常模式运作时，便以调整信号#DC值进行工作。
图6为图4中控制单元404的实施例。该控制单元404中包含一数据缓存器604，一多任务器606，一计时器608和一使能器602。如果所述的校准数值#CP是由存储器装置提供，则需要一数据缓存器604，用来在校准数值#CP写入存储器装置之前，预先将存储器装置中特定地址的数据保存起来。所述的多任务器606耦接数据缓存器604，在校准模式时，将校准数值#CP当成校准用数据DQ’输出至DQ通道104，而在正常模式时，输出被保存的数据至该存储器装置。所述的计时器608周期性的提供一触发信号，使校准程序每隔一段时间就执行一次，以确保取样的品质。所述的使能器602耦接多任务器606和计时器608，在接收到触发信号时，产生一使能信号#CE以开始所述的校准程序。
图7为DQX和DQSX的时序图。DQSX的上升边缘被用来取样该DQX。由于DQX包含设定期tS和稳定期tH两种时段，而只有稳定期tH时段的数据是可以被取样的，因此以最小延迟量tMIN和最大延迟量tMAX代表了稳定期tH时段的范围。然而随着使用时间及温度改变等因素可能改变DQ通道104和DQS通道106的延迟效果，所以需要周期性的进行校准程序，重新确认最小延迟量tMIN和最大延迟量tMAX的值。最后取最小延迟量tMIN和最大延迟量tMAX的平均值tD，做为DQSX的最后延迟量。藉此数据的取样可以保证是在安全的范围内进行。
图8为本发明选通信号校准方法的流程图。步骤810初始化校准程序。校准程序可以是和存储器的自动更新程序同步进行，善用闲置的DQ和DQS路径。另一做法是，由存储器控制器周期性的中断存储器的正常运作，触发该校准程序。在步骤810之后，步骤820和825是选择性的执行。在步骤820中，尝试性的设定一最小延迟量。该尝试性的最小延迟量为目前最小延迟量减去一位移值。接着产生对应尝试性的最小延迟量的一DQSX，以取样由校准数值#CP产生的一DQX。在步骤830中，比较原校准数值#CP和取样得来的DQX，判断该尝试性的最小延迟量是否在有效范围。如果是，步骤840储存该尝试性的最小延迟量。如果不是，则进行步骤850，回到存储器正常模式。相似地，在步骤825中，根据当前的最大延迟量，加上一位移值，以产生一尝试性的最大延迟量。接着根据该尝试性的最大延迟量产生一DQSX以取样包含校准数值#CP的一DQX。在步骤835中，比较校准数值#CP和该DQX以判断该尝试性的最大延迟量是否在有效范围。如果是，则在步骤845中将该尝试性的最大的延迟量储存起来。如果不是，则进行步骤850，存储器回到正常模式。所述的校准数值#CP可以是由存储器控制器提供的可程序化数据串流，直接输入到DQS通道106中。另一做法中，所述的校准数值#CP也可以是事先就写入存储器装置的值，在校准程序中读出来当成DQ。
图9为本发明实施例之一支持选通信号校准模式的存储器装置。该存储器装置包含一命令译码器912，一或门906，一存储器数组902，一DQS驱动器908，一多任务器904和一DQ驱动器910，在接收到一自动更新命令时进行校准程序。在现有的自动更新程序中，DQS驱动器908和DQ驱动器910是闲置的。在本实施例中，在自动更新期间，DQS驱动器908和DQ驱动器910被用来传送校准数值#CP。当命令译码器912接收到一更新命令#AR时，便进入校准模式。或门906耦接该命令译码器912，在接收到更新命令#AR时激活所述的DQS驱动器908和DQ驱动器910。存储器数组902储存了一校准数值#CP。DQS驱动器908耦接所述的或门906，被激活时产生一DQS。所述的多任务器904耦接存储器数组902，收到更新命令#AR时从该存储器数组902中读出校准数值#CP。所述的DQ驱动器910耦接至多任务器904和或门906，在校准程序进行时产生校准数值#CP做为DQ，输出至所述的存储器控制器供校准所用。
图10为一改良的自动更新程序的时序图。在自动更新程序的过程中，存储器装置发出一校准数值#CP做为DQ，跟着DQS同时输出至存储器控制器。

Claims (15)

1.一种存储器控制器，用以控制一存储器，包含：
一DQ通道，用以供一数据信号通过后，成为一延迟数据信号；
一DQS通道，用以供一数据选通信号通过；
一延迟单元，耦接所述的DQS通道，根据一调整信号提供一校准延迟量，使该数据选通信号通过延迟单元后产生延迟而成为一修正后选通信号；
一正反器，耦接所述的DQ通道和延迟单元，依据修正后选通信号取样该延迟数据信号，以产生一输出数据；以及
一调整单元，根据该输出数据，执行一校准程序以产生调整信号，使所述的校准延迟量被正确调整。
2.如权利要求1所述的存储器控制器，其中：
所述的调整单元找出可使延迟数据信号被正确取样的一最大延迟量和一最小延迟量，以决定该调整信号；以及
所述的延迟单元接收该调整信号后所产生的校准延迟量，即等于该最大延迟量和最小延迟量的平均值。
3.如权利要求1所述的存储器控制器，更进一步包含一命令产生器，耦接所述的调整单元，通过一更新命令触发校准程序，其中：
当所述的命令产生器发出更新命令时，所述的存储器进行自动更新程序，同时该存储器控制器进入一校准模式；
在该校准模式中：
输入数据信号和数据选通信号，其中该数据信号包含一校准数值；
所述的调整单元传送一调整信号至延迟单元，而该延迟单元将数据选通信号延迟一校准延迟量以产生一修正后选通信号；
所述的正反器依据该修正后选通信号将延迟数据信号取样，以产生一输出数据；以及
所述的调整单元根据该输出数据和校准数值，修正调整信号。
4.如权利要求3所述的存储器控制器，其中所述的调整单元包含：
一校准器，提供调整信号至所述的延迟单元，以控制校准延迟量；以及
一控制单元，在从所述的命令产生器接收到一更新命令的时候，发出一使能信号，以激活校准器；其中该校准器在激活后，比对输出数据与校准数值，以修正调整信号。
5.如权利要求4所述的存储器控制器，其中该校准器包含：
一缓冲器，储存一最大延迟量和一最小延迟量；
一延迟计数器，耦接该缓冲器，读取该最大延迟量或最小延迟量，以产生所述的调整信号；
一比较器，用以比较输出数据和校准数值；以及
一计算器，耦接所述的缓冲器和比较器，在接收到使能信号的时候，根据该比较器的比较结果，更新最大延迟量或最小延迟量；其中当该计算器结束更新后，调整信号被设定为最大延迟量和最小延迟量的平均值。
6.如权利要求1所述的存储器控制器，更进一步包含一命令产生器，耦接所述的调整单元，用以控制一存储器装置；其中：
该调整单元发出一使能信号至命令产生器，以激活一校准模式；
当该校准模式激活后，所述的命令产生器发出一中断命令以暂停存储器装置；
在该校准模式中：
所述的调整单元产生一数据信号，包含一校准数值，而经过所述的DQ通道的延迟，该数据信号变成一延迟数据信号；
所述的调整单元传送一调整信号至延迟单元，使数据选通信号受到延迟，藉此产生一具有一校准延迟量的一修正后选通信号；
所述的正反器根据修正后选通信号，取样延迟数据信号，而产生一输出数据；以及
所述的调整单元根据该输出数据和校准数值，修正调整信号。
7.如权利要求6所述的存储器控制器，其中所述的调整单元包含：
一校准器，提供调整信号至延迟单元，以控制校准延迟量；以及
一控制单元，用以发出一使能信号至该校准器和命令产生器，以激活校准程序；
一缓存器，用以提供校准数值至所述的校准器和控制单元；其中：
当所述的校准程序激活后，控制单元传送数据信号至DQ通道；以及
所述的校准器比较输出数据与校准数值，以判断调整信号是否有效。
8.如权利要求6所述的存储器控制器，其中所述的调整单元包含：
一校准器，提供调整信号至延迟单元，以控制所述的校准延迟量；以及
一控制单元，用以发出一使能信号至校准器和命令产生器，以激活该校准程序；
一缓存器，用以提供校准数值至该校准器和控制单元；其中：
当该校准程序激活后，命令产生器发出一写入命令至存储器装置，而控制单元传送数据信号至DQ通道，使校准数值被写入存储器装置；
该命令产生器发出一读取命令，从存储器装置要求数据信号和数据选通信号；以及
所述的校准器比较该输出数据与校准数值，以判断调整信号是否有效。
9.如权利要求8所述的存储器控制器，其中所述的校准器包含：
一缓冲器，储存一最大延迟量和一最小延迟量；
一延迟计数器，耦接该缓冲器，读取最大延迟量或最小延迟量，以产生调整信号；
一比较器，用以比较所述的输出数据和校准数值；以及
一计算器，耦接所述的缓冲器和比较器，在接收到使能信号的时候，根据比较器的比较结果，更新最大延迟量或最小延迟量；其中当该计算器结束更新后，调整信号被设定为最大延迟量和最小延迟量的平均值。
10.如权利要求8所述的存储器控制器，其中所述的控制单元包含：
一数据缓存器，在将校准数值写入存储器装置之前，暂时备份存储器装置中对应地址的数据；
一多任务器，耦接该数据缓存器，用以选择校准数值和备份的数据其中之一；
一计时器，每隔一特定周期提供一触发信号；
一使能器，耦接该多任务器和计时器，在收到触发信号时，产生使能信号以激活校准程序；其中：
在校准模式中，多任务器输出校准数值做为数据信号；以及
当校准模式结束时，多任务器将备份的数据回存到存储器装置中。
11.一种存储器装置，包含：
一命令译码器，用以接收一读取命令或一更新命令；
一或门，耦接至该命令译码器，当接收到更新命令时，激活一校准模式；
一存储器数组，用以储存一校准数值；
一DQS驱动器，耦接至该或门，当校准模式激活时，产生一数据选通信号；
一多任务器，耦接至该存储器数组，当校准模式激活时，从存储器数组输出校准数值；以及
一DQ驱动器，耦接至所述的多任务器和或门，当校准模式激活时，产生一数据信号，包含一校准数值。
12.一种选通信号校准方法，用以补偿一数据信号和一数据选通信号之间的时序误差，包含：
提供一数据信号，包含一校准数值；
指定能使该数据信号被数据选通信号正确取样的一最大延迟量和一最小延迟量；
以该最大延迟量加上一偏移值延迟该数据选通信号，使它取样数据信号；
如果取样的结果是正确的，将最大延迟量加上该偏移值；
以最小延迟量减去该偏移值延迟数据选通信号，使它取样数据信号；
如果取样的结果是正确的，将最小延迟量减去该偏移值；以及
根据所述的最大延迟量和最小延迟量，产生一校准延迟量；其中在正常模式下，该数据选通信号受到校准延迟量的延迟后，对数据信号进行取样。
13.如权利要求12所述的选通信号校准方法，更进一步包含，比较所述的数据信号的取样结果和校准数值，以判断取样的结果是否正确。
14.如权利要求13所述的选通信号校准方法，其中如果所述的数据信号的取样结果不正确，则不更新所述的最大延迟量或最小延迟量。
15.如权利要求12所述的选通信号校准方法，其中所述的校准延迟量为最大延迟量和最小延迟量的平均值。
CN200610126571A 2006-03-21 2006-08-28 存储器控制器,存储器装置以及选通信号校准方法 Active CN100585725C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/385,501 US7698589B2 (en) 2006-03-21 2006-03-21 Memory controller and device with data strobe calibration
US11/385,501 2006-03-21

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN2009102152046A Division CN101788898B (zh) 2006-03-21 2006-08-28 存储器装置

Publications (2)

Publication Number Publication Date
CN101042925A true CN101042925A (zh) 2007-09-26
CN100585725C CN100585725C (zh) 2010-01-27

Family

ID=38535004

Family Applications (2)

Application Number Title Priority Date Filing Date
CN2009102152046A Expired - Fee Related CN101788898B (zh) 2006-03-21 2006-08-28 存储器装置
CN200610126571A Active CN100585725C (zh) 2006-03-21 2006-08-28 存储器控制器,存储器装置以及选通信号校准方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN2009102152046A Expired - Fee Related CN101788898B (zh) 2006-03-21 2006-08-28 存储器装置

Country Status (3)

Country Link
US (2) US7698589B2 (zh)
CN (2) CN101788898B (zh)
TW (1) TWI315823B (zh)

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101854161B (zh) * 2009-04-03 2012-06-27 晨星软件研发(深圳)有限公司 内存控制器中数据选通信号的校正电路及其校正方法
US8391089B2 (en) 2009-03-18 2013-03-05 Mstar Semiconductor, Inc. Method and circuit of calibrating data strobe signal in memory controller
CN102999454A (zh) * 2011-09-08 2013-03-27 苹果公司 动态数据选通检测
CN101557222B (zh) * 2008-04-10 2013-06-26 海力士半导体有限公司 用于在半导体集成电路中输出数据的设备和方法
CN103257309A (zh) * 2012-02-17 2013-08-21 安凯(广州)微电子技术有限公司 ddr系列pcb板时序补偿方法、系统及终端
CN103608793A (zh) * 2011-06-14 2014-02-26 马维尔国际贸易有限公司 用于dqs选通的系统和方法
CN104951376A (zh) * 2014-03-26 2015-09-30 联发科技股份有限公司 参数优化方法及参数优化装置
CN107179881A (zh) * 2016-03-11 2017-09-19 联发科技股份有限公司 存储系统控制方法及相关存储装置
CN108630282A (zh) * 2017-03-17 2018-10-09 桑迪士克科技有限责任公司 裸芯上信号校准
CN109003637A (zh) * 2017-06-07 2018-12-14 华邦电子股份有限公司 存储器装置以及提供数据选通信号的方法
CN110648703A (zh) * 2018-06-26 2020-01-03 龙芯中科技术有限公司 数据采集电路、读数据窗口的控制方法及装置
CN110800060A (zh) * 2017-07-03 2020-02-14 高通股份有限公司 双倍数据速率同步动态随机存取存储器（“ddr sdram”）数据选通信号校准
CN111009271A (zh) * 2019-11-18 2020-04-14 广东高云半导体科技股份有限公司 基于fpga的psram存储器初始化方法、装置、设备及介质
CN112309452A (zh) * 2019-07-24 2021-02-02 瑞昱半导体股份有限公司 前景自动校准数据接收窗口的方法及相关装置
CN114376584A (zh) * 2020-10-06 2022-04-22 蔡鸿文 具有多信道的脑机接口装置
CN115114194A (zh) * 2021-03-22 2022-09-27 铠侠股份有限公司 存储系统以及延迟控制方法

Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7716510B2 (en) 2006-12-19 2010-05-11 Micron Technology, Inc. Timing synchronization circuit with loop counter
US7656745B2 (en) 2007-03-15 2010-02-02 Micron Technology, Inc. Circuit, system and method for controlling read latency
WO2008127698A2 (en) 2007-04-12 2008-10-23 Rambus Inc. Memory system with point-to-point request interconnect
US20080276133A1 (en) * 2007-05-02 2008-11-06 Andrew Hadley Software-Controlled Dynamic DDR Calibration
KR100911201B1 (ko) * 2008-02-14 2009-08-06 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 스트로브 클럭 버퍼 및 그제어 방법
JP2009282721A (ja) * 2008-05-21 2009-12-03 Nec Electronics Corp メモリコントローラ、メモリコントロールシステム及びメモリ遅延量制御方法
US9431091B2 (en) 2008-06-06 2016-08-30 Uniquify, Inc. Multiple gating modes and half-frequency dynamic calibration for DDR memory controllers
US8661285B2 (en) * 2008-06-06 2014-02-25 Uniquify, Incorporated Dynamically calibrated DDR memory controller
TW201013686A (en) * 2008-09-26 2010-04-01 Asustek Comp Inc Method of detecting memory training result applied to a computer system
JP2010108217A (ja) * 2008-10-30 2010-05-13 Nec Electronics Corp メモリインターフェース及びメモリインターフェースの動作方法
WO2010085405A1 (en) * 2009-01-22 2010-07-29 Rambus Inc. Maintenance operations in a dram
JPWO2010100685A1 (ja) * 2009-03-03 2012-09-06 パナソニック株式会社 メモリ装置およびメモリ制御装置
TWI396959B (zh) * 2009-04-30 2013-05-21 Asustek Comp Inc 電腦裝置、應用程式、系統調整方法和記憶體的控制方法
US8363492B2 (en) * 2009-05-27 2013-01-29 Panasonic Corporation Delay adjustment device and delay adjustment method
GB2471481A (en) * 2009-06-30 2011-01-05 Nokia Corp Data path establishment for client initiated source to sink data transfer
KR20110026578A (ko) * 2009-09-08 2011-03-16 엘지전자 주식회사 시스템 메모리의 에러 보정 장치 및 방법
US8416905B2 (en) 2010-09-24 2013-04-09 Intel Corporation Digital NRZI signal for serial interconnect communications between the link layer and physical layer
US20120110400A1 (en) * 2010-11-01 2012-05-03 Altera Corporation Method and Apparatus for Performing Memory Interface Calibration
KR101780422B1 (ko) 2010-11-15 2017-09-22 삼성전자주식회사 불휘발성 메모리 장치, 그것의 읽기 방법, 그리고 그것을 포함하는 메모리 시스템
US8984320B2 (en) 2011-03-29 2015-03-17 Micron Technology, Inc. Command paths, apparatuses and methods for providing a command to a data block
US8644085B2 (en) 2011-04-05 2014-02-04 International Business Machines Corporation Duty cycle distortion correction
JP2013065372A (ja) * 2011-09-16 2013-04-11 Elpida Memory Inc 半導体装置およびそれを利用した情報処理システム
CN103186443B (zh) * 2011-12-29 2016-06-22 英业达股份有限公司 信号控制方法及其系统
US8552776B2 (en) 2012-02-01 2013-10-08 Micron Technology, Inc. Apparatuses and methods for altering a forward path delay of a signal path
KR20130129784A (ko) * 2012-05-21 2013-11-29 에스케이하이닉스 주식회사 데이터출력회로 및 반도체메모리장치
US9166579B2 (en) 2012-06-01 2015-10-20 Micron Technology, Inc. Methods and apparatuses for shifting data signals to match command signal delay
US9054675B2 (en) 2012-06-22 2015-06-09 Micron Technology, Inc. Apparatuses and methods for adjusting a minimum forward path delay of a signal path
US9001594B2 (en) 2012-07-06 2015-04-07 Micron Technology, Inc. Apparatuses and methods for adjusting a path delay of a command path
US9329623B2 (en) 2012-08-22 2016-05-03 Micron Technology, Inc. Apparatuses, integrated circuits, and methods for synchronizing data signals with a command signal
US8913448B2 (en) * 2012-10-25 2014-12-16 Micron Technology, Inc. Apparatuses and methods for capturing data in a memory
US20140281662A1 (en) * 2013-03-12 2014-09-18 Uniquify, Inc. Dynamically adaptive bit-leveling for data interfaces
US9100027B2 (en) 2013-03-12 2015-08-04 Uniquify, Inc. Data interface circuit for capturing received data bits including continuous calibration
US9508417B2 (en) 2014-02-20 2016-11-29 Micron Technology, Inc. Methods and apparatuses for controlling timing paths and latency based on a loop delay
CN103885866B (zh) * 2014-03-31 2017-08-25 西安紫光国芯半导体有限公司 时间延迟参数可调转接卡
US9530473B2 (en) 2014-05-22 2016-12-27 Micron Technology, Inc. Apparatuses and methods for timing provision of a command to input circuitry
KR20160029391A (ko) * 2014-09-05 2016-03-15 에스케이하이닉스 주식회사 반도체 장치의 출력 타이밍 제어 회로 및 방법
US9305622B1 (en) * 2015-01-23 2016-04-05 Apple Inc. Data strobe to data delay calibration
KR102235521B1 (ko) * 2015-02-13 2021-04-05 삼성전자주식회사 특정 패턴을 갖는 저장 장치 및 그것의 동작 방법
US9531363B2 (en) 2015-04-28 2016-12-27 Micron Technology, Inc. Methods and apparatuses including command latency control circuit
TWI562157B (en) * 2015-05-07 2016-12-11 Winbond Electronics Corp Memory unit and testing method thereof
CN106297897B (zh) * 2015-05-27 2019-07-30 华邦电子股份有限公司 存储单元及其测试方法
US9813067B2 (en) 2015-06-10 2017-11-07 Micron Technology, Inc. Clock signal and supply voltage variation tracking
US9384820B1 (en) 2015-06-12 2016-07-05 Apple Inc. Aligning calibration segments for increased availability of memory subsystem
US9601170B1 (en) 2016-04-26 2017-03-21 Micron Technology, Inc. Apparatuses and methods for adjusting a delay of a command signal path
US9865317B2 (en) 2016-04-26 2018-01-09 Micron Technology, Inc. Methods and apparatuses including command delay adjustment circuit
US10083736B1 (en) * 2016-06-23 2018-09-25 Apple Inc. Adaptive calibration scheduling for a memory subsystem based on calibrations of delay applied to data strobe and calibration of reference voltage
US9997220B2 (en) 2016-08-22 2018-06-12 Micron Technology, Inc. Apparatuses and methods for adjusting delay of command signal path
US9990973B1 (en) * 2017-02-17 2018-06-05 Apple Inc. Systems and methods using neighboring sample points in memory subsystem calibration
US10775431B2 (en) 2017-06-28 2020-09-15 Sandisk Technologies Llc Systems and methods for duty cycle measurement, analysis, and compensation
US10224938B2 (en) 2017-07-26 2019-03-05 Micron Technology, Inc. Apparatuses and methods for indirectly detecting phase variations
KR102614686B1 (ko) * 2018-01-10 2023-12-18 삼성전자주식회사 멀티 랭크 메모리를 위한 인터페이스 회로
KR102478044B1 (ko) * 2018-05-18 2022-12-16 에스케이하이닉스 주식회사 반도체 시스템
CN109656846B (zh) * 2018-12-20 2020-11-17 湖南国科微电子股份有限公司 电子终端及存储器可用延时参数区间寻优方法与装置
US10991403B2 (en) * 2019-02-15 2021-04-27 Apple Inc. Memory calibration with end point replay
US11226752B2 (en) 2019-03-05 2022-01-18 Apple Inc. Filtering memory calibration
KR20200112040A (ko) 2019-03-20 2020-10-05 에스케이하이닉스 주식회사 캘리브레이션 회로를 포함하는 반도체 장치 및 그의 트레이닝 방법
CN114356206A (zh) * 2020-09-30 2022-04-15 华为技术有限公司 一种内存训练方法、内存控制器、处理器和电子设备
CN113626352B (zh) * 2021-07-01 2024-04-30 珠海全志科技股份有限公司 内存控制器的读取校准方法、计算机装置和可读存储介质
CN113838494B (zh) * 2021-08-10 2023-02-28 至誉科技（武汉）有限公司 Dram dll时序温度自适应校准方法及系统
US11978497B2 (en) * 2021-11-17 2024-05-07 Realtek Semiconductor Corporation DDR SDRAM signal calibration device and method
CN117784882A (zh) * 2022-09-21 2024-03-29 长鑫存储技术有限公司 一种数据采样电路、延时检测电路及存储器
CN116955240B (zh) * 2023-09-15 2023-12-22 西安智多晶微电子有限公司 一种ddr控制器中phy电路的延时校准系统及方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6760856B1 (en) * 2000-07-17 2004-07-06 International Business Machines Corporation Programmable compensated delay for DDR SDRAM interface using programmable delay loop for reference calibration
JP2003050738A (ja) * 2001-08-03 2003-02-21 Elpida Memory Inc キャリブレーション方法及びメモリシステム
JP4313799B2 (ja) * 2003-09-09 2009-08-12 株式会社アドバンテスト キャリブレーション用比較回路
US7065666B2 (en) * 2003-11-13 2006-06-20 Micron Technology, Inc. Apparatus and method for generating a delayed clock signal
US7978754B2 (en) * 2004-05-28 2011-07-12 Rambus Inc. Communication channel calibration with nonvolatile parameter store for recovery
US7123051B1 (en) * 2004-06-21 2006-10-17 Altera Corporation Soft core control of dedicated memory interface hardware in a programmable logic device
JP4662536B2 (ja) * 2004-12-28 2011-03-30 パナソニック株式会社 タイミング調整方法及び装置
KR100567908B1 (ko) * 2004-12-30 2006-04-05 주식회사 하이닉스반도체 반도체 소자의 보정 회로 및 그 구동 방법

Cited By (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101557222B (zh) * 2008-04-10 2013-06-26 海力士半导体有限公司 用于在半导体集成电路中输出数据的设备和方法
US8391089B2 (en) 2009-03-18 2013-03-05 Mstar Semiconductor, Inc. Method and circuit of calibrating data strobe signal in memory controller
CN101854161B (zh) * 2009-04-03 2012-06-27 晨星软件研发(深圳)有限公司 内存控制器中数据选通信号的校正电路及其校正方法
CN103608793A (zh) * 2011-06-14 2014-02-26 马维尔国际贸易有限公司 用于dqs选通的系统和方法
CN103608793B (zh) * 2011-06-14 2016-10-26 马维尔国际贸易有限公司 用于dqs选通的系统和方法
CN102999454A (zh) * 2011-09-08 2013-03-27 苹果公司 动态数据选通检测
CN102999454B (zh) * 2011-09-08 2016-01-27 苹果公司 动态数据选通检测
CN103257309A (zh) * 2012-02-17 2013-08-21 安凯(广州)微电子技术有限公司 ddr系列pcb板时序补偿方法、系统及终端
CN103257309B (zh) * 2012-02-17 2015-10-07 安凯(广州)微电子技术有限公司 ddr系列pcb板时序补偿方法、系统及终端
CN104951376A (zh) * 2014-03-26 2015-09-30 联发科技股份有限公司 参数优化方法及参数优化装置
CN107179881A (zh) * 2016-03-11 2017-09-19 联发科技股份有限公司 存储系统控制方法及相关存储装置
CN108630282A (zh) * 2017-03-17 2018-10-09 桑迪士克科技有限责任公司 裸芯上信号校准
CN109003637A (zh) * 2017-06-07 2018-12-14 华邦电子股份有限公司 存储器装置以及提供数据选通信号的方法
CN110800060A (zh) * 2017-07-03 2020-02-14 高通股份有限公司 双倍数据速率同步动态随机存取存储器（“ddr sdram”）数据选通信号校准
CN110800060B (zh) * 2017-07-03 2021-04-23 高通股份有限公司 双倍数据速率同步动态随机存取存储器数据选通信号校准
CN110648703A (zh) * 2018-06-26 2020-01-03 龙芯中科技术有限公司 数据采集电路、读数据窗口的控制方法及装置
CN110648703B (zh) * 2018-06-26 2021-06-15 龙芯中科技术股份有限公司 数据采集电路、读数据窗口的控制方法及装置
CN112309452A (zh) * 2019-07-24 2021-02-02 瑞昱半导体股份有限公司 前景自动校准数据接收窗口的方法及相关装置
CN112309452B (zh) * 2019-07-24 2023-09-01 瑞昱半导体股份有限公司 前景自动校准数据接收窗口的方法及相关装置
CN111009271A (zh) * 2019-11-18 2020-04-14 广东高云半导体科技股份有限公司 基于fpga的psram存储器初始化方法、装置、设备及介质
CN111009271B (zh) * 2019-11-18 2020-09-29 广东高云半导体科技股份有限公司 基于fpga的psram存储器初始化方法、装置、设备及介质
CN114376584A (zh) * 2020-10-06 2022-04-22 蔡鸿文 具有多信道的脑机接口装置
US11755058B2 (en) 2020-10-06 2023-09-12 National Taiwan University Of Science And Technology Brain-computer interface device with multiple channels
CN115114194A (zh) * 2021-03-22 2022-09-27 铠侠股份有限公司 存储系统以及延迟控制方法
CN115114194B (zh) * 2021-03-22 2024-03-29 铠侠股份有限公司 存储系统以及延迟控制方法

Also Published As

Publication number Publication date
US8423813B2 (en) 2013-04-16
TWI315823B (en) 2009-10-11
TW200736917A (en) 2007-10-01
CN100585725C (zh) 2010-01-27
US20070226529A1 (en) 2007-09-27
CN101788898B (zh) 2012-07-04
US20100153766A1 (en) 2010-06-17
US7698589B2 (en) 2010-04-13
CN101788898A (zh) 2010-07-28

Similar Documents

Publication Publication Date Title
CN101042925A (zh) 存储器控制器,存储器装置以及选通信号校准方法
CN110428856B (zh) 一种用于读写ddr内存的延时参数优化方法和系统
US7366862B2 (en) Method and apparatus for self-adjusting input delay in DDR-based memory systems
US9627029B2 (en) Method for training a control signal based on a strobe signal in a memory module
US20210065764A1 (en) Memory storage device and operation method thereof
US20100205386A1 (en) Memory controller and memory control method
WO2010078384A4 (en) Method and apparatus for correcting phase errors during transient events in high-speed signaling systems
US20040034491A1 (en) Clock synchronization apparatus and method of devices with different clocks
CN101763890A (zh) 延迟调整装置、半导体器件以及延迟调整方法
US20130194873A1 (en) Systems and methods for auto-calibration of a storage memory controller
CN1783329A (zh) 执行初始和周期校准的排序器的结构和方法
US20110228619A1 (en) Memory control apparatus and mask timing adjusting method
US20200042209A1 (en) Device, system and method to generate link training signals
US8738955B2 (en) Semiconductor device and semiconductor system including the same
US7454303B2 (en) System and method for compensating for PVT variation effects on the delay line of a clock signal
CN1549121A (zh) 在动态随机存取内存的更新时脉中检测与修正错误的方法与装置
JP2007249738A (ja) メモリアクセス制御装置
US9104533B2 (en) Voltage and timing calibration method used in memory system
CN111863048A (zh) 存储器参考电压的确定电路、方法、存储器和电子设备
CN106484550B (zh) 内存自检修正系统及方法
US20020040424A1 (en) Memory controller that controls supply timing of read data
KR20120077315A (ko) 고속의 외부 메모리 인터페이스를 위한 적응적 디지털 ｐｈｙ
US8201013B2 (en) Memory controller, system including the controller, and memory delay amount control method
CN101609714A (zh) 数字电视、控制存储器装置的存取的存储器控制器及方法
US20080232186A1 (en) Memory interface and adaptive data access method

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20191211

Address after: Rika Univ.

Patentee after: Daoling Technology Co., Ltd

Address before: Hsinchu Science Industrial Park, Taiwan, China

Patentee before: MediaTek.Inc

TR01 Transfer of patent right