TWI784556B - 記憶體系統及延遲控制方法 - Google Patents

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Abstract

其中一個實施形態，係提供一種能夠將資料訊號以及選通訊號之延遲量作適當化的記憶體系統以及延遲控制方法。 若依據其中一個實施形態，則在記憶體系統之記憶體介面處，第2延遲電路，係產生第1延遲選通訊號和第2延遲選通訊號以及第3延遲選通訊號。第1延遲選通訊號，係身為使選通訊號以第1延遲量來作了延遲之選通訊號。第2延遲選通訊號，係身為使選通訊號以較第1延遲量而更少之第2延遲量來作了延遲之選通訊號。第3延遲選通訊號，係身為使選通訊號以較第1延遲量而更多之第3延遲量來作了延遲之選通訊號。偵測電路，係使用延遲資料訊號、第1延遲選通訊號、第2延遲選通訊號、第3延遲選通訊號，來偵測出相對於延遲資料訊號之第1延遲選通訊號之時序的飄移。控制電路，係將第1延遲量、第2延遲量以及第3延遲量朝向與飄移相對應之方向來作調整。

Description

記憶體系統及延遲控制方法
本實施形態，係有關於記憶體系統及延遲控制方法。 [關連申請案] 本申請案，係享受以日本專利申請2021-47534號(申請日：2021年3月22日)作為基礎申請之優先權。本申請案，係藉由參照此基礎申請案，而包含基礎申請案之所有的內容。
係存在有使記憶體裝置經由有線通訊路徑而被與記憶體介面電路作連接之記憶體系統。在此記憶體系統中，係會有藉由記憶體介面電路來使資料訊號以及選通訊號延遲的情形。此時，係希望資料訊號以及選通訊號之延遲量係為適當。
其中一個實施形態，係提供一種能夠將資料訊號以及選通訊號之延遲量作適當化的記憶體系統以及延遲控制方法。 若依據其中一個實施形態，則係提供一種具備有記憶體裝置以及介面電路之記憶體系統。介面電路，係經由有線通訊路徑而被與記憶體裝置作連接。介面電路，係具備有第1延遲電路和第2延遲電路和偵測電路以及控制電路。第1延遲電路，係對於資料訊號賦予延遲量而產生延遲資料訊號。第2延遲電路，係產生第1延遲選通訊號和第2延遲選通訊號以及第3延遲選通訊號。選通訊號，係與資料訊號相互同步。第1延遲選通訊號，係身為使選通訊號以第1延遲量來作了延遲之選通訊號。第2延遲選通訊號，係身為使選通訊號以第2延遲量來作了延遲之選通訊號。第2延遲量，係為較第1延遲量而更少之延遲量。第3延遲選通訊號，係身為使選通訊號以第3延遲量來作了延遲之選通訊號。第3延遲量，係為較第1延遲量而更多之延遲量。偵測電路，係使用延遲資料訊號、第1延遲選通訊號、第2延遲選通訊號、第3延遲選通訊號，來偵測出相對於延遲資料訊號之第1延遲選通訊號之時序的飄移。控制電路，係將第1延遲量、第2延遲量以及第3延遲量朝向與飄移相對應之方向來作調整。
以下，參考所添附之圖面，針對實施形態之記憶體系統作詳細說明。另外，本發明係並不被此實施形態所限定。 (實施形態) 實施形態之記憶體系統，則具備有記憶體裝置以及記憶體介面電路。記憶體介面電路，係為以平行(parallel)方式來對於記憶體裝置進行存取之電路，記憶體系統，例如係可如同圖1中所示一般地來構成。圖1，係為對於實施形態之記憶體系統300的構成作展示之圖。 記憶體系統300，係能夠與主機200作連接，並能夠作為主機200之外部記憶媒體而起作用。主機200，例如係身為個人電腦，記憶體系統300，例如係為SSD。記憶體系統300，係包含有控制器110以及記憶體裝置120。控制器110，係經由有線通訊路徑130而被與記憶體裝置120作連接。控制器110，係具備有主機介面電路111、和訊號處理電路112、以及記憶體介面電路100。 有線通訊路徑130，係包含匯流排配線131。記憶體介面電路100，係經由匯流排配線131而被與記憶體裝置120作連接。匯流排配線131，係具有複數位元寬幅。因應於此，記憶體介面電路100，係作為以平行(parallel)方式來對於記憶體裝置進行存取之電路而被構成。於後，將記憶體介面電路100，標記為記憶體介面100。主機介面111，係以序列方式而對於主機200進行存取。 記憶體裝置120，係可身為揮發性之半導體記憶體(例如，DRAM)，亦可身為非揮發性之半導體記憶體(例如，NAND型快閃記憶體)。 記憶體介面100，係被配置於控制器110之內部電路(例如，訊號處理電路112)與記憶體裝置120之間，並進行在內部電路與記憶體裝置120之間之介面動作。記憶體介面100，係將從內部電路所供給而來之資料對於記憶體裝置120作送訊，或是將從記憶體裝置120所收訊之資料傳輸至內部電路。 例如，記憶體介面100，係進行以會使選通訊號之邊緣時序成為資料訊號之準位為安定的期間(資料有效窗，data valid window)之中央附近的方式來調整對於資料訊號及/或選通訊號所賦予之延遲量的訓練。藉由訓練，係能夠確保資料訊號之建立(setup)、保持(hold)的時序餘裕(timing margin)，在之後之通訊中，係能夠在傳送目標之內部電路中而使資料與選通訊號相互同步地而適當地被導入。 亦即是，若是能夠對於在記憶體介面100內之選通訊號的偏斜(skew)適當地作管理，則係能更因應於時序設計來使記憶體介面100適當地動作。藉由此，由於係能夠確保正確的選通訊號之品質，並減少過度的時序餘裕之確保，因此，係能夠削減電路規模，並對於伴隨於此所導致的功率之增加作抑制。 但是，若是在訓練後發生溫度變動及/或電源電壓變動，則會有從訓練實行起而資料訊號及/或選通訊號之時序有所飄移並導致時序餘裕減少的情形。 針對此，係可考慮使與記憶體裝置之間之通訊訊號處理中斷並實行再訓練。藉由此，係能夠確保時序餘裕，但是，係會有起因於通訊訊號處理之中斷而導致通訊之有效頻寬減少的可能性。 因此，在本實施形態中，於記憶體介面100處，係藉由偵測出相對於資料訊號的選通訊號之時序之飄移並將選通訊號之延遲量朝向與飄移相對應之方向來作調整，而一面進行與記憶體裝置之間之通訊訊號處理一面謀求時序餘裕之確保。 具體而言，記憶體介面，係對於從記憶體裝置所接收的資料訊號賦予延遲量而產生延遲資料訊號。記憶體介面，係針對與資料訊號相互同步之選通訊號，而產生使其以第1延遲量來作了延遲之第1延遲選通訊號、和使其以較第1延遲量而更少之第2延遲量來作了延遲之第2延遲選通訊號、以及使其以較第1延遲量而更多之第3延遲量來作了延遲之第3延遲選通訊號。記憶體介面，係使用延遲資料訊號、第1延遲選通訊號、第2延遲選通訊號、第3延遲選通訊號，來偵測出相對於延遲資料訊號之第1延遲選通訊號之時序的飄移。若是偵測到飄移，則記憶體介面，係將第1延遲量、第2延遲量以及第3延遲量朝向與該飄移相對應之方向(例如，使飄移之影響被紓緩之方向)來作調整。亦即是，係檢測出起因於飄移而導致第1延遲選通訊號之時序餘裕有所減少一事，並在完全出錯之前而使第1延遲選通訊號之相位以微小時間來作偏移。藉由此，係能夠一面繼續進行與記憶體裝置之間之通訊，一面確保資料訊號之建立、保持的時序餘裕。 更具體而言，記憶體介面100，係可如同圖2中所示一般地來構成。圖2，係為對於記憶體介面100的構成作展示之圖。 記憶體介面100，係具備有IO電路10、送訊電路20以及收訊電路30。 IO電路10，係具備有正反器11、輸出緩衝12～14以及輸入緩衝15、16。正反器11、輸出緩衝12以及輸入緩衝15，係對應於複數位元之資料訊號DQ[0：7]。輸出緩衝13以及輸入緩衝16，係對應於選通訊號DQS。輸出緩衝14，係對應於讀取致能訊號RE。正反器11、輸出緩衝12～14以及輸入緩衝15、16，係經由複數位元寬幅之匯流排配線131而被與記憶體裝置120作連接，並構成平行介面。 正反器11，係具備有被與送訊電路20之輸出節點20a作連接之資料輸入節點、和被與送訊電路20之輸出節點20b作連接之時脈節點、以及被與輸出緩衝12作連接之輸出節點。輸出緩衝12，係具備有被與正反器11作連接之輸入節點、和被與匯流排配線131作連接之輸出節點。輸出緩衝13，係具備有被與送訊電路20之輸出節點20b作連接之輸入節點、和被與匯流排配線131作連接之輸出節點。輸出緩衝14，係具備有被與送訊電路20之輸出節點20c、20d作連接之輸入節點、和被與匯流排配線131作連接之輸出節點。 送訊電路20，係具備有PLL(鎖相迴路，Phased Locked Loop)電路21、DCC(能率校正電路，Duty Correction Circuit)22、DCC23、開關24、線路25。PLL電路21，係具備有被與DCC22以及DCC23作連接之輸出節點。DCC22，係具備有被與PLL電路21作連接之輸入節點、和被與輸出節點20b作連接之輸出節點。DCC23，係具備有被與PLL電路21作連接之輸入節點、和被與輸出節點20c作連接之輸出節點。開關24，係具備有被與輸入節點20f作連接之第1端、和被與輸出節點20d作連接之第2端。線路25，係具備有被與輸入節點20e作連接之第1端、和被與輸出節點20a作連接之第2端。 送訊電路20，係將從訊號處理電路112所接收之資料訊號DQ[0：7]傳輸至正反器11處。藉由送訊電路20而被送訊之資料訊號DQ[0：7]，係可身為讀取指令或寫入指令等之指令，亦可身為寫入資料等之資料。送訊電路20，係藉由PLL電路21而產生震盪訊號並藉由DCC22來對於其之能率(duty)比作調整而產生選通訊號DQS，並將其傳輸至正反器11處。正反器11，係將資料訊號DQ[0：7]與選通訊號DQS相互同步地作保持。輸出緩衝12，係將從正反器11所輸出之資料訊號DQ[0：7]經由匯流排配線131來傳輸至記憶體裝置120處。輸出緩衝13，係將從送訊電路20所接收之選通訊號DQS經由匯流排配線131來傳輸至記憶體裝置120處。 送訊電路20，係藉由PLL電路21而產生震盪訊號並藉由DCC23來對於其之能率(duty)比作調整而產生讀取致能訊號RE，並將其傳輸至輸出緩衝14處。或者是，若是從訊號處理電路112而接收讀取致能訊號RE，則送訊電路20，係將開關24設為ON，並將該讀取致能訊號RE傳輸至輸出緩衝14處。此時，送訊電路20係亦可使DCC23停止。輸出緩衝14，係將讀取致能訊號RE經由匯流排配線131來傳輸至記憶體裝置120處。 輸入緩衝15，係使輸入節點被與匯流排配線131作連接，並使輸出節點被與收訊電路30之輸入節點30a作連接。輸入緩衝16，係使輸入節點被與匯流排配線131作連接，並使輸出節點被與收訊電路30之輸入節點30b作連接。 輸入緩衝15，係將從記憶體裝置120經由匯流排配線131所接收的複數位元之資料訊號DQ[0：7]傳輸至收訊電路30處。輸入緩衝16，係將從記憶體裝置120經由匯流排配線131所接收之選通訊號DQS傳輸至收訊電路30處。 收訊電路30，係具備有複數之延遲電路DL1[0：7]、延遲電路DL2、取樣器31、偵測電路32、控制電路33、訓練電路34。 複數之延遲電路DL1[0：7]，係被連接於輸入節點30a以及取樣器31之間。複數之延遲電路DL1[0：7]，係對應於複數(於此例中，係為8)位元之資料訊號DQ[0：7]。藉由收訊電路30而被收訊之資料訊號DQ[0：7]，係可身為讀取資料等之資料，亦可身為寫入完成通知等之指令回應。若是從IO電路10而接收複數位元之資料訊號DQ[0：7]，則各延遲電路DL1，係對於所對應之資料訊號DQ賦予延遲量而產生延遲資料訊號DQ’。 例如，各延遲電路DL1(DL1[0]～DL1[7]之各者)，係可如同圖3中所示一般地而被構成。圖3，係為對於資料訊號DQ用之延遲電路DL1的構成作展示之圖。延遲電路DL1，係在輸入節點與輸出節點之間，具備有複數之單位延遲元件1-1～1-N(N為3以上之整數)以及多工器2。複數段之單位延遲元件1-1～1-N，係在輸入節點與多工器2之間而被串聯地作連接。多工器2，係對於從在複數段之單位延遲元件1-1～1-N中的互為相異之段之單位延遲元件1而輸出之資料作選擇並作輸出。多工器2，係具備有複數之輸入節點2a-3～2a-N以及輸出節點2b。複數之輸入節點2a-3～2a-N，係分別被與單位延遲元件1-3～1-N之輸出節點作連接。 將單位延遲元件1之延遲量設為td 1，並假設由多工器2所導致的延遲量相較於單位延遲元件1之延遲量係為充分小而可忽略。複數之輸入節點2a-3～2a-N，係分別接收被賦予有3×td 1～N×td 1之延遲量的延遲資料訊號。多工器2，係因應於從訓練電路34或控制電路33所接收之段數調整訊號，來選擇複數之輸入節點2a-3～2a-N之其中一者並與輸出節點2b作連接。多工器2，係因應於所接收到的段數調整訊號，而選擇相對於資料訊號DQ的被賦予有P×td 1之延遲量(P係為3以上N以下之整數)的延遲資料訊號，並作為延遲資料訊號DQ’而作輸出。 另外，在圖3中，雖係針對能夠藉由延遲電路DL1而被賦予的最小之延遲量係為3×td 1的情況而作了例示，但是，最小之延遲量係亦可為2×td 1以下，亦可為4×td 1以上。 藉由此，藉由各延遲電路DL1而被賦予之延遲量，係可因應於從訓練電路34或控制電路33所接收之段數調整訊號而被作調整。各延遲電路DL1，係亦可被調整為互為相異之延遲量。如同圖2中所示一般，複數之延遲電路DL1[0：7]，係將複數位元之延遲資料訊號DQ’[0：7]供給至取樣器31以及偵測電路32處。 延遲電路DL2，係被連接於輸入節點30b與取樣器31以及偵測電路32之間。延遲電路DL2，係對應於選通訊號DQS。延遲電路DL2，係若是從IO電路10而接收選通訊號DQS，則使選通訊號DQS作延遲量Δt0之延遲並產生延遲選通訊號CK0。延遲量Δt0，係身為基準之延遲量，並身為正的延遲量。延遲電路DL2，係將延遲選通訊號CK0對於取樣器31作供給。 又，延遲電路DL2，係使選通訊號DQS作延遲量Δt0-Δt1之延遲並產生延遲選通訊號CK1。延遲量Δt1，係身為差分之延遲量，並身為正的延遲量。延遲量Δt0-Δt1，係身為較延遲量Δt0而更少之延遲量。亦即是，延遲選通訊號CK1，係身為相較於延遲選通訊號CK0而延遲量為更少的使相位更為前進之訊號。延遲電路DL2，係將延遲選通訊號CK1對於偵測電路32作供給。 延遲電路DL2，係使選通訊號DQS作延遲量Δt0+Δt2之延遲並產生延遲選通訊號CK2。延遲量Δt2，係身為差分之延遲量，並身為正的延遲量。延遲量Δt0+Δt2，係身為較延遲量Δt0而更多之延遲量。亦即是，延遲選通訊號CK2，係身為相較於延遲選通訊號CK0而延遲量為更多的使相位更為延遲之訊號。延遲電路DL2，係將延遲選通訊號CK2對於偵測電路32作供給。 於此，延遲選通訊號CK1之延遲量與延遲選通訊號CK0之延遲量之間之差分Δt1，係亦可為固定量。延遲選通訊號CK0之延遲量與延遲選通訊號CK2之延遲量之間之差分Δt2，係亦可為固定量。 又，當建立(setup)之時序餘裕為具有相較於保持(hold)之時序餘裕而更為嚴苛之傾向的情況時，差分之延遲量Δt1、Δt2，係亦可滿足下述之數式1之關係。 Δt1＞Δt2・・・數式1 例如，延遲電路DL2，係可如同圖4中所示一般地而被構成。圖4，係為對於選通訊號DQS用之延遲電路DL2的構成作展示之圖。延遲電路DL2，係在輸入節點與輸出節點之間，具備有複數之單位延遲元件3-1～3-(K+3)(K為3以上之整數)以及多工器4。複數段之單位延遲元件3-1～3-K，係在輸入節點與多工器4之間而被串聯地作連接。複數段之單位延遲元件3-(K+1)～3-(K+3)，係在多工器4與輸出節點之間而被串聯地作連接。多工器4，係對於從在複數段之單位延遲元件3-1～3-K中的互為相異之段之單位延遲元件3而輸出之選通訊號作選擇並作輸出。多工器4，係具備有複數之輸入節點4a-3～4a-K以及輸出節點4b。複數之輸入節點4a-3～4a-K，係分別被與單位延遲元件3-3～3-K之輸出節點作連接。 單位延遲元件3之延遲量，係亦可與單位延遲元件1之延遲量(參照圖3)相同。將單位延遲元件3之延遲量設為td 3，並假設由多工器4所導致的延遲量相較於單位延遲元件3之延遲量係為充分小而可忽略。複數之輸入節點4a-3～4a-K，係分別接收被賦予有3×td 3～K×td 3之延遲量的延遲資料訊號。多工器4，係因應於從訓練電路34或控制電路33所接收之段數調整訊號，來選擇複數之輸入節點4a-3～4a-K之其中一者並與輸出節點4b作連接。多工器4，係因應於所接收到的段數調整訊號，而選擇相對於選通訊號DQS而被賦予有Q×td 3之延遲量(Q係為3以上K以下之整數)的延遲選通訊號，並作為延遲選通訊號CK1來從延遲電路DL2輸出並且對於單位延遲元件3-(K+1)作供給。2段的單位延遲元件3-(K+1)、3-(K+2)，係對於延遲選通訊號CK1而追加2×td 3之延遲量。多工器4以及複數段之單位延遲元件3-(K+1)、3-(K+2)，係因應於從訓練電路34或控制電路33所接收到的段數調整訊號，而將相對於選通訊號DQS而被賦予有(Q+2)×td 3之延遲量的延遲選通訊號，作為延遲選通訊號CK0來從延遲電路DL2輸出並且對於單位延遲元件3-(K+3)作供給。單位延遲元件3-(K+3)，係對於延遲選通訊號CK1而追加2×td 3之延遲量。多工器4以及複數段之單位延遲元件3-(K+1)～3-(K+3)，係因應於所接收到的段數調整訊號，而將相對於選通訊號DQS而被賦予有(Q+3)×td 3之延遲量的延遲選通訊號，作為延遲選通訊號CK2來從延遲電路DL2輸出。 於圖4的情況，延遲選通訊號CK1之延遲量係藉由下述之數式2來作表現。 Δt0-Δt1＝Q×td 3・・・數式2 延遲選通訊號CK0之延遲量係藉由下述之數式3來作表現。 Δt0＝(Q+2)×td 3・・・數式3 延遲選通訊號CK2之延遲量係藉由下述之數式4來作表現。 Δt0+Δt2＝(Q+3)×td 3・・・數式4 如同在數式2～4中所示一般，延遲選通訊號CK1之延遲量與延遲選通訊號CK0之延遲量之間之差分Δt1，係身為所經由的單位延遲元件之段數之差，於圖4的情況，係相當於2段的單位延遲元件之合計延遲量。延遲選通訊號CK0之延遲量與延遲選通訊號CK2之延遲量之間之差分Δt2，係身為所經由的單位延遲元件之段數之差，於圖4的情況，係相當於1段的單位延遲元件之合計延遲量。因此，差分Δt1以及差分Δt2，係分別身為如同在下述之數式5中所示一般之固定量。 Δt1＝2×td 3，Δt2＝td 3・・・數式5 如同在數式5中所示一般，延遲選通訊號CK1之延遲量與延遲選通訊號CK0之延遲量之間之差分Δt1和延遲選通訊號CK0之延遲量與延遲選通訊號CK2之延遲量之間之差分Δt2，係滿足數式1。 另外，在圖4中，雖係針對能夠藉由延遲電路DL2而被賦予的最小之延遲量係為3×td 3的情況而作了例示，但是，最小之延遲量係亦可為2×td 3以下，亦可為4×td 3以上。又，雖係針對Δt1為2×td 3、Δt2為td 3的情況而作了例示，但是，只要滿足數式1，則Δt1係亦可為3×td 3以上，Δt2係亦可為2×td 3以上。 如同圖2中所示一般，取樣器31，係被連接於複數之延遲電路DL1[0：7]以及延遲電路DL2與訓練電路34和輸出節點30c和偵測電路32之間。取樣器31，係具備有複數之正反器FF0[0：7]。複數之正反器FF0[0：7]，係對應於複數之延遲電路DL1[0：7]，並對應於複數(於此例中，係為8)位元之延遲資料訊號DQ’[0：7]。各正反器FF0，係從所對應之延遲電路DL1[0：7]而接收延遲資料訊號DQ’，並從延遲電路DL2而接收延遲選通訊號CK0。各正反器FF0，係將延遲資料訊號DQ’與延遲選通訊號CK0相互同步而進行取樣。複數之正反器FF0[0：7]，係將複數(於此例中，係為8)位元之資料訊號P0[0：7]，作為取樣結果而對於訓練電路34和輸出節點30c以及偵測電路32之各者作輸出。 訓練電路34，係在記憶體系統300之啟動時等，進行以會使延遲選通訊號CK0之邊緣時序成為延遲資料訊號DQ’[0：7]之資料有效窗之中央附近的方式來調整複數之延遲電路DL1[0：7]以及延遲電路DL2之延遲量的訓練。 訓練電路34，係具備有如同圖5中所示一般之複製品(replica)震盪電路8以及頻率計測電路7。圖5，係為對於訓練電路34的構成作展示之圖。複製品震盪電路8，係具備有複數段之單位延遲元件5-1～5-M(M為2以上之整數)以及反向器(inverter)6。複數段之單位延遲元件5-1～5-M以及反向器6，係被連接為環狀，並作為環形震盪器而起作用。複數段之單位延遲元件5-1～5-M，係被串聯地作連接。反向器6，係使輸入節點被與最終段之單位延遲元件5-M之輸出節點作連接，並使輸出節點被與初段之單位延遲元件5-1和頻率計測電路7作連接。 單位延遲元件5之延遲量，係亦可與單位延遲元件1、3之延遲量(參照圖3、圖4)相同。將單位延遲元件5之延遲量設為td 5，並假設由反向器6所導致的延遲量相較於單位延遲元件5之延遲量係為充分小而可忽略。此時，複製品震盪電路8之震盪頻率F，係藉由下述之數式6來作表現。 F＝1/(td 5×M×2)・・・數式6 如同在數式6中所示一般，訓練電路34，係藉由以頻率計測電路7來對於複製品震盪電路8之震盪頻率F進行頻率計測，而能夠求取出單位延遲元件5之延遲量td 5，並能夠計算出為了得到所期望之延遲量所應調整的單位延遲元件1、3之段數。訓練電路34，在訓練實行時，係因應於此計算結果而產生段數調整訊號，並對於各延遲電路DL1[0：7]、DL2作供給。 又，如同在數式6中所示一般，藉由以頻率計測電路7來對於複製品震盪電路8之震盪頻率F進行計測，係能夠檢測出起因於飄移所導致的單位延遲元件5之延遲量td 5之變動。假設當所計測出之頻率之變動量係超過了容許範圍時，從訓練實行時起，延遲選通訊號CK0之邊緣時序係會從延遲資料訊號DQ’[0：7]之資料有效窗之中央而偏離，並成為無法正常地進行取樣。 於此，假設係因應於發生有飄移一事而藉由訓練電路34來進行再訓練。起因於飄移而有所變動的複製品震盪電路8之震盪頻率F’，係藉由下述之數式7來作表現。藉由此，訓練電路34係能夠得知單位延遲元件之延遲量之變化量k。在數式7中，係對於「震盪頻率F’係變化為數式6之震盪頻率F之1/k並被計測到」的模樣有所展示。在數式7中，於數式6中之td 5係被置換為k×td 5。訓練電路34，係能夠掌握到「因應於震盪頻率變化為1/k倍一事，延遲量係變化為k倍」的狀況。 F’＝1/(k×td 5×M×2)・・・數式7 為了根據複製品震盪電路8之震盪頻率之變化量來對於延遲量進行修正，訓練電路34，係可考慮將各延遲電路DL1[0：7]、DL2之段數設為1/k，並對於所應變更的段數進行計算。 但是，在將各延遲電路DL1[0：7]、DL2之現在之段數設為1/k的情況時，係並非絕對為能夠以整數來實現總段數。因此，係亦可考慮「以使在將現在之段數設為1/k的情況時，總段數會接近整數的方式，來針對各延遲電路DL1[0：7]、DL2而將單位延遲元件之延遲量td 1、td 3的大小縮小並將段數增多」。若是將單位延遲元件之大小縮小，則起因於製造參差之影響等，延遲量td 1、td 3係會有所參差，並成為難以滿足對於延遲電路DL1[0：7]、DL2所要求之精確度。若是將段數增多，則電路面積會增大，延遲電路DL1[0：7]、DL2之成本係可能會增大。又，若是將段數增多，則延遲電路DL1[0：7]、DL2之消耗電力係會增加，記憶體介面100之消耗電力係可能會增大。 在進行再訓練的期間中，訊號處理電路112，係可考慮將自身與記憶體裝置120之間之通訊用的訊號處理中斷。於此情況，訊號處理電路112，係停止送訊用之訊號處理，而並不對於記憶體介面100供給送訊用之訊號。或者是，訊號處理電路112，係停止收訊用之訊號處理，而就算是從記憶體介面100接收有收訊用之訊號(亦即是，複數位元之資料訊號P0[0：7])亦將其拋棄。起因於此，控制器110，由於係使自身與記憶體裝置120之間之通訊訊號處理中斷，因此係會有導致通訊之有效頻寬減少的可能性。 相對於此，圖2中所示之記憶體介面100，係並不進行在訓練電路34處之再訓練。偵測電路32係偵測出相對於資料訊號的選通訊號之時序之飄移，並基於偵測結果，來使控制電路33對於延遲電路DL2進行控制而將選通訊號之延遲量朝向與飄移相對應之方向來作調整。 偵測電路32，係使用複數位元之延遲資料訊號DQ’[0：7]、延遲選通訊號CK1、延遲選通訊號CK2，來偵測出相對於各延遲資料訊號DQ’之延遲選通訊號CK0之時序的飄移。偵測電路32，係將偵測結果對於控制電路33作輸出。 偵測電路32，係被連接於複數之延遲電路DL1[0：7]以及延遲電路DL2與控制電路33之間。偵測電路32，係具備有複數之正反器FF1[0：7]、複數之正反器FF2[0：7]、判定電路321以及判定電路322。 複數之正反器FF1[0：7]，係對應於複數之延遲電路DL1[0：7]，並對應於複數位元之延遲資料訊號DQ’[0：7]。若是接收複數位元之延遲資料訊號DQ’[0：7]以及延遲選通訊號CK1，則各正反器FF1，係將所對應之延遲資料訊號DQ’與延遲選通訊號CK1相互同步而進行取樣。複數之正反器FF1[0：7]，係將複數位元之資料訊號P1[0：7]，作為取樣結果而對於複數之判定電路321[0：7]作輸出。 複數之正反器FF2[0：7]，係對應於複數之延遲電路DL1[0：7]，並對應於複數位元之延遲資料訊號DQ’[0：7]。若是接收複數位元之延遲資料訊號DQ’[0：7]以及延遲選通訊號CK2，則各正反器FF2，係將所對應之延遲資料訊號DQ’與延遲選通訊號CK2相互同步而進行取樣。複數之正反器FF2[0：7]，係將複數位元之資料訊號P2[0：7]，作為取樣結果而對於複數之判定電路322[0：7]作輸出。 複數之判定電路321[0：7]，係對應於複數之正反器FF0[0：7]，並對應於複數之正反器FF1[0：7]。各判定電路321，係判定從所對應的正反器FF0所接收之資料訊號P0之邏輯準位與從所對應之正反器FF1所接收之資料訊號P1之邏輯準位之間的不一致。各判定電路321，係若是資料訊號P0之邏輯準位與資料訊號P1之邏輯準位為不一致，則將代表不一致的發生之邏輯準位(例如，「1」)作為判定結果而對於控制電路33作輸出。各判定電路321，係若是資料訊號P0之邏輯準位與資料訊號P1之邏輯準位為一致，則將代表並非為不一致之邏輯準位(例如，「0」)作為判定結果而對於控制電路33作輸出。 複數之判定電路322[0：7]，係對應於複數之正反器FF0[0：7]，並對應於複數之正反器FF2[0：7]。各判定電路322，係判定從所對應的正反器FF0所接收之資料訊號P0之邏輯準位與從所對應之正反器FF2所接收之資料訊號P2之邏輯準位之間的不一致。各判定電路321，係若是資料訊號P0之邏輯準位與資料訊號P2之邏輯準位為不一致，則將代表不一致的發生之邏輯準位(例如，「1」)作為判定結果而對於控制電路33作輸出。各判定電路322，係若是資料訊號P0之邏輯準位與資料訊號P2之邏輯準位為一致，則將代表並非為不一致之邏輯準位(例如，「0」)作為判定結果而對於控制電路33作輸出。 例如，各判定電路321(判定電路321[0]～321[7]之各者)，係如同圖6中所示一般地而動作。圖6，係為對於判定電路321之動作作展示之圖。圖6(a)，係為針對對於判定電路321的輸入輸出之訊號之定義作展示之圖。圖6(b)，係為對於判定電路321之動作作展示之真值表。另外，在圖6中，雖係針對各判定電路321之動作作例示，但是，各判定電路322(判定電路322[0]～322[7]之各者)之動作亦係與在圖6中所示之動作相同。 如同圖6(a)中所示一般，判定電路321，係接收2個的輸入訊號A、B，並產生1個的輸出訊號Z。如同圖6(b)中所示一般，判定電路321，係若是2個的輸入訊號A、B之邏輯準位為不一致，則輸出具備有代表不一致的發生之邏輯準位(例如，「1」)之輸出訊號Z。判定電路321，係若是2個的輸入訊號A、B之邏輯準位為一致，則輸出具備有代表一致的發生之邏輯準位(例如，「0」)之輸出訊號Z。 各判定電路321，作為其之內部構成，係可適用針對圖6(a)中所示之訊號而進行圖6(b)中所示之動作的任意之電路，例如，係可採用圖7(a)～圖7(d)中所示之構成。另外，在圖7中，雖係針對各判定電路321之內部構成作例示，但是，各判定電路322(判定電路322[0]～322[7]之各者)之內部構成亦係與在圖7中所示之內部構成相同。 在圖7(a)中，判定電路321，係具備有EXOR閘G1。EXOR閘G1，係藉由第1輸入節點而接收訊號A，並藉由第2輸入節點而接收訊號B，並且從輸出節點而輸出訊號Z。EXOR閘G1，係演算出訊號A以及訊號B之排他性邏輯和，並作為演算結果而輸出訊號Z。 在圖7(b)中，判定電路321，係具備有複數之NAND閘G11～G14。NAND閘G11，係藉由第1輸入節點而接收訊號A，並藉由第2輸入節點而接收訊號B，並且輸出節點係被與NAND閘G12、G13作連接。NAND閘G12，係藉由第1輸入節點而接收訊號A，並使第2輸入節點被與NAND閘G11作連接，並且使輸出節點與NAND閘G14作連接。NAND閘G13，係使第1輸入節點被與NAND閘G11作連接，並藉由第2輸入節點而接收訊號B，並且使輸出節點與NAND閘G14作連接。NAND閘G12，係使第1輸入節點被與NAND閘G12作連接，並使第2輸入節點被與NAND閘G13作連接，並且從輸出節點而輸出訊號Z。NAND閘G11，係演算出訊號A以及訊號B之否定邏輯積，並作為演算結果而分別對於NAND閘G12、G13作輸出。NAND閘G12，係演算出訊號A以及NAND閘G11之演算結果的否定邏輯積，並將演算結果對於NAND閘G14作輸出。NAND閘G13，係演算出NAND閘G11之演算結果以及訊號B的否定邏輯積，並將演算結果對於NAND閘G14作輸出。NAND閘G14，係演算出NAND閘G12之演算結果以及NAND閘G13之演算結果的否定邏輯積，並將演算結果作為訊號Z而作輸出。 在圖7(c)中，判定電路321，係具備有複數之電晶體PM1～PM4、NM1～NM4。在電源電位以及接地電位之間，電晶體PM1、PM2、NM1、NM2係被串聯地作連接。在電源電位以及接地電位之間，電晶體PM3、PM4、NM3、NM4係被串聯地作連接。電晶體PM1、PM2、NM1、NM2之串聯連接與電晶體PM3、PM4、NM3、NM4之串聯連接，係使中間之節點N1、N2被作共通連接。 電晶體PM1，例如係身為PMOS電晶體，而使源極被與電源電位作連接，並使汲極被與電晶體PM2作連接，並且在閘極處而接收訊號BN。訊號BN，係為使訊號B作了邏輯反轉之訊號。電晶體PM2，例如係身為PMOS電晶體，而使源極被與電晶體PM1作連接，並使汲極被與節點N1作連接，並且在閘極處而接收訊號A。電晶體NM1，例如係身為NMOS電晶體，而使源極被與電晶體NM2作連接，並使汲極被與節點N1作連接，並且在閘極處而接收訊號A。電晶體NM2，例如係身為NMOS電晶體，而使源極被與接地電位作連接，並使汲極被與電晶體NM1作連接，並且在閘極處而接收訊號B。訊號Z，係從節點N1而被輸出。 電晶體PM3，例如係身為PMOS電晶體，而使源極被與電源電位作連接，並使汲極被與電晶體PM4作連接，並且在閘極處而接收訊號B。電晶體PM4，例如係身為PMOS電晶體，而使源極被與電晶體PM3作連接，並使汲極被與節點N2作連接，並且在閘極處而接收訊號AN。訊號AN，係為使訊號A作了邏輯反轉之訊號。電晶體NM3，例如係身為NMOS電晶體，而使源極被與電晶體NM4作連接，並使汲極被與節點N2作連接，並且在閘極處而接收訊號AN。電晶體NM4，例如係身為NMOS電晶體，而使源極被與接地電位作連接，並使汲極被與電晶體NM3作連接，並且在閘極處而接收訊號BN。訊號Z，係從節點N2而被輸出。 在圖7(d)中，判定電路321，係具備有複數之電晶體PM11、PM12、NM11、NM12。電晶體PM11以及電晶體NM11，係使源極、汲極分別被作共通連接，而構成傳輸閘(Transfer gate)TG1。傳輸閘TG1，係藉由輸入節點而接收訊號B，並藉由反轉閘而接收訊號A，並藉由非反轉閘而接收訊號AN，並且從輸出節點而輸出訊號Z。電晶體PM12以及電晶體NM12，係使源極、汲極分別被作共通連接，而構成傳輸閘TG2。傳輸閘TG2，係藉由輸入節點而接收訊號BN，並藉由反轉閘而接收訊號AN，並藉由非反轉閘而接收訊號A，並且從輸出節點而輸出訊號Z。 電晶體PM11，例如係身為PMOS電晶體，而使源極被與輸入節點Nin1以及電晶體NM11之汲極作連接，並使汲極被與輸出節點Nout作連接，並且在閘極處而接收訊號A。電晶體NM11，例如係身為NMOS電晶體，而使汲極被與輸入節點Nin1以及電晶體PM11之源極作連接，並使源極被與輸出節點Nout作連接，並且在閘極處而接收訊號AN。電晶體PM12，例如係身為PMOS電晶體，而使源極被與輸入節點Nin2以及電晶體NM12之汲極作連接，並使汲極被與輸出節點Nout作連接，並且在閘極處而接收訊號AN。電晶體NM12，例如係身為NMOS電晶體，而使汲極被與輸入節點Nin2以及電晶體PM12之源極作連接，並使源極被與輸出節點Nout作連接，並且在閘極處而接收訊號A。訊號Z，係從輸出節點Nout而被輸出。 如同圖2中所示一般，控制電路33，係被連接於偵測電路32與延遲電路DL2之間。若是藉由偵測電路32而偵測到飄移，則控制電路33，係對於延遲電路DL2進行控制，而將各延遲選通訊號CK0、CK1、CK2之延遲量Δt0、Δt0-Δt1、Δt0+Δt2朝向與該飄移相對應之方向作調整。亦即是，控制電路33，係產生將各延遲選通訊號CK0、CK1、CK2之延遲量Δt0、Δt0-Δt1、Δt0+Δt2朝向與飄移相對應之方向而作調整的段數調整訊號，並對於延遲電路DL2作供給。 此時，當差分之延遲量Δt1、Δt2係身為固定量的情況時，控制電路33，係亦可將延遲量Δt0、延遲量Δt0-Δt1、延遲量Δt0+Δt2以互為相同之變更量來作變更。 又，當建立(setup)之時序餘裕為具有相較於保持(hold)之時序餘裕而更為嚴苛之傾向的情況時，差分之延遲量Δt1、Δt2，係亦可滿足數式1之關係。於此情況，若是藉由偵測電路32而偵測到飄移，則控制電路33，係一面滿足數式1之關係，一面對於延遲量Δt0、延遲量Δt0-Δt1、延遲量Δt0+Δt2分別作調整。 例如，控制電路33，係從複數之判定電路321[0：7]而接收判定結果，並從複數之判定電路322[0：7]而接收判定結果。控制電路33，係基於複數之判定電路321[0：7]之判定結果與複數之判定電路322[0：7]之判定結果，而對於延遲電路DL2作控制，並將延遲量Δt0、延遲量Δt0-Δt1、延遲量Δt0+Δt2分別朝向會使不一致被消除的方向來作調整。 控制電路33，當從複數之判定電路321[0：7]之中之至少1個的判定電路321(321[0]～321[7]之任一者)而接收了代表不一致之發生之判定結果的情況時，係對於延遲電路DL2作控制，而使延遲量Δt0、延遲量Δt0-Δt1、延遲量Δt0+Δt2分別作增加。此時，控制電路33，係亦可使延遲量Δt0、延遲量Δt0-Δt1、延遲量Δt0+Δt2分別作Δt1之增加。藉由此，當起因於飄移而導致延遲資料訊號DQ’之建立(setup)之時序餘裕有所減少的情況時，係能夠將延遲選通訊號CK0之邊緣時序朝向對於資料有效窗之中央附近作接近的方向來以微小時間(例如，Δt1)而作橫移。 控制電路33，當從複數之判定電路322[0：7]之中之至少1個的判定電路322(322[0]～322[7]之任一者)而接收了代表不一致之發生之判定結果的情況時，係對於延遲電路DL2作控制，而使延遲量Δt0、延遲量Δt0-Δt1、延遲量Δt0+Δt2分別作減少。此時，控制電路33，係亦可使延遲量Δt0、延遲量Δt0-Δt1、延遲量Δt0+Δt2分別作Δt2之減少。藉由此，當起因於飄移而導致延遲資料訊號DQ’之保持(hold)之時序餘裕有所減少的情況時，係能夠將延遲選通訊號CK0之邊緣時序朝向對於資料有效窗之中央附近作接近的方向來以微小時間(例如，Δt2)而作橫移。 接著，針對在記憶體介面100中的訓練，使用圖8來作說明。圖8(a)～圖8(d)，係分別為對於訓練作展示之波形圖。在圖8(a)～圖8(d)中，係分別將使複數之延遲資料訊號DQ’[0]～DQ’[7]之波形作了重疊後的波形，作為延遲資料訊號DQ’[0：7]之波形來作展示。在圖8(a)～圖8(d)中，為了方便說明，係將在延遲資料訊號DQ’[0：7]之波形處的左側之邊緣，稱作左邊緣，並將在延遲資料訊號DQ’[0：7]之波形處的右側之邊緣，稱作右邊緣。 如同圖8(a)中所示一般，複數之延遲資料訊號DQ’[0]～DQ’[7]，左邊緣之時序雖係概略成為相近之時序，但是係存在有些許的參差，右邊緣之時序雖係概略成為相近之時序，但是係存在有些許的參差。此事，係起因於「輸入緩衝15與記憶體裝置120之間之訊號線之長度」和「記憶體裝置120之特性」為在複數位元之資料訊號DQ[0：7]之間而有所參差，所導致者。因此，延遲資料訊號DQ’[0：7]之資料有效窗TPw，係成為複數之延遲資料訊號DQ’[0]～DQ’[7]之中之最慢的左邊緣之時序～複數之延遲資料訊號DQ’[0]～DQ’[7]之中之最快的右邊緣之時序之間的期間。若是將對應於延遲選通訊號CK0之半周期之波形處理之單位期間設為1UI(Unit Interval)，則延遲資料訊號DQ’[0：7]之資料有效窗TPw，係成為相較於1UI而時間性而言為更些許短的期間。 在訓練之初期狀態下，係將延遲選通訊號CK0之上揚邊緣時序，設為基準之時序t0。基準之時序t0，多會有從延遲資料訊號DQ’[0：7]之資料有效窗TPw之中央而有所偏移的情形。訓練電路34，係一面將藉由延遲電路DL2之段數調整訊號來進行調整的段數作固定，一面將藉由複數之延遲電路DL1[0：7]之段數調整訊號來進行調整的段數逐漸地(例如，一次1段地)作增加。 藉由此，訓練電路34，係如同在圖8(b)中所示一般，使資料有效窗TPw之開始時序與基準之時序t0相互一致。訓練電路34，係若是複數位元之資料訊號P0[0：7]之中之至少1個的資料訊號P0之邏輯準位為反轉，則能夠判斷資料有效窗TPw之開始時序係與基準之時序t0略一致。 之後，訓練電路34，係一面將藉由複數之延遲電路DL1[0：7]之段數調整訊號來進行調整的段數作固定，一面將藉由延遲電路DL2之段數調整訊號來進行調整的段數逐漸地(例如，一次1段地)作增加。藉由此，訓練電路34，係如同在圖8(c)中所示一般，使延遲選通訊號CK0之上揚邊緣時序與資料有效窗TPw之結束時序t1相互一致。訓練電路34，係若是複數位元之資料訊號P0[0：7]之中之至少1個的資料訊號P0之邏輯準位為反轉，則能夠判斷延遲選通訊號CK0之上揚邊緣時序係與資料有效窗TPw之結束時序t1略一致。 訓練電路34，係將在圖8(b)中所作了調整之段數與在圖8(c)中所作了調整之段數之間之差分設為略1/2倍，並對於在圖8(b)中所作了調整之段數而加算上被作了略1/2倍之差分之段數，而求取出應藉由延遲電路DL2而進行調整之段數。訓練電路34，係一面將藉由複數之延遲電路DL1[0：7]之段數調整訊號來進行調整的段數作固定，一面將藉由延遲電路DL2之段數調整訊號來進行調整的段數設定為所求取出之段數。 藉由此，訓練電路34，係如同在圖8(d)中所示一般，使延遲選通訊號CK0之上揚邊緣時序與資料有效窗TPw之中央部分之時序t01相互一致。與此一同地，訓練電路34，係使延遲選通訊號CK1之上揚邊緣時序與從資料有效窗TPw之中央部分之時序t01起而更Δt1之前的時序t11相互一致。訓練電路34，係使延遲選通訊號CK2之上揚邊緣時序與從資料有效窗TPw之中央部分之時序t01起而更Δt2之後的時序t21相互一致。 此時，由延遲電路DL2所致之延遲選通訊號CK0之延遲量Δt0，係相當於相對於選通訊號DQS之上揚邊緣時序的時序t01之延遲量。同樣的，由延遲電路DL2所致之延遲選通訊號CK1之延遲量Δt0-Δt1，係相當於從相對於選通訊號DQS之上揚邊緣時序的時序t01之延遲量而減算了差分Δt1後之延遲量，並相當於相對於選通訊號DQS之上揚邊緣時序的時序t11之延遲量。由延遲電路DL2所致之延遲選通訊號CK2之延遲量Δt0+Δt1，係相當於對相對於選通訊號DQS之上揚邊緣時序的時序t01之延遲量而加算了差分Δt2後之延遲量，並相當於相對於選通訊號DQS之上揚邊緣時序的時序t21之延遲量。 在圖8(d)之狀態下，訓練電路34係完成訓練。此時，由於延遲選通訊號CK0之上揚邊緣時序係位於資料有效窗TPw之中央部分，因此，係能夠容易地確保相對於延遲選通訊號CK0之延遲資料訊號DQ’[0：7]的建立、保持之時序餘裕。 接著，針對訓練之流程，使用圖9來作說明。圖9，係為對於訓練的流程作展示之流程圖。 記憶體介面100，係使訓練之實行待機，直到成為記憶體系統300之啟動時等的應實行訓練之時序為止(S1，No)。 記憶體介面100，係若是成為應實行訓練之時序(S1，Yes)，則對於延遲資料訊號DQ’[0：7]之資料有效窗TPw之左邊緣進行探索(S2)。例如，記憶體介面100，係在將延遲選通訊號CK0之延遲量作了固定的狀態下，使延遲資料訊號DQ’[0：7]之延遲量逐漸變化，而使延遲選通訊號CK0之上揚邊緣與資料有效窗TPw之開始時序略一致。 接著，記憶體介面100，係對於延遲資料訊號DQ’[0：7]之資料有效窗TPw之右邊緣進行探索(S3)。例如，記憶體介面100，係在將延遲資料訊號DQ’[0：7]之延遲量作了固定的狀態下，使延遲選通訊號CK0之延遲量逐漸變化，而使延遲選通訊號CK0之上揚邊緣與資料有效窗TPw之結束時序略一致。 接著，記憶體介面100，係使延遲選通訊號CK0之上揚邊緣與資料有效窗TPw之中央相合致(S4)。例如，記憶體介面100，係能夠藉由以會成為延遲選通訊號CK0之在S2處的延遲量與在S3處的延遲量之間之中間之延遲量的方式來作控制，來使延遲選通訊號CK0之上揚邊緣與資料有效窗TPw之中央相合致。另外，此時，記憶體介面100，係將相對於選通訊號DQS之延遲選通訊號CK0之延遲量設為Δt0。藉由此，記憶體介面100，係能夠使飄移檢測用之延遲選通訊號CK1、CK2亦與資料有效窗TPw之中央附近相合致。亦即是，記憶體介面100，係使選通訊號DQS作延遲量Δt0之延遲並產生延遲選通訊號CK0。記憶體介面100，係使選通訊號DQS作延遲量Δt0-Δt1之延遲並產生延遲選通訊號CK1。記憶體介面100，係使選通訊號DQS作延遲量Δt0+Δt2之延遲並產生延遲選通訊號CK2。 接著，使用圖10，針對當朝向使建立(setup)之時序餘裕減少的方向而產生有飄移的情況時之延遲控制動作作說明。圖10，係為對於延遲控制動作作展示之波形圖。 若是在訓練後發生溫度變動及/或電源電壓變動，則會有從訓練實行時起而資料訊號及/或選通訊號之時序有所飄移並成為圖10(a)中所示之狀態的情形。於此情況，建立(setup)之時序餘裕係減少。 在圖10(a)所示之狀態下，延遲選通訊號CK1之上揚邊緣時序t11，係落於資料有效窗TPw之外，並成為相較於資料有效窗TPw之開始時序t0而更些許提前的時序。此時，延遲選通訊號CK0，係從資料有效窗TPw之中央起而朝向延遲資料訊號DQ’[0：7]之左邊緣側接近，延遲資料訊號DQ’[0：7]的建立之時序餘裕係減少。 因應於此，複數之判定電路321[0：7]之中之至少1個的判定電路321，係將代表不一致的發生之邏輯準位(例如，「1」)作為判定結果而對於控制電路33作輸出。此時，複數之判定電路322[0：7]，係均將代表一致之邏輯準位(例如，「0」)作為判定結果而對於控制電路33作輸出。控制電路33，係因應於從至少1個的判定電路321而接收了代表不一致之發生之判定結果一事，而對於延遲電路DL2作控制，並使延遲量Δt0、延遲量Δt0-Δt1、延遲量Δt0+Δt2分別作增加。此時，控制電路33，係亦可使延遲量Δt0、延遲量Δt0-Δt1、延遲量Δt0+Δt2分別作Δt1之增加。 藉由此，如同在圖10(b)中所示一般，延遲選通訊號CK0、延遲選通訊號CK1、延遲選通訊號CK2之各上揚邊緣時序t01、t11、t21係以某一個量(例如，Δt1)而作橫移，並成為t02、t12、t22。亦即是，係能夠將延遲選通訊號CK0之上揚邊緣時序朝向對於資料有效窗TPw之中央附近作接近的方向來以微小時間(例如，Δt1)而作橫移。其結果，係能夠一面繼續進行與記憶體裝置120之間之通訊訊號處理，一面確保建立(setup)的時序餘裕。 接著，使用圖11，針對當朝向使保持(hold)之時序餘裕減少的方向而產生有飄移的情況時之延遲控制動作作說明。圖11，係為對於延遲控制動作作展示之波形圖。 若是在訓練後發生溫度變動及/或電源電壓變動，則會有從訓練實行時起而資料訊號及/或選通訊號之時序有所飄移並成為圖11(a)中所示之狀態的情形。於此情況，保持(hold)之時序餘裕係減少。 在圖11(a)所示之狀態下，延遲選通訊號CK2之上揚邊緣時序t21，係落於資料有效窗TPw之外，並成為相較於資料有效窗TPw之結束時序t1而更些許延後的時序。此時，延遲選通訊號CK0，係從資料有效窗TPw之中央起而朝向延遲資料訊號DQ’[0：7]之右邊緣側接近，延遲資料訊號DQ’[0：7]的保持之時序餘裕係減少。 因應於此，複數之判定電路322[0：7]之中之至少1個的判定電路322，係將代表不一致的發生之邏輯準位(例如，「1」)作為判定結果而對於控制電路33作輸出。此時，複數之判定電路321[0：7]，係均將代表一致之邏輯準位(例如，「0」)作為判定結果而對於控制電路33作輸出。控制電路33，係因應於從至少1個的判定電路322而接收了代表不一致之發生之判定結果一事，而對於延遲電路DL2作控制，並使延遲量Δt0、延遲量Δt0-Δt1、延遲量Δt0+Δt2分別作減少。此時，控制電路33，係亦可使延遲量Δt0、延遲量Δt0-Δt1、延遲量Δt0+Δt2分別作Δt2之減少。 藉由此，如同在圖11(b)中所示一般，延遲選通訊號CK0、延遲選通訊號CK1、延遲選通訊號CK2之各上揚邊緣時序t01、t11、t21係以某一個量(例如，Δt2)而作橫移，並成為t03、t13、t23。亦即是，係能夠將延遲選通訊號CK0之上揚邊緣時序朝向對於資料有效窗TPw之中央附近作接近的方向來以微小時間(例如，Δt2)而作橫移。其結果，係能夠一面繼續進行與記憶體裝置120之間之通訊訊號處理，一面確保保持(hold)的時序餘裕。 接著，針對延遲控制動作之流程，使用圖12來作說明。圖12，係為對於延遲控制動作的流程作展示之流程圖。 記憶體介面100，係產生延遲選通訊號CK0、CK1、CK2(S11)。記憶體介面100，係使選通訊號DQS作延遲量Δt0之延遲並產生延遲選通訊號CK0。記憶體介面100，係使選通訊號DQS作延遲量Δt0-Δt1之延遲並產生延遲選通訊號CK1。記憶體介面100，係使選通訊號DQS作延遲量Δt0+Δt2之延遲並產生延遲選通訊號CK2。 記憶體介面100，係使用延遲資料訊號DQ’[0：7]、延遲選通訊號CK0、延遲選通訊號CK1、延遲選通訊號CK2，來偵測出相對於延遲資料訊號DQ’[0：7]之延遲選通訊號CK0之時序的飄移。具體而言，記憶體介面100，係進行以下之S12、S14之處理。 記憶體介面100，係使用延遲資料訊號DQ’[0：7]、延遲選通訊號CK0、延遲選通訊號CK1、延遲選通訊號CK2，來判定相對於延遲資料訊號DQ’[0：7]之延遲選通訊號CK0之時序是否有朝向左邊緣側飄移(S12)。記憶體介面100，當在複數之判定電路321[0：7]之中之至少1個的判定電路321處而被判定有不一致之發生的情況時，係能夠判定相對於延遲資料訊號DQ’[0：7]之延遲選通訊號CK0之時序為有朝向左邊緣側飄移。記憶體介面100，當在複數之判定電路321[0：7]之任1者的判定電路321處均並未被判定有不一致之發生的情況時，係能夠判定相對於延遲資料訊號DQ’[0：7]之延遲選通訊號CK0之時序並未朝向左邊緣側飄移。 當相對於延遲資料訊號DQ’[0：7]之延遲選通訊號CK0之時序為有朝向左邊緣側飄移的情況時(S12，Yes)，記憶體介面100，係使延遲選通訊號CK0、CK1、CK2之延遲量分別作增加(S13)。例如，記憶體介面100，係亦可使延遲選通訊號CK0、CK1、CK2之延遲量分別作Δt1之增加。 當相對於延遲資料訊號DQ’[0：7]之延遲選通訊號CK0之時序並未朝向左邊緣側而飄移的情況時(S12，No)，記憶體介面100，係使用延遲資料訊號DQ’[0：7]、延遲選通訊號CK0、延遲選通訊號CK1、延遲選通訊號CK2，來判定相對於延遲資料訊號DQ’[0：7]之延遲選通訊號CK0之時序是否有朝向右邊緣側飄移(S14)。記憶體介面100，當在複數之判定電路322[0：7]之中之至少1個的判定電路322處而被判定有不一致之發生的情況時，係能夠判定相對於延遲資料訊號DQ’[0：7]之延遲選通訊號CK0之時序為有朝向右邊緣側飄移。記憶體介面100，當在複數之判定電路322[0：7]之任1者的判定電路322處均並未被判定有不一致之發生的情況時，係能夠判定相對於延遲資料訊號DQ’[0：7]之延遲選通訊號CK0之時序並未朝向右邊緣側飄移。 當相對於延遲資料訊號DQ’[0：7]之延遲選通訊號CK0之時序為有朝向右邊緣側飄移的情況時(S14，Yes)，記憶體介面100，係使延遲選通訊號CK0、CK1、CK2之延遲量分別作減少(S15)。例如，記憶體介面100，係亦可使延遲選通訊號CK0、CK1、CK2之延遲量分別作Δt2之減少。 當相對於延遲資料訊號DQ’[0：7]之延遲選通訊號CK0之時序並未朝向右邊緣側飄移的情況時(S14，No)，作為並未偵測到飄移之結果，記憶體介面100，係使處理回到S11。 如同上述一般，在本實施形態中，於記憶體介面100處，係偵測出相對於資料訊號的選通訊號之時序之飄移並將選通訊號之延遲量朝向與飄移相對應之方向來作調整。藉由此，係能夠將資料訊號以及選通訊號之延遲量作適當化，而能夠一面繼續進行與記憶體裝置120之間之通訊訊號處理，一面確保資料訊號之建立、保持的時序餘裕。 另外，在能夠忽視建立(setup)之時序餘裕與保持(hold)之時序餘裕之間之差異的情況時，差分之延遲量Δt1、Δt2，係亦可設為均等。亦即是，延遲選通訊號CK1之延遲量與延遲選通訊號CK0之延遲量之間之差分Δt1、和延遲選通訊號CK0之延遲量與延遲選通訊號CK2之延遲量之間之差分Δt2，係亦可為均等。又，於此情況，在圖10(a)的情況中而使各延遲選通訊號CK0、CK1、CK2之邊緣時序作橫移之量、與在圖11(a)的情況中而使各延遲選通訊號CK0、CK1、CK2之邊緣時序作橫移之量，係亦可使絕對值為均等。 或者是，在實施形態中，雖係針對在訓練後而發生起因於溫度變動及/或電源電壓變動所導致的資料訊號及/或選通訊號之時序之飄移的情況而作例示，但是，飄移係亦會有在訓練期間中而發生的可能性。因此，記憶體介面100，係亦可在訓練期間中，藉由以訓練電路34所致之訓練來設定延遲選通訊號CK0、CK1、CK2之延遲量，之後，藉由偵測電路32以及控制電路33而對於延遲選通訊號CK0、CK1、CK2之延遲量進行微調。例如，記憶體介面100，係亦可在訓練期間中，藉由訓練電路34來進行圖9之S1～S4之處理，之後，藉由偵測電路32以及控制電路33而進行圖12之S11～S15之處理。藉由此，係能夠提昇訓練之精確度。又，例如，記憶體介面100，係亦可在訓練期間中，替代訓練電路34，而藉由偵測電路32以及控制電路33來進行圖9之S1～S4之處理。 雖係針對本發明之數種實施形態作了說明，但是，該些實施形態，係僅為作為例子所提示者，而並非為對於本發明之範圍作限定者。此些之新穎的實施形態，係可藉由其他之各種形態來實施，在不脫離發明之要旨的範圍內，係可進行各種之省略、置換、變更。此些之實施形態或其變形，係亦被包含於發明之範圍或要旨中，並且亦被包含在申請專利範圍中所記載的發明及其均等範圍內。
31:取樣器 32:偵測電路 33:控制電路 100:記憶體介面 120:記憶體裝置 130:有線通訊路徑 300:記憶體系統
[圖1]係為對於實施形態之記憶體系統的構成作展示之圖。 [圖2]係為對於在實施形態中之記憶體介面的構成作展示之圖。 [圖3]係為對於在實施形態中之資料訊號用之延遲電路的構成作展示之圖。 [圖4]係為對於在實施形態中之選通訊號用之延遲電路的構成作展示之圖。 [圖5]係為對於在實施形態中之訓練電路的構成作展示之圖。 [圖6(a)]係為對於在實施形態中之對於判定電路的輸入輸出訊號之定義作展示之圖。 [圖6(b)]係為對於在實施形態中之判定電路的動作作展示之真值表。 [圖7(a)～圖7(d)]係為對於在實施形態中之判定電路的內部構成例作展示之圖。 [圖8(a)～圖8(d)]係為對於在實施形態中之訓練作展示之波形圖。 [圖9]係為對於在實施形態中之訓練的流程作展示之流程圖。 [圖10(a)～圖10(b)]係為對於在實施形態中之延遲控制動作作展示之波形圖。 [圖11(a)～圖11(b)]係為對於在實施形態中之延遲控制動作作展示之波形圖。 [圖12]係為對於在實施形態中之延遲控制動作的流程作展示之流程圖。
100:記憶體介面 110:控制器 111:主機介面 112:訊號處理電路 120:記憶體裝置 130:有線通訊路徑 131:匯流排配線 200:主機 300:記憶體系統

Claims (8)

  1. 一種記憶體系統，係具備有： 記憶體裝置；和 介面電路，係經由有線通訊路徑而被與前述記憶體裝置作連接， 前述介面電路，係具備有： 第1延遲電路，係對於資料訊號賦予延遲量而產生延遲資料訊號；和 第2延遲電路，係產生使與前述資料訊號相互同步之選通(strobe)訊號以第1延遲量來作了延遲之第1延遲選通訊號、和使前述選通訊號以較前述第1延遲量而更少之第2延遲量來作了延遲之第2延遲選通訊號、以及使前述選通訊號以較前述第1延遲量而更多之第3延遲量來作了延遲之第3延遲選通訊號；和 偵測電路，係使用前述延遲資料訊號、前述第1延遲選通訊號、前述第2延遲選通訊號、前述第3延遲選通訊號，來偵測出相對於前述延遲資料訊號之前述第1延遲選通訊號之時序的飄移(drift)；和 控制電路，係將前述第1延遲量、前述第2延遲量以及前述第3延遲量朝向與前述飄移相對應之方向來作調整。
  2. 如請求項1所記載之記憶體系統，其中， 前述第1延遲量與前述第2延遲量之間之差分、和前述第1延遲量與前述第3延遲量之間之差分，係分別為固定量， 前述控制電路，係將前述第1延遲量、前述第2延遲量、前述第3延遲量相互以相同之變更量來作變更。
  3. 如請求項1所記載之記憶體系統，其中， 前述第1延遲量與前述第2延遲量之間之第1差分，係較前述第1延遲量與前述第3延遲量之間之第2差分而更大， 前述控制電路，係一面將前述第1差分為較前述第2差分而更大之關係作維持，一面分別對於前述第1延遲量、前述第2延遲量、前述第3延遲量作變更。
  4. 如請求項1所記載之記憶體系統，其中，係更進而具備有： 取樣器，係具備有第1正反器，該第1正反器，係具有接收前述延遲資料訊號之第1節點和接收前述第1延遲選通訊號之第2節點， 前述偵測電路，係具備有： 第2正反器，係具有接收前述延遲資料訊號之第3節點和接收前述第2延遲選通訊號之第4節點；和 第3正反器，係具有接收前述延遲資料訊號之第5節點和接收前述第3延遲選通訊號之第6節點；和 第1判定電路，係判定從前述第1正反器所輸出之第1準位與從前述第2正反器所輸出之第2準位之間的一致或不一致；和 第2判定電路，係判定前述第1準位與從前述第3正反器所輸出之第3準位之間的一致或不一致， 前述控制電路，係基於前述第1判定電路之判定結果與前述第2判定電路之判定結果，而將前述第1延遲量、前述第2延遲量、前述第3延遲量朝向會使藉由前述第1判定電路或前述第2判定電路所判定出之不一致被消除的方向來作調整。
  5. 如請求項4所記載之記憶體系統，其中， 前述控制電路，當藉由前述第1判定電路而被判定為不一致的情況時，係使前述第1延遲量、前述第2延遲量、前述第3延遲量分別減少，當藉由前述第2判定電路而被判定為不一致的情況時，係使前述第1延遲量、前述第2延遲量、前述第3延遲量分別增加。
  6. 如請求項4所記載之記憶體系統，其中， 前述有線通訊路徑，係包含複數位元寬幅之匯流排配線， 前述記憶體系統，係具備有複數之前述第1延遲電路、複數之前述第1正反器、複數之前述第2正反器、複數之前述第3正反器、複數之前述第1判定電路、複數之前述第2判定電路， 前述複數之第1延遲電路，係從前述記憶體裝置經由前述匯流排配線而平行地接收複數位元之資料， 前述複數之第1正反器，係對應於前述複數之第1延遲電路，各別的前述第1節點係被與所對應之第1延遲電路作連接， 前述複數之第2正反器，係對應於前述複數之第1延遲電路，各別的前述第3節點係被與所對應之第1延遲電路作連接， 前述複數之第3正反器，係對應於前述複數之第1延遲電路，各別的前述第5節點係被與所對應之第1延遲電路作連接， 前述複數之第1判定電路，係對應於前述複數之第1正反器，並對應於前述複數之第2正反器，並且判定從各別所對應的第1正反器所輸出之第1準位與從各別所對應的第2正反器所輸出之第2準位之間的不一致， 前述複數之第2判定電路，係對應於前述複數之第1正反器，並對應於前述複數之第3正反器，並且判定從各別所對應的第1正反器所輸出之第1準位與從各別所對應的第3正反器所輸出之第3準位之間的不一致， 前述控制電路，係基於前述複數之第1判定電路之判定結果與前述複數之第2判定電路之判定結果，而將前述第1延遲量、前述第2延遲量、前述第3延遲量朝向會使藉由前述複數之第1判定電路或前述複數之第2判定電路所判定出之不一致被消除的方向來作調整。
  7. 一種延遲控制方法，係包含有： 對於從記憶體裝置而經由有線通訊路徑所接收的資料訊號賦予延遲量而產生延遲資料訊號，並且產生使與前述資料訊號相互同步之選通(strobe)訊號以第1延遲量來作了延遲之第1延遲選通訊號、和使前述選通訊號以較前述第1延遲量而更少之第2延遲量來作了延遲之第2延遲選通訊號、以及使前述選通訊號以較前述第1延遲量而更多之第3延遲量來作了延遲之第3延遲選通訊號之步驟；和 使用前述延遲資料訊號、前述第1延遲選通訊號、前述第2延遲選通訊號、前述第3延遲選通訊號，來偵測出相對於前述延遲資料訊號之前述第1延遲選通訊號之時序的飄移(drift)之步驟；和 將前述第1延遲量、前述第2延遲量以及前述第3延遲量朝向與前述飄移相對應之方向來作調整之步驟。
  8. 如請求項7所記載之延遲控制方法，其中， 前述進行偵測之步驟，係包含有： 判定使前述延遲資料訊號與前述第1延遲選通訊號相互同步而被第1正反器所保持並被作輸出之第1準位和使前述延遲資料訊號與前述第2延遲選通訊號相互同步而被第2正反器所保持並被作輸出之第2準位之間的不一致之步驟；和 判定前述第1準位和使前述延遲資料訊號與前述第3延遲選通訊號相互同步而被第3正反器所保持並被作輸出之第3準位之間的不一致之步驟， 前述進行調整之步驟，係包含有： 基於前述第1準位以及前述第2準位之不一致之判定結果、和前述第1準位以及前述第3準位之不一致之判定結果，而將前述第1延遲量、前述第2延遲量、前述第3延遲量朝向會使前述第1準位以及前述第2準位之不一致或者是前述第1準位以及前述第3準位之不一致被消除的方向來作調整之步驟。
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