JP5303830B2 - ピリオドジッタキャンセル回路、静的位相差キャンセル回路、ピリオドジッタ測定回路、静的位相差測定回路及び位相差調整回路 - Google Patents

Description

本発明は、半導体集積回路に搭載されるピリオドジッタ（Period Jitter）キャンセル回路、静的位相差キャンセル回路、ピリオドジッタ測定回路、静的位相差測定回路及び位相差調整回路に関する。

ＬＳＩ（大規模集積回路）では、動作時、電力消費により電源電圧が変動し、また、信号配線間にはクロストークノイズが発生する。これら電源電圧変動やクロストークノイズは、ＬＳＩ内の信号の伝搬遅延時間を動的に変動させて、ＬＳＩの動作速度を低下させる。以下、この動的遅延変動をジッタ（Jitter）と呼ぶ。

ＬＳＩでは、電源電圧変動やクロストークノイズを抑えるために種々の対策が採られているが、ＬＳＩの面積的な限界から、ジッタを完全に抑えるための対策を採ることができず、電源電圧変動やクロストークノイズを抑える対策では、ジッタを零にすることは困難である。他方、ＬＳＩ内の信号伝送の高速化や、ＬＳＩ間の信号伝送の高速化に伴い、タイミングマージンが著しく少なくなっており、ジッタの影響が大きくなっている。

ジッタの中でも、ソースシンクロナス転送方式の信号伝送系のタイミングに影響を与えるのは、クロック信号の周期の変動分であるピリオドジッタである。このピリオドジッタの影響を低減する方法として、例えば、電圧変動を感知して出力回路の駆動能力を変更してピリオドジッタの影響を低減する方法や、電圧変動を感知して出力回路の入力端子への信号の遅延観測点をずらす方法が採られている。しかしながら、これらの方法では、ピリオドジッタをある程度低減することはできるが、量的に正確にピリオドジッタを低減することができないという問題点がある。

また、ピリオドジッタ以外で信号伝送系のタイミングマージンに影響を与えるものに、同一周期の２信号間に存在する周期性のある一定幅の位相差（遅延差）、いわゆる静的位相差というものがある。例えば、ＬＳＩに搭載されたＰＬＬ（位相同期ループ）における基準クロック信号と帰還クロック信号との間に存在してしまう周期性のある一定値の位相差や、外部からＬＳＩに与えられる基準クロック信号（コモンクロック信号）と、この基準クロック信号の下流のクロック信号に同期して出力されるデータ信号との間に存在してしまう周期性のある一定値の位相差などである。これら静的位相差は、シンクロナス転送方式の信号伝送系のタイミングマージンに影響を与える。

ＬＳＩでは、その高速化に伴い、タイミングマージンに占める静的位相差の割合が増えており、静的位相差は、高速信号伝送を実現する上では低減すべき要因となっている。例えば、特許文献５に記載の技術では、ＤＬＬ（遅延同期ループ）を用いてクロック信号の位相差を低減する方法をとっているが、ＤＬＬは面積が非常に大きいので、ＬＳＩのコストに影響してしまうという問題点がある。

また、ＬＳＩにおいては、微細化によりプロセスばらつきが大きくなった。また、微細化に伴う高集積化により消費電力が大きくなり、動作時における発熱及び電圧降下（ＩＲドロップや動的な電圧変動）が大きくなった。これらプロセスばらつき、温度変化、電圧変動といった動作条件の変化のために、ＬＳＩのタイミング変動は大きくなり、ＬＳＩのタイミングをその規定値（ＡＣ特性）内に収めるのに必要なタイミング設計が非常に困難となっている。

ＬＳＩのタイミング規定値（ＡＣ特性）は、クロック信号などの基準信号に対して決められており、基準信号とデータ信号との位相差で調整されている。しかし、プロセスばらつき、温度変化、電圧変化により位相差は変動するので、タイミング規格値は最小値と最大値を持つ。例えば、ＰＣＩ（６６ＭＨz）インターフェースでは、出力タイミングは、最小値２nsec、最大値６nsecという規定がある。プロセスばらつき、温度変化、電圧変化によるトランジスタ性能のばらつきが大きいと、最小値と最大値の幅が広がり、ＬＳＩの特性は悪くなってしまう。

このような状況を打開するために、例えば、（１）位相比較器を使って、対象２信号の位相差が所定の位相差となるように調整する方法や、（２）ＤＬＬを使って、対象２信号の位相差を設定する方法が考えられている。（１）、（２）の方法はともに自律的に位相差の変動を補正するという点において優れた方式ではあるが、重大な問題点がある。

（１）の方法においては、“所定の位相差”を設定する遅延回路がプロセスばらつき、温度変化、電圧変動の影響を受け、所定の値を保つことができないため、目的とする自律的位相差調整の性能や精度が低下するという問題点がある。そのため、位相差を零にするという技術は多いが、位相差を設定するというものはほとんど無い。（２）の方法においては、ＤＬＬの面積が大きく面積オーバーヘッドが大きいことが問題となる。よって、プロセスばらつき、温度変化、電圧変動の影響下でも遅延回路の遅延変動を十分に抑える技術が必要となる。
特開２００１−１６６００７号公報 特開２００４−０８５２３６号公報 特開２００３−２１８６８９号公報 特開２００３−２３４６４８号公報 特開２００２−０４９４３８号公報 特開２００２−０８４１８６号公報 特開２００３−２７３７２８号公報 特開２００４−７８６６０号公報 特開２００１−１１１４１５号公報 特開２００４−１４６０５７号公報

本発明の第１の目的は、データ転送系のタイミングマージンを増やし、データ転送の高速化を可能とするピリオドジッタキャンセル回路を提供することにある。本発明の第２の目的は、データ転送系のタイミングマージンを増やし、データ転送の高速化を可能とする静的位相差キャンセル回路を提供することにある。

本発明の第３の目的は、クロック信号のピリオドジッタを高精度で測定することができるピリオドジッタ測定回路を提供することにある。本発明の第４の目的は、比較クロック信号の基準クロック信号に対する静的位相差を高精度で測定することができる静的位相差測定回路を提供することにある。

本発明の第５の目的は、所定のクロック信号間の静的位相差の変動を自律的に調整することができるようにし、プロセスばらつき、温度変化、電圧変動による所定のクロック信号間の静的位相差の変動範囲を大幅に狭めることができるようにした位相差調整回路を提供することにある。

本発明のピリオドジッタキャンセル回路は、第１のクロック信号のピリオドジッタを測定するピリオドジッタ測定回路と、前記第１のクロック信号を前記ピリオドジッタ測定回路の遅延時間分遅延して第２のクロック信号を出力する第１の遅延回路と、前記ピリオドジッタ測定回路によるピリオドジッタ測定結果に基づいて、前記第２のクロック信号の遅延を調整してピリオドジッタをキャンセルする第２の遅延回路を有するものである。

本発明の第１の静的位相差キャンセル回路は、比較クロック信号の基準クロック信号に対する静的位相差を測定する静的位相差測定回路と、第１のクロック信号を遅延して第２のクロック信号を出力する遅延回路を有し、該遅延回路において、前記静的位相差測定回路による静的位相差測定結果に基づいて、前記第１のクロック信号と前記第２のクロック信号との間で、前記比較クロック信号の前記基準クロック信号に対する静的位相差分をキャンセルするものである。

本発明の第２の静的位相差キャンセル回路は、比較クロック信号の基準クロック信号に対する静的位相差を測定する静的位相差測定回路と、前記比較クロック信号を遅延して遅延比較クロック信号を出力する遅延回路を有し、該遅延回路において、前記静的位相差測定回路による静的位相差測定結果に基づいて、前記比較クロック信号と前記遅延比較クロック信号との間で、前記比較クロック信号の前記基準クロック信号に対する静的位相差分をキャンセルするものである。

本発明のピリオドジッタ測定回路は、第１のクロック信号を１周期分遅延する遅延回路と、前記第１のクロック信号と前記遅延回路が出力する第２のクロック信号との位相差をピリオドジッタとして検出するピリオドジッタ検出回路を有するものである。

本発明の静的位相差測定回路は、基準クロック信号を１周期分遅延して遅延基準クロック信号を出力する第１の遅延回路と、比較クロック信号を遅延して遅延比較クロック信号を出力する第２の遅延回路と、前記遅延基準クロック信号と前記遅延比較クロック信号との静的位相差を検出し、前記第２の遅延回路の遅延値を前記遅延比較クロック信号の前記遅延基準クロック信号に対する静的位相差をキャンセルし得る値に制御する静的位相差検出回路を有するものである。

本発明の第１の位相差調整回路は、第１のクロック信号と第２のクロック信号との間に静的位相差を設定し、該静的位相差の変動を調整する位相差調整回路であって、前記第２のクロック信号の上流側伝送路に位置する第１の可変遅延回路と、遅延値を設定可能とされ、前記第１のクロック信号を遅延する第２の可変遅延回路と、該第２の可変遅延回路が出力する第３のクロック信号と前記第２のクロック信号との間の静的位相差を測定し、前記第３のクロック信号と前記第２のクロック信号との間の静的位相差がなくなるように前記第１の可変遅延回路の遅延値を制御する静的位相差測定回路を有するものである。

本発明の第２の位相差調整回路は、第１のクロック信号と第２のクロック信号との間に静的位相差を設定し、該静的位相差の変動を調整する位相差調整回路であって、前記第２のクロック信号の上流側伝送路に位置する第１の可変遅延回路と、遅延値を設定可能とされ、前記第２のクロック信号を遅延する第２の可変遅延回路と、前記第１のクロック信号と前記第２の可変遅延回路が出力する第３のクロック信号との間の静的位相差を測定し、前記第１のクロック信号と前記第３のクロック信号との間の静的位相差がなくなるように前記第１の可変遅延回路の遅延値を制御する静的位相差測定回路を有するものである。

本発明のピリオドジッタキャンセル回路によれば、ピリオドジッタ測定回路により第１のクロック信号のピリオドジッタが測定され、このピリオドジッタ測定結果に基づいて、第２の遅延回路において、第１の遅延回路が出力する第２のクロック信号の遅延が調整されてピリオドジッタがキャンセルされる。したがって、第２の遅延回路が出力するクロック信号又はその下流のクロック信号を使用することにより、データ転送系におけるタイミングマージンを増やし、データ転送の高速化を図ることができる。

本発明の第１の静的位相差キャンセル回路によれば、静的位相差測定回路により比較クロック信号の基準クロック信号に対する静的位相差が測定され、この静的位相差測定結果に基づいて、遅延回路において、第１のクロック信号の遅延が調整され、第１のクロック信号と第２のクロック信号との間で、比較クロック信号の基準クロック信号に対する静的位相差分がキャンセルされる。したがって、第２のクロック信号又はその下流のクロック信号を使用することにより、データ転送系におけるタイミングマージンを増やし、データ転送の高速化を図ることができる。

本発明の第２の静的位相差キャンセル回路によれば、静的位相差測定回路により比較クロック信号の基準クロック信号に対する静的位相差が測定され、この静的位相差測定結果に基づいて、遅延回路において、比較クロック信号の遅延が調整され、比較クロック信号と遅延比較クロック信号との間で、比較クロック信号の基準クロック信号に対する静的位相差分がキャンセルされる。したがって、遅延比較クロック信号又はその下流のクロック信号を使用することにより、データ転送系におけるタイミングマージンを増やし、データ転送の高速化を図ることができる。

本発明のピリオドジッタ測定回路によれば、第１のクロック信号と、第１のクロック信号を１周期分遅延した第２のクロック信号との位相差がピリオドジッタとして検出されるので、第１のクロック信号のピリオドジッタを高精度で測定することができる。

本発明の静的位相差測定回路によれば、基準クロック信号を１周期分遅延した遅延基準クロック信号と、比較クロック信号を遅延した遅延比較クロック信号との位相を比較し、遅延比較クロック信号の遅延基準クロック信号に対する静的位相差が検出されると共に、第２の遅延回路の遅延値が遅延比較クロック信号の遅延基準クロック信号に対する静的位相差をキャンセルし得る値に制御されるので、比較クロック信号の基準クロック信号に対する静的位相差を高精度で測定することができる。

本発明の第１の位相差調整回路によれば、静的位相差測定回路は、第３のクロック信号と第２のクロック信号との間の静的位相差がなくなるように、即ち、第１のクロック信号に対して第２のクロック信号が遅れているように、かつ、第１のクロック信号と第２のクロック信号との間の静的位相差が第２の可変遅延回路に設定した遅延値分となるように第１の可変遅延回路の遅延値を制御するので、第２の可変遅延回路により設定した第１のクロック信号と第２のクロック信号との間の静的位相差の変動を調整することができる。即ち、第１のクロック信号と第２のクロック信号との間の静的位相差がプロセスばらつき、温度変化、電圧変化により変動しても、両者の静的位相差を第２の可変遅延回路により設定した位相差になるように自律的に調整することができる。したがって、プロセスばらつき、温度変化、電圧変動による第２の可変遅延回路により設定した第１のクロック信号と第２のクロック信号との間の静的位相差の変動範囲を大幅に狭めることができる。

本発明の第２の位相差調整回路によれば、静的位相差測定回路は、第１のクロック信号と第３のクロック信号との間の静的位相差がなくなるように、即ち、第１のクロック信号に対して第２のクロック信号が進んでいるように、かつ、第１のクロック信号と第２のクロック信号との間の静的位相差が第２の可変遅延回路に設定した遅延値分となるように第１の可変遅延回路の遅延値を制御するので、第２の可変遅延回路により設定した第１のクロック信号と第２のクロック信号との間の静的位相差の変動を調整することができる。即ち、第１のクロック信号と第２のクロック信号との間の静的位相差がプロセスばらつき、温度変化、電圧変化により変動しても、両者の静的位相差を第２の可変遅延回路により設定した位相差になるように自律的に調整することができる。したがって、プロセスばらつき、温度変化、電圧変動による第２の可変遅延回路により設定した第１のクロック信号と第２のクロック信号との間の静的位相差の変動範囲を大幅に狭めることができる。

（本発明のピリオドジッタキャンセル回路の第１実施形態及び本発明のピリオドジッタ測定回路の第１実施形態）
図１は本発明のピリオドジッタキャンセル回路の第１実施形態の構成を示す回路図である。本発明のピリオドジッタキャンセル回路の第１実施形態は、トランジスタ動作速度センサ１、２と、本発明のピリオドジッタ測定回路の第１実施形態であるピリオドジッタ測定回路３と、遅延回路４と、ディジタル制御遅延回路５を有している。

トランジスタ動作速度センサ１、２は、本発明のピリオドジッタキャンセル回路の第１実施形態が搭載されたＬＳＩ内のトランジスタの動作速度を検出するものである。本例では、トランジスタ動作速度センサ１、２は、可変遅延素子からなるリング発振器を使用し、発振周波数がプロセス条件及び電源電圧、動作温度（以下、電源電圧、動作温度を動作条件という）に変動がないとした場合の理想的な周波数となるようにリング発振器の可変遅延素子の遅延値を制御した場合に使用したディジタル信号である遅延制御信号ＣＮＴＬ１、ＣＮＴＬ２をＬＳＩ内のトランジスタの動作速度を反映しているものとして出力するものである。

ピリオドジッタ測定回路３は、クロック信号ＣＬＫ＿ＩＮと、トランジスタ動作速度センサ１が出力する遅延制御信号ＣＮＴＬ１を入力して、クロック信号ＣＬＫ＿ＩＮのピリオドジッタを測定し、ディジタル制御遅延回路５に対して、ディジタル制御遅延回路５内の遅延値を異にする複数の電圧制御可変遅延回路からピリオドジッタをキャンセルすることができる電圧制御可変遅延回路を選択するための選択制御信号ＳＬ１を出力するものである。

遅延回路４は、ピリオドジッタ測定回路３がクロック信号ＣＬＫ＿ＩＮの入力端と選択制御信号ＳＬ１の出力端との間に有する遅延値と同一の遅延値を有するものであり、６〜１１はバッファである。

ディジタル制御遅延回路５は、遅延回路４が出力するクロック信号ＣＬＫ＿ｍと、ピリオドジッタ測定回路３が出力する選択制御信号ＳＬ１と、トランジスタ動作速度センサ２が出力する遅延制御信号ＣＮＴＬ２を入力し、クロック信号ＣＬＫ＿ｍにピリオドジッタがない場合には、クロック信号ＣＬＫ＿ｍをディジタル制御遅延回路５の中心遅延値だけ遅延し、クロック信号ＣＬＫ＿ｍにピリオドジッタがある場合には、ピリオドジッタをキャンセルするようにクロック信号ＣＬＫ＿ｍを遅延するものである。なお、ディジタル制御遅延回路５は、中心遅延値Ｄｍに対し、０（最小）〜２×Ｄｍ（最大）の間で遅延値を制御される。

図２はトランジスタ動作速度センサ１の構成を示す回路図であり、トランジスタ動作速度センサ２も同様に構成される。図２中、２０は遅延制御信号初期値入力端子、２１は発振回路、２２はカウンタ、２３は比較回路、２４はセレクタ、２５は累積加算器、２６は遅延制御バイアス電圧生成回路である。

遅延制御信号初期値入力端子２０は、遅延制御信号ＣＮＴＬ１の中間値［１００…０］を遅延制御バイアス電圧生成回路２６に与えるべき初期値として入力するためのものである。発振回路２１は、遅延制御バイアス電圧生成回路２６が出力する遅延制御バイアス電圧ＣＮＴＬ１＿Ｐ、ＣＮＴＬ１＿Ｎにより発振周波数が制御されるものである。

発振回路２１は、発振回路イネーブル信号ｒｏｓｃ＿ｅｎにより活性、非活性が制御され、発振回路イネーブル信号ｒｏｓｃ＿ｅｎ＝Ｈレベル（高電位）の場合には活性状態とされ、発振回路イネーブル信号ｒｏｓｃ＿ｅｎ＝Ｌレベル（低電位）の場合には非活性状態とされる。発振回路イネーブル信号ｒｏｓｃ＿ｅｎは、本発明のピリオドジッタキャンセル回路の第１実施形態が搭載されたＬＳＩ内のコントローラから与えられる。

カウンタ２２は、発振回路２１が出力する発振信号ｒｏｓｃ＿ｃｌｋの波数をカウントするものであり、カウンタイネーブル信号ｃｏｕｎｔ＿ｅｎにより活性、非活性が制御され、カウンタイネーブル信号ｃｏｕｎｔ＿ｅｎ＝Ｈレベルの場合には活性状態とされ、カウンタイネーブル信号ｃｏｕｎｔ＿ｅｎ＝Ｌレベルの場合には非活性状態とされる。カウンタイネーブル信号ｒｏｓｃ＿ｅｎは、本発明のピリオドジッタキャンセル回路の第１実施形態が搭載されたＬＳＩ内のコントローラから与えられる。

比較回路２３は、カウンタ２２のカウント値ＰＣＯＤＥと、発振回路２１に求められている理想周波数（ＬＳＩのプロセス条件、動作電圧、動作温度が理想状態である場合の発振回路２１の発振周波数）に対応して予め計算されて決定されている理想カウント値ＰＣＯＤＥtypとを比較して比較結果信号ＣＭＰ＿ＯＵＴを出力するものであり、比較結果信号ＣＭＰ＿ＯＵＴは、ＰＣＯＤＥ＜ＰＣＯＤＥtypの場合は「＋１」とされ、ＰＣＯＤＥ＝ＰＣＯＤＥtypの場合は「０」とされ、ＰＣＯＤＥ＞ＰＣＯＤＥtypの場合は「−１」とされる。

セレクタ２４は、遅延制御信号初期値入力端子２０から入力する遅延制御信号ＣＮＴＬ１の初期値［１００…０］又は比較回路２３が出力する比較結果ＣＭＰ＿ＯＵＴを選択して出力するものであり、選択制御信号ＳＬ２に制御されて、発振回路２１を起動させる際の遅延制御信号ＣＮＴＬ１の初期値設定時には、遅延制御信号初期値入力端子２０から入力する遅延制御信号ＣＮＴＬ１の初期値［１００…０］を選択し、発振回路２１の発振が安定した後のカウンタ２２による発振信号ｒｏｓｃ＿ｃｌｋの波数のカウント開始後は、比較回路２３が出力する比較結果ＣＭＰ＿ＯＵＴを選択するものである。

累積加算器２５は、セレクタ２４の出力を累積加算するものであり、２７は加算器、２８はレジスタである。累積加算器２５では、レジスタ２８の格納値の初期値は０とされ、加算器２７は、セレクタ２４の出力とレジスタ２８の格納値とを加算し、その加算結果がレジスタ２８に更新的に格納される。本例では、レジスタ２８の格納値が遅延制御信号ＣＮＴＬ１として遅延制御バイアス電圧生成回路２６及びピリオドジッタ測定回路３に与えられる。

遅延制御バイアス電圧生成回路２６は、累積加算器２５が出力する遅延制御信号ＣＮＴＬ１を入力して、遅延制御バイアス電圧ＣＮＴＬ１＿Ｐ、ＣＮＴＬ１＿Ｎを生成し、これら遅延制御バイアス電圧ＣＮＴＬ１＿Ｐ、ＣＮＴＬ１＿Ｎを発振回路２１に与えるものである。

図３は発振回路２１の構成を示す回路図である。図３中、３０はリング発振器であり、３１はＮＡＮＤ回路、３２〜３５はインバータである。ＮＡＮＤ回路３１及びインバータ３２〜３５は、遅延制御バイアス電圧生成回路２６が出力する遅延制御バイアス電圧ＣＮＴＬ１＿Ｐ、ＣＮＴＬ１＿Ｎにより遅延値を可変とされている。リング発振器３０が出力する発振クロック信号ｒｏｓｃ＿ｃｌｋは、バッファ３６を介してカウンタ２２に与えられる。

図４はＮＡＮＤ回路３１の構成を示す回路図である。図４中、４０〜４３はＰチャネルＭＯＳトランジスタ、４４〜４６はＮチャネルＭＯＳトランジスタである。ＰチャネルＭＯＳトランジスタ４０、４１は、ゲートに遅延制御バイアス電圧ＣＮＴＬ１＿Ｐが与えられ、オン抵抗値を可変とされたものであり、抵抗素子として機能するものである。ＮチャネルＭＯＳトランジスタ４６は、ゲートに遅延制御バイアス電圧ＣＮＴＬ１＿Ｎが与えられ、オン抵抗値を可変とされたものであり、抵抗素子として機能するものである。

なお、遅延制御バイアス電圧ＣＮＴＬ１＿Ｐが相対的に大、遅延制御バイアス電圧ＣＮＴＬ１＿Ｎが相対的に小とされる場合には、ＰチャネルＭＯＳトランジスタ４０、４１及びＮチャネルＭＯＳトランジスタ４６のオン抵抗値は相対的に大きくなり、ＮＡＮＤ回路３１の遅延値は相対的に大きくなる。これに対して、遅延制御バイアス電圧ＣＮＴＬ１＿Ｐが相対的に小、遅延制御バイアス電圧ＣＮＴＬ１＿Ｎが相対的に大とされる場合には、ＰチャネルＭＯＳトランジスタ４０、４１及びＮチャネルＭＯＳトランジスタ４６のオン抵抗値は相対的に小さくなり、ＮＡＮＤ回路３１の遅延値は相対的に小さくなる。

図５はインバータ３２〜３５の構成を示す回路図である。図５中、５０、５１はＰチャネルＭＯＳトランジスタ、５２、５３はＮチャネルＭＯＳトランジスタである。ＰチャネルＭＯＳトランジスタ５０は、ゲートに遅延制御バイアス電圧ＣＮＴＬ１＿Ｐが与えられ、オン抵抗値を可変とされたものであり、抵抗素子として機能するものである。ＮチャネルＭＯＳトランジスタ５３は、ゲートに遅延制御バイアス電圧ＣＮＴＬ１＿Ｎが与えられ、オン抵抗値を可変とされたものであり、抵抗素子として機能するものである。

なお、遅延制御バイアス電圧ＣＮＴＬ１＿Ｐが相対的に大、遅延制御バイアス電圧ＣＮＴＬ１＿Ｎが相対的に小とされる場合には、ＰチャネルＭＯＳトランジスタ５０及びＮチャネルＭＯＳトランジスタ５３のオン抵抗値は相対的に大きくなり、インバータ３２〜３５の遅延値は相対的に大きくなる。これに対して、遅延制御バイアス電圧ＣＮＴＬ１＿Ｐが相対的に小、遅延制御バイアス電圧ＣＮＴＬ１＿Ｎが相対的に大とされる場合には、ＰチャネルＭＯＳトランジスタ５０及びＮチャネルＭＯＳトランジスタ５３のオン抵抗値は相対的に小さくなり、インバータ３２〜３５の遅延値は相対的に小さくなる。

このように構成されたＮＡＮＤ回路３１及びインバータ３２〜３５からなるリング発振器３０では、遅延制御バイアス電圧ＣＮＴＬ１＿Ｐが相対的に大、遅延制御バイアス電圧ＣＮＴＬ１＿Ｎが相対的に小とされる場合には、ＮＡＮＤ回路３１及びインバータ３２〜３５の遅延値は相対的に大きくなり、発振周波数は相対的に低くなる。これに対して、遅延制御バイアス電圧ＣＮＴＬ１＿Ｐが相対的に小、遅延制御バイアス電圧ＣＮＴＬ１＿Ｎが相対的に大とされる場合には、ＮＡＮＤ回路３１及びインバータ３２〜３５の遅延値は相対的に小さくなり、発振周波数は相対的に高くなる。

図６は遅延制御バイアス電圧生成回路２６の構成を示す回路図である。図６中、６０は遅延制御信号ＣＮＴＬ１をアナログ電圧に変換して遅延制御バイアス電圧ＣＮＴＬ１＿Ｎを生成するＤ／Ａ変換回路（ディジタル／アナログ変換回路）、６１は遅延制御信号ＣＮＴＬ１の各ビットを反転するビット反転器、６２はビット反転器６１の出力に１を加算する加算器、６３は加算器６２の出力をアナログ電圧に変換して遅延制御バイアス電圧ＣＮＴＬ１＿Ｐを生成するＤ／Ａ変換回路である。

本例の場合、遅延制御信号ＣＮＴＬ１が中間値［１００…０］の場合には、遅延制御バイアス電圧ＣＮＴＬ１＿Ｐ、ＣＮＴＬ１＿Ｎは、中間電圧（ＶＤＤ／２）となる。これに対して、遅延制御信号ＣＮＴＬ１が中間値［１００…０］よりも大きい場合には、遅延制御バイアス電圧ＣＮＴＬ１＿Ｐは中間電圧よりも低くなり、遅延制御バイアス電圧ＣＮＴＬ１＿Ｎは中間電圧よりも高くなり、遅延制御バイアス電圧ＣＮＴＬ１＿Ｐ、ＣＮＴＬ１＿Ｎは中心電圧を中心とする相補電圧になる。

また、遅延制御信号ＣＮＴＬ１が中間値［１００…０］よりも小さい場合には、遅延制御バイアス電圧ＣＮＴＬ１＿Ｐは中間電圧よりも高くなり、遅延制御バイアス電圧ＣＮＴＬ１＿Ｎは中間電圧よりも低くなり、遅延制御バイアス電圧ＣＮＴＬ１＿Ｐ、ＣＮＴＬ１＿Ｎは中心電圧を中心とする相補電圧になる。

図７はトランジスタ動作速度センサ１の動作を説明するための波形図である。（Ａ）は発振回路２１に与えられる発振回路イネーブル信号ｒｏｓｃ＿ｅｎ、（Ｂ）は発振回路２１が出力する発振信号ｒｏｓｃ＿ｃｌｋ、（Ｃ）はカウンタ２２に与えられるカウンタイネーブル信号ｃｏｕｎｔ＿ｅｎ、（Ｄ）はカウンタ２２が出力するカウント値ＰＣＯＤＥを示している。

トランジスタ動作速度センサ１では、レジスタ２８の格納値の初期値は［０００…０］であり、発振回路２１を起動させる際の遅延制御信号ＣＮＴＬ１の初期値設定時には、セレクタ２４は、遅延制御信号初期値入力端子２０から入力する遅延制御信号ＣＮＴＬ１の初期値［１００…０］を選択するので、レジスタ２８には遅延制御信号ＣＮＴＬ１の初期値［１００…０］が格納される。

そして、発振回路イネーブル信号ｒｏｓｃ＿ｅｎがＨレベルにされると、リング発振器３０内のＮＡＮＤ回路３１はインバータ３５の出力に対してインバータとして機能することになるので、発振回路２１は、起動して発振信号ｒｏｓｃ＿ｃｌｋを出力する。この場合の発振信号ｒｏｓｃ＿ｃｌｋの周波数は、本発明のピリオドジッタキャンセル回路の第１実施形態が搭載されるＬＳＩのプロセス条件、動作電圧、動作温度及び遅延制御バイアス電圧ＣＮＴＬ１＿Ｐ、ＣＮＴＬ１＿Ｎに依存することになる。

ここで、遅延制御バイアス電圧生成回路２６は、累積加算器２５のレジスタ２８から遅延制御信号ＣＮＴＬ１が与えられるが、その初期値は中間値［１００…０］であるから、発振回路２１には遅延制御バイアス電圧ＣＮＴＬ１＿Ｐ、ＣＮＴＬ１＿Ｎとしてそれぞれの中間電圧が与えられることになり、これに対応する周波数の発振信号ｒｏｓｃ＿ｃｌｋが出力されることになる。

そして、発振回路２１の動作が安定し、発振信号ｒｏｓｃ＿ｃｌｋの周波数が安定すると、カウンタイネーブル信号ｃｏｕｎｔ＿ｅｎが予め決定されている期間、Ｈレベルとされ、カウンタ２２が活性化され、カウンタ２２は、発振信号ｒｏｓｃ＿ｃｌｋの波数をカウントしてカウント値ＰＣＯＤＥを出力することになる。

ここで、比較回路２３は、カウンタ２２のカウント値ＰＣＯＤＥと予め決定されている理想カウント値ＰＣＯＤＥtypとを比較するが、ＰＣＯＤＥ＝ＰＣＯＤＥtypの場合は、比較回路２３が出力する比較結果信号ＣＭＰ＿ＯＵＴ＝０とされるので、累積加算器２５による累積結果、即ち、遅延制御信号ＣＮＴＬ１の信号値は変化せず、発振回路２１の発振周波数は予め求められているプロセス条件及び動作条件に変動がないとした場合の理想的な周波数ということになる。

これに対して、ＰＣＯＤＥ＜ＰＣＯＤＥtypの場合、即ち、発振回路２１の発振周波数が理想周波数より低い場合には、比較回路２３の比較結果信号ＣＭＰ＿ＯＵＴは「＋１」とされるので、累積加算器２５では、レジスタ２８の格納値［１００…０］に対してセレクタ２４が出力する「＋１」が加算され、遅延制御信号ＣＮＴＬ１の信号値は初期値［１００…０］よりも高くされ、遅延制御バイアス電圧ＣＮＴＬ１＿Ｐは中間電圧より低くなり、遅延制御バイアス電圧ＣＮＴＬ＿Ｎは中間電圧よりも高くなる。

この結果、リング発振器３０のＮＡＮＤ回路３１及びインバータ３２〜３５の遅延値は中間値よりも小さくされ、発振回路２１の発振周波数は高くなるように制御され、ＰＣＯＤＥ＝ＰＣＯＤＥtypとなるまで、発振回路２１の発振周波数が制御される。そして、ＰＣＯＤＥ＝ＰＣＯＤＥtypとなると、累積加算器２５による累積結果、即ち、遅延制御信号ＣＮＴＬ１は変化しなくなり、発振回路２１の発振周波数は予め求められているプロセス条件及び動作条件に変動がないとした場合の理想的な周波数となる。

また、ＰＣＯＤＥ＞ＰＣＯＤＥtypの場合、即ち、発振回路２１の発振周波数が理想周波数より高い場合には、比較回路２３の比較結果信号ＣＭＰ＿ＯＵＴは「−１」とされるので、累積加算器２５では、レジスタ２８の格納値［１００…０］に対してセレクタ２４が出力する「−１」が加算され、遅延制御信号ＣＮＴＬ１の信号値は初期値［１００…０］よりも低くされ、遅延制御バイアス電圧ＣＮＴＬ１＿Ｐは中間電圧より高くされ、遅延制御バイアス電圧ＣＮＴＬ＿Ｎは中間電圧よりも低くされる。

この結果、リング発振器３０のＮＡＮＤ回路３１及びインバータ３２〜３５の遅延値は中間値よりも大きくされ、発振回路２１の発振周波数は低くなるように制御され、ＰＣＯＤＥ＝ＰＣＯＤＥtypとなるまで、発振回路２１の発振周波数が制御される。そして、ＰＣＯＤＥ＝ＰＣＯＤＥtypとなると、累積加算器２５による累積結果、即ち、遅延制御信号ＣＮＴＬ１は変化しなくなり、発振回路２１の発振周波数は予め求められているプロセス条件及び動作条件に変動がないとした場合の理想的な周波数となる。

本発明のピリオドジッタキャンセル回路の第１実施形態では、トランジスタ動作速度センサ１において、ＰＣＯＤＥ＝ＰＣＯＤＥtypとなった場合の遅延制御信号ＣＮＴＬ１がピリオドジッタ測定回路３で使用されることになる。

図８はピリオドジッタ測定回路３の構成を示す回路図である。ピリオドジッタ測定回路３は、遅延制御バイアス電圧生成回路７０と、電圧制御可変遅延回路７１と、位相比較回路７２と、チャージポンプ７３と、ローパスフィルタ７４と、Ａ／Ｄ変換回路（アナログ／ディジタル変換回路）７５と、差分回路７６と、加算回路７７と、レジスタ７８を備えている。

遅延制御バイアス電圧生成回路７０は、トランジスタ動作速度センサ１が出力する遅延制御信号ＣＮＴＬ１を入力して電圧制御可変遅延回路７１に与える遅延制御バイアス電圧ＣＮＴＬ２＿Ｐ、ＣＮＴＬ２＿Ｎを生成するものであり、図２（図６）に示す遅延制御バイアス電圧生成回路２６と同様に構成される。

電圧制御可変遅延回路７１は、クロック信号ＣＬＫ＿ＩＮと、遅延制御バイアス電圧生成回路７０が出力する遅延制御バイアス電圧ＣＮＴＬ２＿Ｐ、ＣＮＴＬ２＿Ｎを入力し、クロック信号ＣＬＫ＿ＩＮをクロック信号ＣＬＫ＿ＩＮに求められているプロセス条件及び動作条件に変動がないとした場合の理想的な１周期分遅延したクロック信号ＣＬＫ＿ｎを出力するものである。即ち、本例では、位相比較回路７２において、クロック信号ＣＬＫ＿ＩＮについて、１周期前の位相を比較する必要があるので、電圧制御可変遅延回路７１の中心遅延値は、理想的な１周期分である必要がある。

位相比較回路７２は、クロック信号ＣＬＫ＿ＩＮ、ＣＬＫ＿ｎの位相を比較するものであり、基準信号入力端子７２＿ＲＥＦに電圧制御可変遅延回路７１が出力するクロック信号ＣＬＫ＿ｎが与えられ、比較信号入力端子７２＿ＣＭＰにクロック信号ＣＬＫ＿ＩＮが与えられる。

チャージポンプ７３は、位相比較回路７２が出力する位相比較結果信号であるアップ信号ＵＰ及びダウン信号ＤＯＷＮを入力し、位相比較回路７２による位相比較結果を電流に変換するものであり、アップ信号入力端子７３＿ＵＰにアップ信号ＵＰが与えられ、ダウン信号入力端子７３＿ＤＯＷＮにダウン信号ＤＯＷＮが与えられる。

ローパスフィルタ７４は、チャージポンプ７３の出力ＣＰ＿ＯＵＴを電圧量に変換するものである。Ａ／Ｄ変換回路７５は、ローパスフィルタ７４の出力ＬＰ＿ＯＵＴをディジタル値に変換するものである。差分回路７６は、Ａ／Ｄ変換回路７５の前回出力値と今回出力値の差分を計算するものである。加算回路７７は、差分回路７６の出力とレジスタ７８の格納値を加算するものである。レジスタ７８は、加算回路７７の出力を更新的に格納し、格納値を選択制御信号ＳＬ１として出力するものであり、初期値を［１００…０］とするものである。

即ち、本例では、位相比較回路７２と、チャージポンプ７３と、ローパスフィルタ７４と、Ａ／Ｄ変換回路７５と、差分回路７６とで、電圧制御可変遅延回路７１が出力するクロック信号ＣＬＫ＿ｎのクロック信号ＣＬＫ＿ＩＮに対する位相差を測定し、選択制御信号ＳＬ１を生成する選択制御信号生成回路が構成される。

図９は電圧制御可変遅延回路７１の構成を示す回路図である。図９中、８０＿１、８０＿２、８０＿３、８０＿４、８０＿Ｍは電圧制御可変遅延バッファであり、遅延制御バイアス電圧ＣＮＴＬ２＿Ｐ、ＣＮＴＬ２＿Ｎにより遅延値が制御されるものである。なお、電圧制御可変遅延バッファ８０＿４、８０＿Ｍ間に縦列接続されている電圧制御可変遅延バッファ８０＿５〜８０＿Ｍ−１は、図示を省略している。

図１０は電圧制御可変遅延バッファ８０＿１〜８０＿Ｍの構成を示す回路図である。図１０中、９０〜９３はＰチャネルＭＯＳトランジスタ、９４〜９７はＮチャネルＭＯＳトランジスタである。ＰチャネルＭＯＳトランジスタ９０、９１は、ゲートに遅延制御バイアス電圧ＣＮＴＬ２＿Ｐが与えられ、オン抵抗値を可変とされたものであり、抵抗素子として機能するものである。ＮチャネルＭＯＳトランジスタ９６、９７は、ゲートに遅延制御バイアス電圧ＣＮＴＬ２＿Ｎが与えられ、オン抵抗値を可変とされたものであり、抵抗素子として機能するものである。

なお、遅延制御バイアス電圧ＣＮＴＬ２＿Ｐが相対的に大、遅延制御バイアス電圧ＣＮＴＬ２＿Ｎが相対的に小とされる場合には、ＰチャネルＭＯＳトランジスタ９０、９１及びＮチャネルＭＯＳトランジスタ９６、９７のオン抵抗値は相対的に大きくなり、電圧制御可変遅延バッファ８０＿１〜８０＿Ｍの遅延値は相対的に大きくなる。

これに対して、遅延制御バイアス電圧ＣＮＴＬ２＿Ｐが相対的に小、遅延制御バイアス電圧ＣＮＴＬ２＿Ｎが相対的に大とされる場合には、ＰチャネルＭＯＳトランジスタ９０、９１及びＮチャネルＭＯＳトランジスタ９６、９７のオン抵抗値は相対的に小さくなり、電圧制御可変遅延バッファ８０＿１〜８０＿Ｍの遅延値は相対的に小さくなる。即ち、電圧制御可変遅延バッファ８０＿１〜８０＿Ｍは、プロセス条件及び動作条件に変動がないとした場合の遅延値を有するように遅延制御バイアス電圧ＣＮＴＬ２＿Ｐ、ＣＮＴＬ２＿Ｎにより制御される。

本例では、トランジスタ動作速度センサ１において、ＰＣＯＤＥ＝ＰＣＯＤＥtypである場合の遅延制御信号ＣＮＴＬ１が遅延制御バイアス電圧生成回路７０に与えられた場合に遅延制御バイアス電圧生成回路７０が出力する遅延制御バイアス電圧ＣＮＴＬ２＿Ｐ、ＣＮＴＬ２＿Ｎを電圧制御可変遅延回路７１に与えた場合に、電圧制御可変遅延回路７１の遅延値がクロック信号ＣＬＫ＿ＩＮに求められているプロセス条件及び動作条件に変動がないとした場合の理想的な１周期分となるように回路定数が設定される。即ち、遅延制御バイアス電圧生成回路７０は、電圧制御可変遅延回路７１の遅延変動を補正する遅延変動補正制御回路として機能することになる。

図１１は電圧制御可変遅延回路７１の動作例を示す波形図であり、電圧制御可変遅延回路７１が入力するクロック信号ＣＬＫ＿ＩＮと、電圧制御可変遅延回路７１が出力するクロック信号ＣＬＫ＿ｎとの関係を示しており、（Ａ）はクロック信号ＣＬＫ＿ＩＮにピリオドジッタがない場合、（Ｂ）はクロック信号ＣＬＫ＿ＩＮに周期を短くするピリオドジッタＪａがある場合、（Ｃ）はクロック信号ＣＬＫ＿ＩＮに周期を長くするピリオドジッタＪｂがある場合を示している。Ｔａは内部クロック信号ＣＬＫ＿ＩＮにピリオドジッタがない場合の周期である。

位相比較回路７２は、ＰＬＬ等に使用される標準的なポジティブ・エッジ・トリガ型の位相比較回路で構成される。図１２は位相比較回路７２の動作例を示しており、（Ａ）は位相比較回路７２に基準信号として入力されるクロック信号ＣＬＫ＿ｎ、（Ｂ）は位相比較回路７２に比較信号として入力されるクロック信号ＣＬＫ＿ＩＮ、（Ｃ）は位相比較回路７２が出力するアップ信号ＵＰ、（Ｄ）は位相比較回路７２が出力するダウン信号ＤＯＷＮを示している。

即ち、位相比較回路７２は、アップ信号ＵＰの初期レベルをＨレベル、ダウン信号ＤＯＷＮの初期レベルをＬレベルとし、クロック信号ＣＬＫ＿ＩＮがクロック信号ＣＬＫ＿ｎよりも遅れている場合には、遅れている期間だけ、アップ信号ＵＰをＬレベルにし、これに対して、クロック信号ＣＬＫ＿ＩＮがクロック信号ＣＬＫ＿ｎよりも進んでいる場合には、進んでいる期間だけ、ダウン信号ＤＯＷＮをＨレベルとするものである。

図１３はチャージポンプ７３の構成を示す回路図である。図１３中、１００、１０１は電流源、１０２は位相比較回路７２が出力するアップ信号ＵＰによりオン、オフが制御されるＰチャネルＭＯＳトランジスタ、１０３は位相比較回路７２が出力するダウン信号ＤＯＷＮによりオン、オフが制御されるＮチャネルＭＯＳトランジスタである。

図１４はチャージポンプ７３の動作例を示す波形図である。（Ａ）は位相比較回路７２が出力するアップ信号ＵＰ、（Ｂ）は位相比較回路７２が出力するダウン信号ＤＯＷＮ、（Ｃ）はチャージポンプ７３の出力ＣＰ＿ＯＵＴを示している。

チャージポンプ７３では、アップ信号ＵＰ＝Ｌレベル、ダウン信号ＤＯＷＮ＝Ｌレベルの場合、即ち、クロック信号ＣＬＫ＿ＩＮがクロック信号ＣＬＫ＿ｎよりも遅れている場合には、ＰチャネルＭＯＳトランジスタ１０２＝オン状態、ＮチャネルＭＯＳトランジスタ１０３＝オフ状態となり、出力側に電流が流れ出す。

これに対して、アップ信号ＵＰ＝Ｈレベル、ダウン信号ＤＯＷＮ＝Ｈレベルの場合、即ち、クロック信号ＣＬＫ＿ＩＮがクロック信号ＣＬＫ＿ｎよりも進んでいる場合には、ＰチャネルＭＯＳトランジスタ１０２＝オフ状態、ＮチャネルＭＯＳトランジスタ１０３＝オン状態となり、出力側から電流が流れ込む。

図１５はローパスフィルタ７４の構成を示す回路図である。図１５中、１０５はキャパシタである。図１６はローパスフィルタ７４の動作例を示す波形図であり、（Ａ）はチャージポンプ７３の出力ＣＰ＿ＯＵＴ、（Ｂ）はローパスフィルタ７４の出力ＬＰ＿ＯＵＴを示している。

ローパスフィルタ７４は、チャージポンプ７３の出力ＣＰ＿ＯＵＴ＞０の場合、即ち、チャージポンプ７３から電流が流れ出す場合には、ローパスフィルタ７４の出力ＬＰ＿ＯＵＴを上昇させ、これに対して、チャージポンプ７３の出力ＣＰ＿ＯＵＴ＜０の場合、即ち、チャージポンプ７３に電流が流れ込む場合には、ローパスフィルタ７４の出力ＬＰ＿ＯＵＴを下降させる。

図１７はピリオドジッタ測定回路３の動作例を示す波形図である。（Ａ）は電圧制御可変遅延回路７１が出力するクロック信号ＣＬＫ＿ｎ、（Ｂ）は電圧制御可変遅延回路７１及び位相比較回路７２に入力するクロック信号ＣＬＫ＿ＩＮ、（Ｃ）は位相比較回路７２が出力するアップ信号ＵＰ、（Ｄ）は位相比較回路７２が出力するダウン信号ＤＯＷＮ、（Ｅ）はチャージポンプ７３の出力ＣＰ＿ＯＵＴ、（Ｆ）はローパスフィルタ７４の出力ＬＰ＿ＯＵＴを示している。

ピリオドジッタ測定回路３では、クロック信号ＣＬＫ＿ＩＮがクロック信号ＣＬＫ＿ｎよりも遅れている場合には、遅れている期間だけ、アップ信号ＵＰがＬレベルになり、チャージポンプ７３から電流が流れ出し、ローパスフィルタ７４の出力ＬＰ＿ＯＵＴは上昇する。これに対して、クロック信号ＣＬＫ＿ＩＮがクロック信号ＣＬＫ＿ｎよりも進んでいる場合には、進んでいる期間だけ、ダウン信号ＤＯＷＮがＨレベルになり、チャージポンプ７３に電流が流れ込み、ローパスフィルタ７４の出力ＬＰ＿ＯＵＴは下降する。

そして、Ａ／Ｄ変換回路７５は、ローパスフィルタ７４の出力ＬＰ＿ＯＵＴをディジタル値に変換し、差分回路７６は、Ａ／Ｄ変換回路７５の前回出力値と今回出力値の差分を計算し、加算回路７７は、差分回路７６の出力とレジスタ７８の格納値を加算し、レジスタ７８は、加算回路７７の出力を更新的に格納し、格納値をディシタル制御遅延回路５に与える選択制御信号ＳＬ１として出力する。図１７中、Ａ１＿ＳＬ１、Ａ２＿ＳＬ１は選択制御信号ＳＬ１のアナログ値を示している。

図１８はディジタル制御遅延回路５の構成を示す回路図である。ディジタル制御遅延回路５は、遅延制御バイアス電圧生成回路１１０、電圧制御遅延調整機能付きディジタル制御可変遅延回路１１１を備えている。

遅延制御バイアス電圧生成回路１１０は、トランジスタ動作速度センサ２が出力する遅延制御信号ＣＮＴＬ２を入力して遅延制御バイアス電圧ＣＮＴＬ３＿Ｐ、ＣＮＴＬ３＿Ｎを生成するものであり、図２（図６）に示す遅延制御バイアス電圧生成回路２６と同様に構成される。

電圧制御遅延調整機能付きディジタル制御可変遅延回路１１１は、遅延回路４が出力するクロック信号ＣＬＫ＿ｍと、ピリオドジッタ測定回路３が出力する選択制御信号ＳＬ１と、遅延制御バイアス電圧生成回路１１０が出力する遅延制御バイアス電圧ＣＮＴＬ３＿Ｐ、ＣＮＴＬ３＿Ｎを入力し、クロック信号ＣＬＫ＿ｍにピリオドジッタがない場合には、クロック信号ＣＬＫ＿ｍを電圧制御遅延調整機能付きディジタル制御可変遅延回路１１１の中心遅延値だけ遅延し、クロック信号ＣＬＫ＿ｍにピリオドジッタがある場合には、ピリオドジッタをキャンセルするようにクロック信号ＣＬＫ＿ｍを遅延するものである。なお、電圧制御遅延調整機能付きディジタル制御可変遅延回路１１１は、中心遅延値Ｄｍに対し、０（最小）〜２×Ｄｍ（最大）の間で遅延値を制御される。

図１９は電圧制御遅延調整機能付きディジタル制御可変遅延回路１１１の構成を示す回路図である。図１９中、１１５＿１、１１５＿２^N+1−２、１１５＿２^N+1−１、１１５＿２^N+1は電圧制御可変遅延回路であり、電圧制御可変遅延回路１１５＿１、１１５＿２^N+1−２間に配置されている電圧制御可変遅延回路１１５＿２〜１１５＿２^N+1−３は、図示を省略している。

電圧制御可変遅延回路１１５＿１において、１１６＿１は電圧制御可変遅延バッファである。電圧制御可変遅延回路１１５＿２^N+1−２において、１１６＿２^N+1−２＿１、１１６＿２^N+1−２＿２、１１６＿２^N+1−２＿２^N+1−２は電圧制御可変遅延バッファであり、電圧制御可変遅延バッファ１１６＿２^N+1−２＿２、１１６＿２^N+1−２＿２^N+1−２間に縦列接続されている電圧制御可変遅延バッファ１１６＿２^N+1−２＿３〜１１６＿２^N+1−２＿２^N+1−３は、図示を省略している。

電圧制御可変遅延回路１１５＿２^N+1−１において、１１６＿２^N+1−１＿１、１１６＿２^N+1−１＿２、１１６＿２^N+1−１＿３、１１６＿２^N+1−１＿２^N+1−１は電圧制御可変遅延バッファであり、電圧制御可変遅延バッファ１１６＿２^N+1−１＿３、１１６＿２^N+1−１＿２^N+1−１間に縦列接続されている電圧制御可変遅延バッファ１１６＿２^N+1−１＿４〜１１６＿２^N+1−１＿２^N+1−２は、図示を省略している。

電圧制御可変遅延回路１１５＿２^N+1において、１１６＿２^N+1＿１、１１６＿２^N+1＿２、１１６＿２^N+1＿３、１１６＿２^N+1＿４、１１６＿２^N+1＿２^N+1は電圧制御可変遅延バッファであり、電圧制御可変遅延バッファ１１６＿２^N+1＿４、１１６＿２^N+1＿２^N+1間に縦列接続されている電圧制御可変遅延バッファ１１６＿２^N+1＿５〜１１６＿２^N+1＿２^N+1−１は、図示を省略している。

即ち、電圧制御可変遅延回路１１５＿２^k+1（但し、ｋ＝０、１、２、…、Ｎ）は、ｋ＋１個の電圧制御可変遅延バッファを有しており、遅延値を異にしている。また、電圧制御可変遅延回路１１５＿１〜１１５＿２^N+1が有する電圧制御可変遅延バッファ１１６＿１〜１１６＿２^N+1＿２^N+1は、図９（図１０）に示す電圧制御可変遅延バッファ８０＿１〜８０＿Ｍと同様に構成される。即ち、電圧制御可変遅延バッファ１１６＿１〜１１６＿２^N+1＿２^N+1は、プロセス条件及び動作条件に変動がないとした場合の遅延値を有するように遅延制御バイアス電圧ＣＮＴＬ３＿Ｐ、ＣＮＴＬ３＿Ｎにより制御される。

また、図１９において、１１７はセレクタであり、セレクタ１１７は、選択制御信号ＳＬ１により選択動作を制御され、クロック信号ＣＬＫ＿ｍにピリオドジッタがない場合には、電圧制御可変遅延回路１１５＿１〜１１５＿２^N+1から、電圧制御遅延調整機能付きディジタル制御可変遅延回路１１１の中心遅延値だけ遅延し得る電圧制御可変遅延回路を選択し、クロック信号ＣＬＫ＿ｍにピリオドジッタがある場合には、ピリオドジッタをキャンセルするようにクロック信号ＣＬＫ＿ｍを遅延し得る電圧制御可変遅延回路を選択するものである。

なお、電圧制御可変遅延回路１１５＿２^N+1／２がクロック信号ＣＬＫ＿ｍをプロセス条件及び動作条件に変動がないとした場合の理想的な１周期分遅延できる電圧制御可変遅延回路となるように回路定数が設定される。

図２０〜図２２は本発明のピリオドジッタキャンセル回路の第１実施形態の動作例を示す波形図であり、（Ａ）は本発明のピリオドジッタキャンセル回路の第１実施形態が入力するクロック信号ＣＬＫ＿ＩＮ、（Ｂ）は電圧制御可変遅延回路７１が出力するクロック信号ＣＬＫ＿ｎ、（Ｃ）は位相比較回路７２が出力するアップ信号ＵＰ、（Ｄ）は位相比較回路７２が出力するダウン信号ＤＯＷＮ、（Ｅ）は遅延回路４が出力するクロック信号ＣＬＫ＿ｍ、（Ｆ）は本発明のピリオドジッタキャンセル回路の第１実施形態が出力するクロック信号ＣＬＫ＿ＯＵＴを示している。

図２０はクロック信号ＣＬＫ＿ＩＮにピリオドジッタがない場合を示している。この場合には、クロック信号ＣＬＫ＿ＩＮはクロック信号ＣＬＫ＿ｎに同期しているので、位相比較回路７２が出力するアップ信号ＵＰ及びダウン信号ＤＯＷＮに変化はなく、アップ信号ＵＰ＝Ｈレベル、ダウン信号ＤＯＷＮ＝Ｌレベルを維持する。この結果、クロック信号ＣＬＫ＿ＯＵＴは、遅延回路４が出力するクロック信号ＣＬＫ＿ｍを１周期Ｔａ分遅延させたものとなる。

図２１はクロック信号ＣＬＫ＿ＩＮに周期を短くするピリオドジッタＪａがある場合を示している。この場合には、サイクルＳ_nでは、クロック信号ＣＬＫ＿ＩＮはクロック信号ＣＬＫ＿ｎに対してピリオドジッタＪａ分だけ周期が短くなっているので、位相比較回路７２が出力するダウン信号ＤＯＷＮ＝Ｈレベルになり、レジスタ７８が出力する選択制御信号ＳＬ１の信号値は、中間値より高くなり、ディジタル制御遅延回路５の電圧制御可変遅延回路１１５＿１〜１１５＿２^N+1の中から、ピリオドジッタＪａをキャンセルし得る電圧制御可変遅延回路を選択する値となる。

また、サイクルＳ_n+1では、クロック信号ＣＬＫ＿ＩＮはクロック信号ＣＬＫ＿ｎに対してピリオドジッタＪａ分だけ周期が短くなるので、位相比較回路７２が出力するアップ信号ＵＰ＝Ｌレベルになり、レジスタ７８が出力する選択制御信号ＳＬ１の信号値は、中間値に戻り、ディジタル制御遅延回路５の電圧制御可変遅延回路１１５＿１〜１１５＿２^N+1の中から、遅延値を中間値とする電圧制御可変遅延回路が選択されることになる。したがって、クロック信号ＣＬＫ＿ＩＮに周期を短くするピリオドジッタＪａがある場合であっても、クロック信号ＣＬＫ＿ＯＵＴは、ピリオドジッタＪａを含まないものとなる。

図２２はクロック信号ＣＬＫ＿ＩＮに周期を長くするピリオドジッタＪｂがある場合を示している。この場合には、サイクルＳ_nでは、クロック信号ＣＬＫ＿ＩＮはクロック信号ＣＬＫ＿ｎに対してピリオドジッタＪｂ分だけ周期が長くなっているので、位相比較回路７２が出力するアップ信号ＵＰ＝Ｌレベルになり、レジスタ７８が出力する選択制御信号ＳＬ１の信号値は、中間値より低くなり、ディジタル制御遅延回路５の電圧制御可変遅延回路１１５＿１〜１１５＿Ｎ＋１の中から、ピリオドジッタＪｂをキャンセルし得る電圧制御可変遅延回路を選択する値となる。

また、サイクルＳ_n+1では、クロック信号ＣＬＫ＿ＩＮはクロック信号ＣＬＫ＿ｎに対してピリオドジッタＪｂ分だけ周期が長くなるので、位相比較回路７２が出力するダウン信号ＤＯＷＮ＝Ｈレベルになり、レジスタ７８が出力する選択制御信号ＳＬ１の信号値は、中間値に戻り、ディジタル制御遅延回路５の電圧制御可変遅延回路１１５＿１〜１１５＿Ｎ＋１の中から、遅延値を中間値とする電圧制御可変遅延回路が選択されることになる。したがって、クロック信号ＣＬＫ＿ＩＮに周期を長くするピリオドジッタＪｂがある場合であっても、クロック信号ＣＬＫ＿ＯＵＴは、ピリオドジッタＪｂを含まないものとなる。

以上のように、本発明のピリオドジッタキャンセル回路の第１実施形態では、ピリオドジッタ測定回路３により、クロック信号ＣＬＫ＿ＩＮのピリオドジッタが測定されると共に、遅延回路４により、クロック信号ＣＬＫ＿ＩＮがピリオドジッタ測定回路３の遅延時間分遅延され、ディジタル制御遅延回路５において、ピリオドジッタ測定回路３でのピリオドジッタ測定結果に基づいて、遅延回路４が出力するクロック信号ＣＬＫ＿ｍのピリオドジッタをキャンセルするようにクロック信号ＣＬＫ＿ｍの遅延が調整され、ピリオドジッタをキャンセルしたクロック信号ＣＬＫ＿ＯＵＴが得られる。

ここで、ピリオドジッタ測定回路３では、トランジスタ動作速度センサ１が出力するトランジスタの動作速度を反映した遅延制御信号ＣＮＴＬ１に基づいて、遅延制御バイアス電圧生成回路７０において、遅延制御バイアス電圧ＣＮＴＬ２＿Ｐ、ＣＮＴＬ２＿Ｎが生成され、この遅延制御バイアス電圧ＣＮＴＬ２＿Ｐ、ＣＮＴＬ２＿Ｎが電圧制御可変遅延回路７１に与えられ、電圧制御可変遅延回路７１において、クロック信号ＣＬＫ＿ＩＮをプロセス条件及び動作条件の変動がないとした場合の理想的な１周期分遅延できるようにしている。

そして、位相比較回路７２において、クロック信号ＣＬＫ＿ＩＮと電圧制御可変遅延回路７１が出力するクロック信号ＣＬＫ＿ｎとの位相差が比較されるようにしているので、クロック信号ＣＬＫ＿ｎのピリオドジッタを高精度に測定することができ、したがって、また、差分回路７６から、ディジタル制御遅延回路５の遅延値として、遅延回路４が出力するクロック信号ＣＬＫ＿ｍからピリオドジッタを高精度にキャンセルするに必要な選択制御信号ＳＬ１を出力させることができる。

したがって、本発明のピリオドジッタキャンセル回路の第１実施形態によれば、本発明のピリオドジッタキャンセル回路の第１実施形態が出力するクロック信号ＣＬＫ＿ＯＵＴを使用するデータ転送系におけるタイミングマージンを増やし、データ転送の高速化を図ることができる。

図２３は本発明のピリオドジッタキャンセル回路の第１実施形態の使用例を示す回路図である。図２３中、１２０は本発明のピリオドジッタキャンセル回路の第１実施形態を搭載したＬＳＩ、１２１はクロック入力端子、１２２はクロック入力バッファ、１２３はＰＬＬ（位相同期ループ）である。

ＰＬＬ１２３は、クロック入力端子１２１及びクロック入力バッファ１２２を介して入力する外部クロック信号ＣＬＫ１を逓倍して内部クロック信号ＣＬＫ２を出力するものである。ＰＬＬ１２３において、１２４は位相比較器とチャージポンプとローパスフィルタと電圧制御発振回路とを縦列接続したＰＬＬブロック、１２５はフィードバック回路であり、フィードバック回路１２５において、１２６はバッファ、１２７は分周器、１２８はバッファである。

１２９は内部クロック信号ＣＬＫ２を分周して内部クロック信号ＣＬＫ３を出力する分周器、１３０〜１３３はバッファ、１３４は図示しない内部回路が出力するデータ信号ＤＡ０〜ＤＡ４をシンクロナス転送方式で送信するデータ送信回路である。

データ送信回路１３４において、１３５〜１３９はバッファ、１４０〜１４４は図示しない内部回路が出力するデータ信号ＤＡ０〜ＤＡ４を内部クロック信号ＣＬＫ３の立ち上がりエッジに同期してラッチするＤフリップフロップ、１４５〜１４９はデータ出力バッファ、１５０〜１５４はデータ出力端子である。

１５５はＰＬＬ１２３が出力する内部クロック信号ＣＬＫ２を入力し、この内部クロック信号ＣＬＫ２にピリオドジッタが存在する場合に、これをキャンセルするピリオドジッタキャンセル回路であり、本発明のピリオドジッタキャンセル回路の第１実施形態からなるものである。

１５６はピリオドジッタキャンセル回路１５５が出力する内部クロック信号ＣＬＫ２を分周して内部クロック信号ＣＬＫ４を出力する分周器、１５７〜１５９はバッファ、１６０はバッファ１５９が出力する内部クロック信号ＣＬＫ４を入力し、この内部クロック信号ＣＬＫ４にピリオドジッタが存在する場合に、これをキャンセルするピリオドジッタキャンセル回路であり、本発明のピリオドジッタキャンセル回路の第１実施形態からなるものである。

１６１は図示しない内部回路が出力するデータ信号ＤＢ０〜ＤＢ７をソースシンクロナス転送方式で送信するデータ送信回路である。データ送信回路１６１において、１６２〜１６９はバッファ、１７０〜１７７は図示しない内部回路が出力するデータ信号ＤＢ０〜ＤＢ７を内部クロック信号ＣＬＫ４の立ち上がりエッジに同期してラッチするＤフリップフロップ、１７８〜１８５はデータ出力バッファ、１８６〜１９３はデータ出力端子である。

また、１９４はピリオドジッタキャンセル回路１６０が出力する内部クロック信号ＣＬＫ４を反転するインバータ、１９５はインバータ１９４が出力する内部クロック信号／ＣＬＫ４を分周してソースシンクロナス転送に必要な基準クロック信号ＣＬＫ５を出力する分周器であり、１９６はＤフリップフロップ、１９７はインバータである。

１９８は分周器１９５が出力する基準クロック信号ＣＬＫ５を入力し、この基準クロック信号ＣＬＫ５にピリオドジッタが存在する場合に、これをキャンセルするピリオドジッタキャンセル回路であり、本発明のピリオドジッタキャンセル回路の第１実施形態からなるものである。１９９はクロック出力バッファ、２００はクロック出力端子である。

このように構成されたＬＳＩ１２０では、ピリオドジッタキャンセル回路１５５が出力する内部クロック信号ＣＬＫ２はピリオドジッタをキャンセルしたものとなり、ピリオドジッタキャンセル回路１６０が出力する内部クロック信号ＣＬＫ４はピリオドジッタをキャンセル低減したものとなり、ピリオドジッタキャンセル回路１９８が出力するクロック信号ＣＬＫ５はピリオドジッタをキャンセルしたものとなる。したがって、データＤＢ０〜ＤＢ７の転送時のタイミングマージンを増やし、データＤＢ０〜ＤＢ７の高速転送を達成することができる。なお、ピリオドジッタキャンセル回路は、最もシンク（sink）端よりの分岐点直前に配置するのが効果的である。

（本発明のピリオドジッタキャンセル回路の第２実施形態及び本発明のピリオドジッタ測定回路の第２実施形態）
図２４は本発明のピリオドジッタキャンセル回路の第２実施形態の構成を示す回路図である。本発明のピリオドジッタキャンセル回路の第２実施形態は、トランジスタ動作速度センサ２１０と、本発明のピリオドジッタ測定回路の第２実施形態であるピリオドジッタ測定回路２１１と、遅延回路２１２と、電圧制御可変遅延回路２１３を備えている。

トランジスタ動作速度センサ２１０は、本発明のピリオドジッタキャンセル回路の第２実施形態が搭載されたＬＳＩ内のトランジスタの動作速度を検出するものである。本例では、トランジスタ動作速度センサ２１０は、可変遅延素子からなるリング発振器を使用し、発振周波数がプロセス条件及び動作条件に変動がないとした場合の理想的な周波数となるようにリング発振器の可変遅延素子の遅延値を制御した場合に使用したディジタル信号である遅延制御信号ＣＮＴＬ１をＬＳＩ内のトランジスタの動作速度を反映しているものとして出力するものであり、図１（図２）に示すトランジスタ動作速度センサ１と同様に構成される。

ピリオドジッタ測定回路２１１は、クロック信号ＣＬＫ＿ＩＮと、トランジスタ動作速度センサ２１０が出力する遅延制御信号ＣＮＴＬ１を入力して、クロック信号ＣＬＫ＿ＩＮのピリオドジッタを測定し、電圧制御可変遅延回路２１３に遅延制御バイアス電圧ＣＮＴＬ４＿Ｐ、ＣＮＴＬ４＿Ｎを出力するものである。

遅延回路２１２は、ピリオドジッタ測定回路２１１がクロック信号ＣＬＫ＿ＩＮの入力端と遅延制御バイアス電圧ＣＮＴＬ４＿Ｐ、ＣＮＴＬ４＿Ｎの出力端との間に有する遅延値と同一の遅延値を有するものであり、２１４〜２１９はバッファである。

電圧制御可変遅延回路２１３は、遅延回路２１２が出力するクロック信号ＣＬＫ＿ｍと、ピリオドジッタ測定回路２１１が出力する遅延制御バイアス電圧ＣＮＴＬ４＿Ｐ、ＣＮＴＬ４＿Ｎを入力し、クロック信号ＣＬＫ＿ｍにピリオドジッタがない場合には、電圧制御可変遅延回路２１３の中心遅延値だけ遅延し、クロック信号ＣＬＫ＿ｍにピリオドジッタがある場合には、ピリオドジッタをキャンセルするようにクロック信号ＣＬＫ＿ｍを遅延するものであり、図９（図１０）に示す電圧制御可変遅延回路７１と同様に構成される。

図２５はピリオドジッタ測定回路２１１の構成を示す回路図である。ピリオドジッタ測定回路２１１は、遅延制御バイアス電圧生成回路２３０と、電圧制御可変遅延回路２３１と、位相比較回路２３２と、チャージポンプ２３３と、ローパスフィルタ２３４と、位相比較回路２３５と、インバータ２３６、２３７と、チャージポンプ２３８と、ローパスフィルタ２３９を備えている。

遅延制御バイアス電圧生成回路２３０は、トランジスタ動作速度センサ２１０が出力する遅延制御信号ＣＮＴＬ１を入力して遅延制御バイアス電圧ＣＮＴＬ２＿Ｐ、ＣＮＴＬ２＿Ｎを生成するものであり、図８に示す遅延制御バイアス電圧生成回路７０と同様に構成される。

電圧制御可変遅延回路２３１は、クロック信号ＣＬＫ＿ＩＮと、遅延制御バイアス電圧生成回路２３０が出力する遅延制御バイアス電圧ＣＮＴＬ２＿Ｐ、ＣＮＴＬ２＿Ｎを入力し、クロック信号ＣＬＫ＿ＩＮをクロック信号ＣＬＫ＿ＩＮに求められているプロセス条件及び動作条件の変動がないとした場合の理想的な１周期分遅延したクロック信号ＣＬＫ＿ｎを出力するものであり、図８に示す電圧制御可変遅延回路７１と同様に構成される。

位相比較回路２３２は、クロック信号ＣＬＫ＿ＩＮ、ＣＬＫ＿ｎの位相比較を行うものであり、基準信号入力端子２３２＿ＲＥＦにクロック信号ＣＬＫ＿ｎが与えられ、比較信号入力端子２３２＿ＣＭＰにクロック信号ＣＬＫ＿ＩＮが与えられる。この位相比較回路２３２は、図８に示す位相比較回路７２と同様に構成される。

チャージポンプ２３３は、位相比較回路２３２が出力する位相比較結果信号であるアップ信号ＵＰ＿Ｎ及びダウン信号ＤＯＷＮ＿Ｎを入力し、位相比較回路２３２による位相比較結果を電流に変換するものであり、アップ信号入力端子２３３＿ＵＰにアップ信号ＵＰ＿Ｎが与えられ、ダウン信号入力端子２３３＿ＤＯＷＮにダウン信号ＤＯＷＮ＿Ｎが与えられる。このチャージポンプ２３３は、図８に示すチャージポンプ７３と同様に構成される。

ローパスフィルタ２３４は、チャージポンプ２３３の出力ＣＰ＿ＯＵＴ＿Ｎを電圧量に変換するものであり、図８に示すローパスフィルタ７４と同様に構成される。本例では、ローパスフィルタ２３４の出力ＬＰ＿ＯＵＴ＿Ｎが遅延制御バイアス電圧ＣＮＴＬ４＿Ｎとされる。

位相比較回路２３５は、クロック信号ＣＬＫ＿ＩＮ、ＣＬＫ＿ｎの位相を比較するものであり、基準信号入力端子２３５＿ＲＥＦにクロック信号ＣＬＫ＿ｎが与えられ、比較信号入力端子２３５＿ＣＭＰにクロック信号ＣＬＫ＿ＩＮが与えられる。この位相比較回路２３５は、図８に示す位相比較回路７２と同様に構成される。

インバータ２３６は、位相比較回路２３５が出力するダウン信号ＤＯＷＮ＿Ｐを反転して反転ダウン信号／ＤＯＷＮ＿Ｐを出力するものである。インバータ２３７は、位相比較回路２３５が出力するアップ信号ＵＰ＿Ｐを反転して反転アップ信号／ＵＰ＿Ｐを出力するものである。

チャージポンプ２３８は、インバータ２３６が出力する反転ダウン信号／ＤＯＷＮ＿Ｐ及びインバータ２３７が出力する反転アップ信号／ＵＰ＿Ｐを入力し、位相比較回路２３５による位相比較結果を逆転したものを電流に変換するものであり、アップ信号入力端子２３８＿ＵＰに反転ダウン信号／ＤＯＷＮ＿Ｐが与えられ、ダウン信号入力端子２３８＿ＤＯＷＮに反転アップ信号／ＵＰ＿Ｐが与えられる。このチャージポンプ２３８は、図８に示すチャージポンプ７３と同様に構成される。

ローパスフィルタ２３９は、チャージポンプ２３８の出力ＣＰ＿ＯＵＴ＿Ｐを電圧量に変換するものであり、図８に示すローパスフィルタ７４と同様に構成される。本例では、ローパスフィルタ２３９の出力ＬＰ＿ＯＵＴ＿Ｐが遅延制御バイアス電圧ＣＮＴＬ４＿Ｐとされる。

即ち、本例では、位相比較回路２３２と、チャージポンプ２３３と、ローパスフィルタ２３４と、位相比較回路２３５と、インバータ２３６、２３７と、チャージポンプ２３８と、ローパスフィルタ２３９とで、遅延制御バイアス電圧ＣＮＴＬ４＿Ｎ、ＣＮＴＬ４＿Ｐを生成する遅延制御バイアス電圧生成回路が構成される。

本発明のピリオドジッタキャンセル回路の第２実施形態では、ピリオドジッタ測定回路２１１により、クロック信号ＣＬＫ＿ＩＮのピリオドジッタが測定されると共に、遅延回路２１２により、クロック信号ＣＬＫ＿ＩＮがピリオドジッタ測定回路２１１の遅延時間分遅延され、電圧制御可変遅延回路２１３において、ピリオドジッタ測定回路２１１でのピリオドジッタ測定結果に基づいて、遅延回路２１２が出力するクロック信号ＣＬＫ＿ｍのピリオドジッタをキャンセルするようにクロック信号ＣＬＫ＿ｍの遅延が調整され、ピリオドジッタがキャンセルされたクロック信号ＣＬＫ＿ＯＵＴが得られる。

ここで、ピリオドジッタ測定回路２１１では、トランジスタ動作速度センサ２１０が出力するトランジスタの動作速度を反映した遅延制御信号ＣＮＴＬ１に基づいて、遅延制御バイアス電圧生成回路２３０において、遅延制御バイアス電圧ＣＮＴＬ２＿Ｐ、ＣＮＴＬ２＿Ｎが生成され、この遅延制御バイアス電圧ＣＮＴＬ２＿Ｐ、ＣＮＴＬ２＿Ｎが電圧制御可変遅延回路２３１に与えられ、電圧制御可変遅延回路２３１において、クロック信号ＣＬＫ＿ＩＮをプロセス条件及び動作条件の変動がないとした場合の理想的な１周期分遅延できるようにしている。

そして、位相比較回路２３２、２３５において、クロック信号ＣＬＫ＿ＩＮと電圧制御可変遅延回路２３１が出力するクロック信号ＣＬＫ＿ｎとの位相差が比較されるようにしているので、クロック信号ＣＬＫ＿ｎのピリオドジッタを高精度に測定することができ、したがって、また、ローパスフィルタ２３４、２３９から、電圧制御可変遅延回路２１３の遅延値として、遅延回路２１２が出力するクロック信号ＣＬＫ＿ｍからピリオドジッタを高精度にキャンセルするに必要な遅延制御バイアス電圧ＣＮＴＬ４＿Ｎ、ＣＮＴＬ４＿Ｐを出力させることができる。

したがって、本発明のピリオドジッタキャンセル回路の第２実施形態によれば、本発明のピリオドジッタキャンセル回路の第２実施形態が出力するクロック信号ＣＬＫ＿ＯＵＴを使用するデータ転送系におけるタイミングマージンを増やし、データ転送の高速化を図ることができる。

（本発明のピリオドジッタキャンセル回路の第３実施形態及び本発明のピリオドジッタ測定回路の第３実施形態）
図２６は本発明のピリオドジッタキャンセル回路の第３実施形態の構成を示す回路図である。本発明のピリオドジッタキャンセル回路の第３実施形態は、本発明のピリオドジッタ測定回路の第３実施形態であるピリオドジッタ測定回路２５０と、遅延回路２５１と、ディジタル制御遅延回路２５２を備えている。

ピリオドジッタ測定回路２５０は、クロック信号ＣＬＫ＿ＩＮと、校正信号を入力し、クロック信号ＣＬＫ＿ＩＮのピリオドジッタを測定し、ディジタル制御遅延回路２５２に選択制御信号ＳＬ１を出力するものであり、図１に示すトランジスタ動作速度センサ１が出力する遅延制御信号ＣＮＴＬ１の代わりに、遅延制御信号ＣＮＴＬ１と同様の信号を校正信号として入力する点を除き、図１（図８）に示すピリオドジッタ測定回路３と同様に構成したものである。

遅延回路２５１は、ピリオドジッタ測定回路２５０がクロック信号ＣＬＫ＿ＩＮの入力端と選択制御信号ＳＬ１の出力端との間に有する遅延値と同一の遅延値を有するものであり、２５３〜２５８はバッファである。

ディジタル制御遅延回路２５２は、遅延回路２５１が出力するクロック信号ＣＬＫ＿ｍと、ピリオドジッタ測定回路２５０が出力する選択制御信号ＳＬ１と、校正信号を入力し、クロック信号ＣＬＫ＿ｍにピリオドジッタがない場合には、クロック信号ＣＬＫ＿ｍをディジタル制御遅延回路２５２の中心遅延値だけ遅延し、クロック信号ＣＬＫ＿ｍにピリオドジッタがある場合には、ピリオドジッタをキャンセルするようにクロック信号ＣＬＫ＿ｍを遅延するものであり、トランジスタ動作速度センサ２が出力する遅延制御信号ＣＮＴＬ２を入力する代わりに校正信号を入力している点を除き、図１（図１８）に示すディジタル制御遅延回路５と同様に構成される。なお、ディジタル制御遅延回路２５２は、中心遅延値Ｄｍに対し、０（最小）〜２×Ｄｍ（最大）の間で遅延値を制御される。

図２７はピリオドジッタ測定回路２５０の構成を示す回路図である。ピリオドジッタ測定回路２５０は、図８に示すピリオドジッタ測定回路３が備える遅延制御バイアス電圧生成回路７０の代わりに、ディレイロック方式遅延制御回路２６０を設け、その他については、図８に示すピリオドジッタ測定回路３と同様に構成したものである。

図２８はディレイロック方式遅延制御回路２６０の構成を示す回路図である。ディレイロック方式遅延制御回路２６０は、図２５に示すピリオドジッタ測定回路２１１が備える遅延制御バイアス電圧生成回路２３０を設けず、ローパスフィルタ２３４の出力ＬＰ＿ＯＵＴ＿Ｎを遅延制御バイアス電圧ＣＮＴＬ２＿Ｎとし、これを電圧制御可変遅延回路７１、２３１に与えると共に、ローパスフィルタ２３９の出力ＬＰ＿ＯＵＴ＿Ｐを遅延制御バイアス電圧ＣＮＴＬ２＿Ｐとし、これを電圧制御可変遅延回路７１、２３１に与えるようにし、その他については、図２５に示すピリオドジッタ測定回路２１１と同様に構成したものである。

図２９はディジタル制御遅延回路２５２の構成を示す回路図である。ディジタル制御遅延回路２５２は、図１（図１８）に示すディジタル制御遅延回路５が備える遅延制御バイアス電圧生成回路１１０の代わりにディレイロック方式遅延制御回路２６３を設け、その他については、図１８に示すディジタル制御遅延回路５と同様に構成したものである。ディレイ方式遅延制御回路２６３は、図２８に示すディレイ方式遅延制御回路２５２と同様に構成される。

本発明のピリオドジッタキャンセル回路の第３実施形態では、ピリオドジッタ測定回路２５０により、クロック信号ＣＬＫ＿ＩＮのピリオドジッタが測定されると共に、遅延回路２５１により、クロック信号ＣＬＫ＿ＩＮがピリオドジッタ測定回路２５０の遅延時間分遅延され、ディジタル制御遅延回路２５２において、ピリオドジッタ測定回路２５０でのピリオドジッタ測定結果に基づいて、遅延回路２５１が出力するクロック信号ＣＬＫ＿ｍのピリオドジッタをキャンセルするようにクロック信号ＣＬＫ＿ｍの遅延が調整され、ピリオドジッタがキャンセルされたクロック信号ＣＬＫ＿ＯＵＴが得られる。

ここで、ピリオドジッタ測定回路２５０では、校正信号に基づいて、ディレイロック方式遅延制御回路２６０において、遅延制御バイアス電圧ＣＮＴＬ２＿Ｐ、ＣＮＴＬ２＿Ｎが生成され、この遅延制御バイアス電圧ＣＮＴＬ２＿Ｐ、ＣＮＴＬ２＿Ｎが電圧制御可変遅延回路７１に与えられ、電圧制御可変遅延回路７１において、クロック信号ＣＬＫ＿ＩＮをプロセス条件及び動作条件に変動がないとした場合の理想的な１周期分遅延できるようにしている。

そして、位相比較回路７２において、クロック信号ＣＬＫ＿ＩＮと電圧制御可変遅延回路７１が出力するクロック信号ＣＬＫ＿ｎとの位相差が比較されるようにしているので、クロック信号ＣＬＫ＿ｎのピリオドジッタを高精度に測定することができ、したがって、また、レジスタ７８から、ディジタル制御遅延回路２５２の遅延値として、遅延回路２５１が出力するクロック信号ＣＬＫ＿ｍからピリオドジッタを高精度にキャンセルするに必要な選択制御信号ＳＬ１を出力させることができる。

したがって、本発明のピリオドジッタキャンセル回路の第３実施形態によれば、本発明のピリオドジッタキャンセル回路の第３実施形態が出力するクロック信号ＣＬＫ＿ＯＵＴを使用するデータ転送系におけるタイミングマージンを増やし、データ転送の高速化を図ることができる。

（本発明のピリオドジッタキャンセル回路の第４実施形態及び本発明のピリオドジッタ測定回路の第４実施形態）
図３０は本発明のピリオドジッタキャンセル回路の第４実施形態の構成を示す回路図である。本発明のピリオドジッタキャンセル回路の第４実施形態は、本発明のピリオドジッタ測定回路の第４実施形態であるピリオドジッタ測定回路２７０と、遅延回路２７１と、電圧制御可変遅延回路２７２を備えている。

ピリオドジッタ測定回路２７０は、クロック信号ＣＬＫ＿ＩＮと校正信号を入力して、クロック信号ＣＬＫ＿ＩＮのピリオドジッタを測定し、電圧制御可変遅延回路２７２に遅延制御バイアス電圧ＣＮＴＬ４＿Ｐ、ＣＮＴＬ４＿Ｎを出力するものである。

遅延回路２７１は、ピリオドジッタ測定回路２７０がクロック信号ＣＬＫ＿ＩＮの入力端と遅延制御バイアス電圧ＣＮＴＬ４＿Ｐ、ＣＮＴＬ４＿Ｎの出力端との間に有する遅延値と同一の遅延値を有するものであり、２７３〜２７８はバッファである。

電圧制御可変遅延回路２７２は、遅延回路２７１が出力するクロック信号ＣＬＫ＿ｍと、ピリオドジッタ測定回路２７０が出力する遅延制御バイアス電圧ＣＮＴＬ４＿Ｐ、ＣＮＴＬ４＿Ｎを入力し、クロック信号ＣＬＫ＿ｍにピリオドジッタがない場合には、電圧制御可変遅延回路２７２の中心遅延値だけ遅延し、クロック信号ＣＬＫ＿ｍにピリオドジッタがある場合には、ピリオドジッタをキャンセルするようにクロック信号ＣＬＫ＿ｍを遅延するものであり、図９（図１０）に示す電圧制御可変遅延回路７１と同様に構成される。

図３１はピリオドジッタ測定回路２７０の構成を示す回路図である。ピリオドジッタ測定回路２７０は、図２５に示すピリオドジッタ測定回路２１１が備える遅延制御バイアス電圧生成回路２３０の代わりにディレイロック方式遅延制御回路２８０を設け、その他については、図２５に示すピリオドジッタ測定回路２１１と同様に構成したものである。ディレイロック方式遅延制御回路２８０は、図２８に示すディレイロック方式遅延制御回路２６０と同様に構成したものである。

本発明のピリオドジッタキャンセル回路の第４実施形態では、ピリオドジッタ測定回路２７０により、クロック信号ＣＬＫ＿ＩＮのピリオドジッタが測定されると共に、遅延回路２７１により、クロック信号ＣＬＫ＿ＩＮがピリオドジッタ測定回路２７０の遅延時間分遅延され、電圧制御可変遅延回路２７２において、ピリオドジッタ測定回路２７０でのピリオドジッタ測定結果に基づいて、遅延回路２７１が出力するクロック信号ＣＬＫ＿ｍのピリオドジッタをキャンセルするようにクロック信号ＣＬＫ＿ｍの遅延が調整され、ピリオドジッタがキャンセルされたクロック信号ＣＬＫ＿ＯＵＴが得られる。

ここで、ピリオドジッタ測定回路２７０では、校正信号に基づいて、ディレイロック方式遅延制御回路２８０において、遅延制御バイアス電圧ＣＮＴＬ２＿Ｐ、ＣＮＴＬ２＿Ｎが生成され、この遅延制御バイアス電圧ＣＮＴＬ２＿Ｐ、ＣＮＴＬ２＿Ｎが電圧制御可変遅延回路２３１に与えられ、電圧制御可変遅延回路２３１において、クロック信号ＣＬＫ＿ＩＮをプロセス条件及び動作条件に変動がないとした場合の理想的な１周期分遅延できるようにしている。

そして、位相比較回路２３２、２３５において、クロック信号ＣＬＫ＿ＩＮと電圧制御可変遅延回路２３１が出力するクロック信号ＣＬＫ＿ｎとの位相差が比較されるようにしているので、クロック信号ＣＬＫ＿ｎのピリオドジッタを高精度に測定することができ、したがって、また、ローパスフィルタ２３４、２３９から、電圧制御可変遅延回路２１３の遅延値として、遅延回路２７１が出力するクロック信号ＣＬＫ＿ｍからピリオドジッタを高精度にキャンセルするに必要な遅延制御バイアス電圧ＣＮＴＬ４＿Ｎ、ＣＮＴＬ４＿Ｐを出力させることができる。

したがって、本発明のピリオドジッタキャンセル回路の第４実施形態によれば、本発明のピリオドジッタキャンセル回路の第４実施形態が出力するクロック信号ＣＬＫ＿ＯＵＴを使用するデータ転送系におけるタイミングマージンを増やし、データ転送の高速化を図ることができる。

（本発明の静的位相差キャンセル回路の第１実施形態及び本発明の静的位相差測定回路の第１実施形態）
図３２は本発明の静的位相差キャンセル回路の第１実施形態の構成を示す回路図である。本発明の静的位相差キャンセル回路の第１実施形態は、トランジスタ動作速度センサ２９０、２９１と、本発明の静的位相差測定回路の第１実施形態である静的位相差測定回路２９２と、ディジタル制御遅延回路２９３を備えている。

図３２中、ＣＬＫ＿ＲＥＦ、ＣＬＫ＿ＣＭＰ、ＣＬＫ＿ＩＮは、本発明の静的位相差キャンセル回路の第１実施形態が搭載されるＬＳＩ上のクロック信号である。ＣＬＫ＿ＲＥＦは基準クロック信号とするクロック信号、ＣＬＫ＿ＣＭＰは比較クロック信号とするクロック信号、クロック信号ＣＬＫ＿ＩＮは、クロック信号ＣＬＫ＿ＲＥＦの下流のクロック信号である。本発明の静的位相差キャンセル回路の第２実施形態、第３実施形態及び第４実施形態でも同様である。

トランジスタ動作速度センサ２９０、２９１は、本発明の静的位相差キャンセル回路の第１実施形態が搭載されたＬＳＩ内のトランジスタの動作速度を検出するものである。本例では、トランジスタ動作速度センサ２９０、２９１は、可変遅延素子からなるリング発振器を使用し、発振周波数が理想的な周波数となるようにリング発振器の可変遅延素子の遅延値を制御した場合に使用したディジタル信号である遅延制御信号ＣＮＴＬ１、ＣＮＴＬ２をＬＳＩ内のトランジスタの動作速度を反映しているものとして出力するものであり、図１（図２）に示すトランジスタ動作速度センサ１と同様に構成される。

静的位相差測定回路２９２は、基準クロック信号ＣＬＫ＿ＲＥＦと、比較クロック信号ＣＬＫ＿ＣＭＰと、遅延制御信号ＣＮＴＬ１を入力し、比較クロック信号ＣＬＫ＿ＣＭＰの基準クロック信号ＣＬＫ＿ＲＥＦに対する静的位相差を測定し、ディジタル制御遅延回路２９３に与えるセレクト制御信号ＳＬ１を出力するものである。

ディジタル制御遅延回路２９３は、クロック信号ＣＬＫ＿ＩＮと、静的位相差測定回路２９２が出力する選択制御信号ＳＬ１と、トランジスタ動作速度センサ２９１が出力する遅延制御信号ＣＮＴＬ２を入力し、クロック信号ＣＬＫ＿ＩＮ、ＣＬＫ＿ＯＵＴ間で、比較クロック信号ＣＬＫ＿ＣＭＰの基準クロック信号ＣＬＫ＿ＲＥＦに対する静的位相差分をキャンセルするようにクロック信号ＣＬＫ＿ＩＮを遅延するものであり、図１（図１８）に示すディジタル制御遅延回路５と同様に構成される。

図３３は静的位相差測定回路２９２の構成を示す回路図である。静的位相差測定回路２９２は、遅延制御バイアス電圧生成回路３００と、電圧制御可変遅延回路３０１と、位相比較回路３０２と、チャージポンプ３０３と、ローパスフィルタ３０４と、Ａ／Ｄ変換回路３０５と、差分回路３０６と、加算回路３０７と、レジスタ３０８と、平均化回路３０９と、トランジスタ動作速度センサ３１０と、ディジタル制御遅延回路３１１を備えている。

遅延制御バイアス電圧生成回路３００は、トランジスタ動作速度センサ２９０が出力する遅延制御信号ＣＮＴＬ１を入力して電圧制御可変遅延回路３０１に与える遅延制御バイアス電圧ＣＮＴＬ２＿Ｐ、ＣＮＴＬ２＿Ｎを生成するものであり、図２（図６）に示す遅延制御バイアス電圧生成回路２６と同様に構成される。

電圧制御可変遅延回路３０１は、基準クロック信号ＣＬＫ＿ＲＥＦと、遅延制御バイアス電圧生成回路３００が出力する遅延制御バイアス電圧ＣＮＴＬ２＿Ｐ、ＣＮＴＬ２＿Ｎを入力し、基準クロック信号ＣＬＫ＿ＲＥＦを遅延した遅延基準クロック信号ＣＬＫ＿ＲＥＦ＿ＯＵＴを出力するものであり、図８（図９）に示す電圧制御可変遅延回路７１と同様に構成される。

位相比較回路３０２は、電圧制御可変遅延回路３０１が出力する遅延基準クロック信号ＣＬＫ＿ＲＥＦ＿ＯＵＴと、ディジタル制御遅延回路３１１が出力する遅延比較クロック信号ＣＬＫ＿ＣＭＰ＿ＯＵＴの位相を比較するものであり、基準信号入力端子３０２＿ＲＥＦに遅延基準クロック信号ＣＬＫ＿ＲＥＦ＿ＯＵＴが与えられ、比較信号入力端子３０２＿ＣＭＰに遅延比較クロック信号ＣＬＫ＿ＣＭＰ＿ＯＵＴが与えられる。この位相比較回路３０２は、図８に示す位相比較回路７２と同様に構成される。

チャージポンプ３０３は、位相比較回路３０２が出力するアップ信号ＵＰ及びダウン信号ＤＯＷＮを入力し、位相比較回路３０２による位相比較結果を電流に変換するものであり、アップ信号入力端子３０３＿ＵＰにアップ信号ＵＰが与えられ、ダウン信号入力端子３０３＿ＤＯＷＮにダウン信号ＤＯＷＮが与えられる。このチャージポンプ３０３は、図８（図１３）に示すチャージポンプ７３と同様に構成される。

ローパスフィルタ３０４は、チャージポンプ３０３の出力ＣＰ＿ＯＵＴを電圧量に変換するものであり、図８（図１５）に示すローパスフィルタ７４と同様に構成される。Ａ／Ｄ変換回路３０５は、ローパスフィルタ３０４の出力ＬＰ＿ＯＵＴをディジタル値に変換するものである。差分回路３０６は、Ａ／Ｄ変換回路３０５の前回出力値と今回出力値の差分を計算するものである。

加算回路３０７は、差分回路３０６の出力とレジスタ３０８の格納値を加算するものである。レジスタ３０８は、加算回路３０７の出力を更新的に格納するものであり、初期値を［１００…０］とするものである。平均化回路３０９は、レジスタ３０８の出力値の１０００周期分くらいを平均化するものであり、本例では、平均化回路３０９の出力が選択制御信号ＳＬ１としてディジタル制御遅延回路２９３、３１１に与えられる。なお、基準クロック信号ＣＬＫ＿ＲＥＦと比較クロック信号ＣＬＫ＿ＣＭＰとの間の動的な位相変動（遅延変動）は、ある値を中心値として前後に変動するものであるから、この動的な位相変動分は、平均化回路３０９でキャンセルされることになる。

トランジスタ動作速度センサ３１０は、本発明の静的位相差キャンセル回路の第１実施形態が搭載されたＬＳＩ内のトランジスタの動作速度を検出するものである。本例では、トランジスタ動作速度センサ３１０は、可変遅延素子からなるリング発振器を使用し、発振周波数がプロセス条件及び動作条件に変動がないとした場合の理想的な周波数となるようにリング発振器の可変遅延素子の遅延値を制御した場合に使用したディジタル信号である遅延制御信号ＣＮＴＬ４をＬＳＩ内のトランジスタの動作速度を反映しているものとして出力するものであり、図１（図２）に示すトランジスタ動作速度センサ１と同様に構成される。

ディジタル制御遅延回路３１１は、比較クロック信号ＣＬＫ＿ＣＭＰと、平均化回路３０９が出力する選択制御信号ＳＬ１と、トランジスタ動作速度センサ３１０が出力する遅延制御信号ＣＮＴＬ４を入力し、比較クロック信号ＣＬＫ＿ＣＭＰを遅延して遅延比較クロック信号ＣＬＫ＿ＣＭＰ＿ＯＵＴを出力するものであり、図１（図１８）に示すディジタル制御遅延回路５と同様に構成される。なお、電圧制御可変遅延回路３０１とディジタル制御遅延回路３１１は、中心遅延値が同一とされている。

本発明の静的位相差キャンセル回路の第１実施形態では、静的位相差測定回路２９２により、比較クロック信号ＣＬＫ＿ＣＭＰの基準クロック信号ＣＬＫ＿ＲＥＦに対する静的位相差が測定され、ディジタル制御遅延回路２９３において、静的位相差測定回路２９２での静的位相差測定結果に基づいて、クロック信号ＣＬＫ＿ＩＮ、ＣＬＫ＿ＯＵＴとの間で、比較クロック信号ＣＬＫ＿ＣＭＰの基準クロック信号ＣＬＫ＿ＲＥＦに対する静的位相差分をキャンセルするようにクロック信号ＣＬＫ＿ＩＮの遅延が調整される。

ここで、静的位相差測定回路２９２では、トランジスタ動作速度センサ２９０が出力するトランジスタの動作速度を反映した遅延制御信号ＣＮＴＬ１に基づいて、遅延制御バイアス電圧生成回路３００において、遅延制御バイアス電圧ＣＮＴＬ２＿Ｐ、ＣＮＴＬ２＿Ｎが生成され、この遅延制御バイアス電圧ＣＮＴＬ２＿Ｐ、ＣＮＴＬ２＿Ｎが電圧制御可変遅延回路３０１に与えられ、電圧制御可変遅延回路３０１において、クロック信号ＣＬＫ＿ＲＥＦが遅延されるようにしている。

そして、位相比較回路３０２において、電圧制御可変遅延回路３０１が出力する遅延基準クロック信号ＣＬＫ＿ＲＥＦ＿ＯＵＴとディジタル制御遅延回路３１１が出力する遅延比較クロック信号ＣＬＫ＿ＣＭＰ＿ＯＵＴとの位相差が比較されるようにしているので、遅延比較クロック信号ＣＬＫ＿ＣＭＰ＿ＯＵＴの遅延基準クロック信号ＣＬＫ＿ＲＥＦ＿ＯＵＴとの位相差を高精度に測定することができ、したがって、また、平均化回路３０９から、ディジタル制御遅延回路２９３の遅延値として、クロック信号ＣＬＫ＿ＩＮ、ＣＬＫ＿ＯＵＴ間で、比較クロック信号ＣＬＫ＿ＣＭＰの基準クロック信号ＣＬＫ＿ＲＥＦに対する静的位相差分を高精度にキャンセルするに必要な選択制御信号ＳＬ１を出力させることができる。

したがって、本発明の静的位相差キャンセル回路の第１実施形態によれば、本発明の静的位相差キャンセル回路の第１実施形態が出力するクロック信号ＣＬＫ＿ＯＵＴ又はその下流のクロック信号を使用するデータ転送系におけるタイミングマージンを増やし、データ転送の高速化を図ることができる。

図３４は本発明の静的位相差キャンセル回路の第１実施形態の第１使用例を示す回路図である。図３４中、３１２は本発明の静的位相差キャンセル回路の第１実施形態を搭載したＬＳＩであり、ＬＳＩ３１２は、図２３に示すＬＳＩ１２０が設けるピリオドジッタキャンセル回路１５５、１６０、１９８を設けず、分周器１２９の後段に本発明の静的位相差キャンセル回路の第１実施形態である静的位相差キャンセル回路３１３を設け、その他については、図２３に示すＬＳＩ１２０と同様に構成したものである。

第１使用例では、ＰＬＬ１２３に入力するクロック信号ＣＬＫ１を基準クロック信号、バッファ１２８が出力するＰＬＬ１２３への帰還クロック信号ＣＬＫ６を比較クロック信号とし、クロック信号ＣＬＫ６のクロック信号ＣＬＫ１に対する静的位相差が測定され、この測定結果に基づいて、分周器１２９が出力するクロック信号ＣＬＫ３と静的位相差キャンセル回路３１３が出力するクロック信号ＣＬＫ３との間で、クロック信号ＣＬＫ６のクロック信号ＣＬＫ１に対する静的位相差分をキャンセルするようにしている。

したがって、クロック信号ＣＬＫ６（ＰＬＬ１２３への帰還クロック信号）のクロック信号ＣＬＫ１（ＰＬＬ１２３に入力する基準クロック信号）に対する静的位相差分がデータ送信回路１３４におけるタイミングマージンを減少させることを避け、データＤＡ０〜ＤＡ４の転送時のタイミングマージンを増やし、データＤＡ０〜ＤＡ４の高速転送を達成することができる。

図３５は本発明の静的位相差キャンセル回路の第１実施形態の第２使用例を示す回路図である。図３５中、３１５は本発明の静的位相差キャンセル回路の第１実施形態を搭載したＬＳＩであり、ＬＳＩ３１５は、図３４に示すＬＳＩ３１２に、バッファ３１６と、分周器３１７と、クロック出力バッファ３１８と、クロック出力端子３１９と、クロック入力端子３２０と、クロック入力バッファ３２１を追加すると共に、図３４に示す静的位相差キャンセル回路３１３の代わりに、同じく本発明の静的位相差キャンセル回路の第１実施形態である静的位相差キャンセル回路３２２を設け、その他については、図３４に示すＬＳＩ３１２と同様に構成したものである。

また、分周器３１７において、３２３はＤフリップフロップ、３２４はインバータである。本例では、データ出力バッファ３１８は、データ出力バッファ１４５〜１４９によるデータ信号ＤＡ０〜ＤＡ４の出力タイミングをモニタする機能を有している。

第２使用例では、ＰＬＬ１２３に入力するクロック信号ＣＬＫ１を基準クロック信号、クロック入力バッファ３２１が出力するクロック信号ＣＬＫ７を比較クロック信号とし、クロック信号ＣＬＫ７のクロック信号ＣＬＫ１に対する静的位相差が測定され、この測定結果に基づいて、分周器１２９が出力するクロック信号ＣＬＫ３と静的位相差キャンセル回路３２２が出力するクロック信号ＣＬＫ３との間で、クロック信号ＣＬＫ７のロック信号ＣＬＫ１に対する静的位相差がキャンセルされる。

したがって、第２使用例では、ＬＳＩ３１５に与えられる基準となるクロック信号ＣＬＫ１（データ信号ＤＡ０〜ＤＡ４の転送先のＬＳＩに与えられる共通のクロック信号）とデータ出力バッファ１４５〜１４９が出力するデータ信号ＤＡ０〜ＤＡ４との間の静的位相差を低減ないし無くすことができるので、データ信号ＤＡ０〜ＤＡ４の転送時のタイミングマージンを増やし、データ信号ＤＡ０〜ＤＡ４の高速転送を達成することができる。

（本発明の静的位相差キャンセル回路の第２実施形態及び本発明の静的位相差測定回路の第２実施形態）
図３６は本発明の静的位相差キャンセル回路の第２実施形態の構成を示す回路図である。本発明の静的位相差キャンセル回路の第２実施形態は、トランジスタ動作速度センサ３３０と、本発明の静的位相差測定回路の第２実施形態である静的位相差測定回路３３１と、電圧制御可変遅延回路３３２を備えている。

トランジスタ動作速度センサ３３０は、本発明の静的位相差キャンセル回路の第２実施形態が搭載されたＬＳＩ内のトランジスタの動作速度を検出するものである。本例では、トランジスタ動作速度センサ３３０は、可変遅延素子からなるリング発振器を使用し、発振周波数が理想的な周波数となるようにリング発振器の可変遅延素子の遅延値を制御した場合に使用したディジタル信号である遅延制御信号ＣＮＴＬ１をＬＳＩ内のトランジスタの動作速度を反映しているものとして出力するものであり、図１（図２）に示すトランジスタ動作速度センサ１と同様に構成される。

静的位相差測定回路３３１は、基準クロック信号ＣＬＫ＿ＲＥＦと、比較クロック信号ＣＬＫ＿ＣＭＰと、遅延制御信号ＣＮＴＬ１を入力し、比較クロック信号ＣＬＫ＿ＣＭＰの基準クロック信号ＣＬＫに対する静的位相差を測定し、電圧制御可変遅延回路３３２に与える遅延制御バイアス電圧ＣＮＴＬ４＿Ｐ、ＣＮＴＬ４＿Ｎを出力するものである。

電圧制御可変遅延回路３３２は、クロック信号ＣＬＫ＿ＩＮと、静的位相差測定回路３３１が出力する遅延制御バイアス電圧ＣＮＴＬ４＿Ｐ、ＣＮＴＬ４＿Ｎを入力し、クロック信号ＣＬＫ＿ＩＮ、ＣＬＫ＿ＯＵＴ間で、比較クロック信号ＣＬＫ＿ＣＭＰの基準クロック信号ＣＬＫ＿ＲＥＦに対する静的位相差分をキャンセルするようにクロック信号ＣＬＫ＿ＩＮを遅延するものであり、図８（図９）に示す電圧制御可変遅延回路７１と同様に構成される。

図３７は静的位相差測定回路３３１の構成を示す回路図である。静的位相差測定回路３３１は、遅延制御バイアス電圧生成回路３４０と、電圧制御可変遅延回路３４１と、位相比較回路３４２と、チャージポンプ３４３と、ローパスフィルタ３４４と、位相比較回路３４５と、インバータ３４６、３４７と、チャージポンプ３４８と、ローパスフィルタ３４９と、電圧制御可変遅延回路３５０を備えている。

遅延制御バイアス電圧生成回路３４０は、トランジスタ動作速度センサ３３０が出力する遅延制御信号ＣＮＴＬ１を入力して電圧制御可変遅延回路３４１に与える遅延制御バイアス電圧ＣＮＴＬ２＿Ｐ、ＣＮＴＬ２＿Ｎを生成するものであり、図８に示す遅延制御バイアス電圧生成回路７０と同様に構成される。

電圧制御可変遅延回路３４１は、クロック信号ＣＬＫ＿ＩＮと、遅延制御バイアス電圧生成回路３４０が出力する遅延制御バイアス電圧ＣＮＴＬ２＿Ｐ、ＣＮＴＬ２＿Ｎを入力し、クロック信号ＣＬＫ＿ＲＥＦを遅延した遅延基準クロック信号ＣＬＫ＿ＲＥＦ＿ＯＵＴを出力するものであり、図８に示す電圧制御可変遅延回路７１と同様に構成される。

位相比較回路３４２は、電圧制御可変遅延回路３４１が出力する遅延基準クロック信号ＣＬＫ＿ＲＥＦ＿ＯＵＴと、電圧制御可変遅延回路３５０が出力する遅延比較クロック信号ＣＬＫ＿ＣＭＰ＿ＯＵＴの位相を比較するものであり、基準信号入力端子３４２＿ＲＥＦに遅延基準クロック信号ＣＬＫ＿ＲＥＦ＿ＯＵＴが与えられ、比較信号入力端子３４２＿ＣＭＰに遅延比較クロック信号ＣＬＫ＿ＣＭＰ＿ＯＵＴが与えられる。この位相比較回路３４２は、図８に示す位相比較回路７２と同様に構成される。

チャージポンプ３４３は、位相比較回路３４２が出力するアップ信号ＵＰ＿Ｎ及びダウン信号ＤＯＷＮ＿Ｎを入力し、位相比較回路３４２による位相比較結果を電流に変換するものであり、アップ信号入力端子３４３＿ＵＰにアップ信号ＵＰ＿Ｎが与えられ、ダウン信号入力端子３４３＿ＤＯＷＮにダウン信号ＤＯＷＮ＿Ｎが与えられる。このチャージポンプ３４３は、図８に示すチャージポンプ７３と同様に構成される。

ローパスフィルタ３４４は、チャージポンプ３４３の出力ＣＰ＿ＯＵＴ＿Ｎを電圧量に変換するものであり、図８に示すローパスフィルタ７４と同様に構成される。本例では、ローパスフィルタ３４４の出力ＬＰ＿ＯＵＴ＿Ｎが遅延制御バイアス電圧ＣＮＴＬ４＿Ｎとされ、電圧制御可変遅延回路３３２、３５０に与えられる。

位相比較回路３４５は、遅延基準クロック信号ＣＬＫ＿ＲＥＦ＿ＯＵＴと遅延比較クロック信号ＣＬＫ＿ＣＭＰ＿ＯＵＴの位相を比較するものであり、基準信号入力端子３４５＿ＲＥＦにクロック信号ＣＬＫ＿ＲＥＦ＿ＯＵＴが与えられ、比較信号入力端子３４５＿ＣＭＰにクロック信号ＣＬＫ＿ＣＭＰ＿ＯＵＴが与えられる。この位相比較回路３４５は、図８に示す位相比較回路７２と同様に構成される。

インバータ３４６は、位相比較回路３４５が出力するダウン信号ＤＯＷＮ＿Ｐを反転して反転ダウン信号／ＤＯＷＮ＿Ｐを出力するものである。インバータ３４７は、位相比較回路３４５が出力するアップ信号ＵＰ＿Ｐを反転して反転アップ信号／ＵＰ＿Ｐを出力するものである。

チャージポンプ３４８は、インバータ３４６が出力する反転ダウン信号／ＤＯＷＮ＿Ｐとインバータ３４７が出力する反転アップ信号／ＵＰ＿Ｐを入力し、位相比較回路３４５による位相比較結果を逆転したものを電流に変換するものであり、アップ信号入力端子３４８＿ＵＰに反転ダウン信号／ＤＯＷＮ＿Ｐが与えられ、ダウン信号入力端子３４８＿ＤＯＷＮに反転アップ信号／ＵＰ＿Ｐが与えられる。このチャージポンプ３４８は、図８に示すチャージポンプ７３と同様に構成される。

ローパスフィルタ３４９は、チャージポンプ３４８の出力ＣＰ＿ＯＵＴ＿Ｐを電圧量に変換するものであり、図８に示すローパスフィルタ７４と同様に構成される。本例では、ローパスフィルタ３４９の出力ＬＰ＿ＯＵＴ＿Ｐが遅延制御バイアス電圧ＣＮＴＬ４＿Ｐとされ、電圧制御可変遅延回路３３２、３５０に与えられる。

電圧制御可変遅延回路３５０は、比較クロック信号ＣＬＫ＿ＣＭＰと、ローパスフィルタ３４４の出力ＬＰ＿ＯＵＴ＿Ｎと、ローパスフィルタ３４９の出力ＬＰ＿ＯＵＴ＿Ｐを入力し、比較クロック信号ＣＬＫ＿ＣＭＰを遅延して遅延比較クロック信号ＣＬＫ＿ＣＭＰ＿ＯＵＴを出力するものであり、電圧制御可変遅延回路３４１と同様に構成されている。なお、電圧制御可変遅延回路３４１、３５０は、中心遅延値が同一とされている。

本発明の静的位相差キャンセル回路の第２実施形態では、静的位相差測定回路３３１により、比較クロック信号ＣＬＫ＿ＣＭＰの基準クロック信号ＣＬＫ＿ＲＥＦに対する静的位相差が測定され、電圧制御可変遅延回路３３２において、静的位相差測定回路３３１での静的位相差測定結果に基づいて、クロック信号ＣＬＫ＿ＩＮ、ＣＬＫ＿ＯＵＴ間で、比較クロック信号ＣＬＫ＿ＣＭＰの基準クロック信号ＣＬＫ＿ＲＥＦに対する静的位相差分をキャンセルするようにクロック信号ＣＬＫ＿ＩＮの遅延が調整される。

ここで、静的位相差測定回路３３１では、トランジスタ動作速度センサ３３０が出力するトランジスタの動作速度を反映した遅延制御信号ＣＮＴＬ１に基づいて、遅延制御バイアス電圧生成回路３４０において、遅延制御バイアス電圧ＣＮＴＬ２＿Ｐ、ＣＮＴＬ２＿Ｎが生成され、この遅延制御バイアス電圧ＣＮＴＬ２＿Ｐ、ＣＮＴＬ２＿Ｎが電圧制御可変遅延回路３４１に与えられ、電圧制御可変遅延回路３４１において、クロック信号ＣＬＫ＿ＩＮが遅延されるようにしている。

そして、位相比較回路３４２、３４５において、電圧制御可変遅延回路３４１が出力する遅延基準クロック信号ＣＬＫ＿ＲＥＦ＿ＯＵＴと電圧制御可変遅延回路３５０が出力する遅延比較クロック信号ＣＬＫ＿ＣＭＰ＿ＯＵＴとの位相差が比較されるようにしているので、遅延比較クロック信号ＣＬＫ＿ＣＭＰ＿ＯＵＴの基準クロック信号ＣＬＫ＿ＲＥＦ＿ＯＵＴとの位相差を高精度に測定することができ、したがって、また、ローパスフィルタ３４４、３４９から、電圧制御可変遅延回路３３２の遅延値として、クロック信号ＣＬＫ＿ＩＮ、ＣＬＫ＿ＯＵＴ間で、比較クロック信号ＣＬＫ＿ＣＭＰの基準クロック信号ＣＬＫ＿ＲＥＦに対する静的位相差分を高精度にキャンセルするに必要な遅延制御バイアス電圧ＣＮＴＬ４＿Ｎ、ＣＮＴＬ４＿Ｐを出力させることができる。

したがって、本発明の静的位相差キャンセル回路の第２実施形態によれば、本発明の静的位相差キャンセル回路の第２実施形態が出力するクロック信号ＣＬＫ＿ＯＵＴ又はその下流のクロック信号を使用するデータ転送系におけるタイミングマージンを増やし、データ転送の高速化を図ることができる。

（本発明の静的位相差キャンセル回路の第３実施形態及び本発明の静的位相差測定回路の第３実施形態）
図３８は本発明の静的位相差キャンセル回路の第３実施形態の構成を示す回路図である。本発明の静的位相差キャンセル回路の第３実施形態は、本発明の静的位相差測定回路の第３実施形態である静的位相差測定回路３６０と、ディジタル制御遅延回路３６１を備えている。

静的位相差測定回路３６０は、基準クロック信号ＣＬＫ＿ＲＥＦと、比較クロック信号ＣＬＫ＿ＣＭＰと、校正信号を入力し、比較クロック信号ＣＬＫ＿ＣＭＰの基準クロック信号ＣＬＫ＿ＲＥＦに対する位相差を測定し、ディジタル制御遅延回路３６１にセレクト制御信号ＳＬ１を出力するものであり、図３２に示すトランジスタ動作速度センサ２９０が出力する遅延制御信号ＣＮＴＬ１の代わりに遅延制御信号ＣＮＴＬ１と同様の信号を校正信号として入力する点を除き、図３２（図３３）に示す静的位相差測定回路２９２と同様に構成される。

ディジタル制御遅延回路３６１は、クロック信号ＣＬＫ＿ＩＮと、静的位相差測定回路３６０が出力する選択制御信号ＳＬ１と、校正信号を入力し、クロック信号ＣＬＫ＿ＩＮ、ＣＬＫ＿ＯＵＴとの間で、比較クロック信号ＣＬＫ＿ＣＭＰの基準クロック信号ＣＬＫ＿ＲＥＦに対する静的位相差分をキャンセルするようにクロック信号ＣＬＫ＿ＩＮを遅延するものであり、図１（図１８）に示すディジタル制御遅延回路５と同様に構成される。

図３９は静的位相差測定回路３６０の構成を示す回路図である。静的位相差測定回路３６０は、図３３に示す遅延制御バイアス電圧生成回路３００の代わりにディレイロック方式遅延制御回路３６４を設けると共に、ディジタル制御遅延回路３１１に遅延制御信号ＣＮＴＬ４の代わりに校正信号を与えるようにし、その他については、図３３に示す静的位相差測定回路２９２と同様に構成される。

本発明の静的位相差キャンセル回路の第３実施形態では、静的位相差測定回路３６０により、比較クロック信号ＣＬＫ＿ＣＭＰの基準クロック信号ＣＬＫ＿ＲＥＦに対する静的位相差が測定され、ディジタル制御遅延回路３６１において、クロック信号ＣＬＫ＿ＩＮ、ＣＬＫ＿ＯＵＴ間で、静的位相差測定回路３６０での静的位相差測定結果に基づいて、比較クロック信号ＣＬＫ＿ＣＭＰの基準クロック信号ＣＬＫ＿ＲＥＦに対する静的位相差分をキャンセルするようにクロック信号ＣＬＫ＿ＩＮの遅延が調整される。

ここで、静的位相差測定回路３６０では、校正信号に基づいて、ディレイロック方式遅延制御回路３６４において、遅延制御バイアス電圧ＣＮＴＬ２＿Ｐ、ＣＮＴＬ２＿Ｎが生成され、この遅延制御バイアス電圧ＣＮＴＬ２＿Ｐ、ＣＮＴＬ２＿Ｎが電圧制御可変遅延回路３０１に与えられ、電圧制御可変遅延回路３０１において、基準クロック信号ＣＬＫ＿ＩＮが遅延されるようにしている。

そして、位相比較回路３０２において、遅延基準クロック信号ＣＬＫ＿ＲＥＦ＿ＯＵＴと電圧制御可変遅延回路３０１が出力する遅延比較クロック信号ＣＬＫ＿ＣＭＰ＿ＯＵＴとの位相差が比較されるようにしているので、遅延比較クロック信号ＣＬＫ＿ＣＭＰ＿ＯＵＴの遅延基準クロック信号ＣＬＫ＿ＲＥＦ＿ＯＵＴとの位相差を高精度に測定することができ、したがって、また、平均化回路３０９から、ディジタル制御遅延回路３６１の遅延値として、クロック信号ＣＬＫ＿ＩＮ、ＣＬＫ＿ＯＵＴ間で、比較クロック信号ＣＬＫ＿ＣＭＰの基準クロック信号ＣＬＫ＿ＲＥＦに対する静的位相差分を高精度にキャンセルするに必要な選択制御信号ＳＬ１を出力させることができる。

したがって、本発明の静的位相差キャンセル回路の第３実施形態によれば、本発明の静的位相差キャンセル回路の第３実施形態が出力するクロック信号ＣＬＫ＿ＯＵＴ又はその下流のクロック信号を使用するデータ転送系におけるタイミングマージンを増やし、データ転送の高速化を図ることができる。

（本発明の静的位相差キャンセル回路の第４実施形態及び本発明の静的位相差測定回路の第４実施形態）
図４０は本発明の静的位相差キャンセル回路の第４実施形態の構成を示す回路図である。本発明の静的位相差キャンセル回路の第４実施形態は、本発明の静的位相差測定回路の第４実施形態である静的位相差測定回路３７０と、電圧制御可変遅延回路３７１を備えている。

静的位相差測定回路３７０は、基準クロック信号ＣＬＫ＿ＲＥＦと、比較クロック信号ＣＬＫ＿ＣＭＰと、校正信号を入力し、比較クロック信号ＣＬＫ＿ＣＭＰの基準クロック信号ＣＬＫ＿ＲＥＦに対する静的位相差を測定し、電圧制御可変遅延回路３７１に与える遅延制御バイアス電圧ＣＮＴＬ４＿Ｐ、ＣＮＴＬ４＿Ｎを出力するものである。

電圧制御可変遅延回路３７１は、クロック信号ＣＬＫ＿ＩＮと、静的位相差測定回路３７０が出力する遅延制御バイアス電圧ＣＮＴＬ４＿Ｐ、ＣＮＴＬ４＿Ｎを入力し、クロック信号ＣＬＫ＿ＩＮ、ＣＬＫ＿ＯＵＴ間で、比較クロック信号ＣＬＫ＿ＣＭＰの基準クロック信号ＣＬＫ＿ＲＥＦに対する静的位相差分をキャンセルするようにクロック信号ＣＬＫ＿ＩＮを遅延するものであり、図８（図９）に示す電圧制御可変遅延回路７１と同様に構成される。

図４１は静的位相差測定回路３７０の構成を示す回路図である。静的位相差測定回路３７０は、図３７に示す遅延制御バイアス電圧生成回路３４０の代わりにディレイロック方式遅延制御回路３７４を設け、その他については、図３７に示す静的位相差測定回路３３１と同様に構成される。

本発明の静的位相差キャンセル回路の第４実施形態では、静的位相差測定回路３７０により、比較クロック信号ＣＬＫ＿ＣＭＰの基準クロック信号ＣＬＫ＿ＲＥＦに対する位相差が測定され、電圧制御可変遅延回路３７１において、静的位相差測定回路３７０での静的位相差測定結果に基づいて、クロック信号ＣＬＫ＿ＩＮ、ＣＬＫ＿ＯＵＴ間で、比較クロック信号ＣＬＫ＿ＣＭＰの基準クロック信号ＣＬＫ＿ＲＥＦに対する静的位相差分をキャンセルするようにクロック信号ＣＬＫ＿ＩＮの遅延が調整される。

ここで、静的位相差測定回路３７０では、校正信号に基づいて、ディレイロック方式遅延制御回路３７４において、遅延制御バイアス電圧ＣＮＴＬ２＿Ｐ、ＣＮＴＬ２＿Ｎが生成され、この遅延制御バイアス電圧ＣＮＴＬ２＿Ｐ、ＣＮＴＬ２＿Ｎが電圧制御可変遅延回路３４１に与えられ、電圧制御可変遅延回路３４１において、クロック信号ＣＬＫ＿ＲＥＦが遅延されるようにしている。

そして、位相比較回路３４２、３４５において、電圧制御可変遅延回路３４１が出力する遅延基準クロック信号ＣＬＫ＿ＲＥＦ＿ＯＵＴと電圧制御可変遅延回路３５０が出力する遅延比較クロック信号ＣＬＫ＿ＣＭＰ＿ＯＵＴとの位相差が比較されるようにしているので、遅延比較クロック信号ＣＬＫ＿ＣＭＰ＿ＯＵＴの遅延基準クロック信号ＣＬＫ＿ＲＥＦ＿ＯＵＴに対する位相差を高精度に測定することができ、したがって、また、ローパスフィルタ３４４、３４９から、電圧制御可変遅延回路３７１の遅延値として、クロック信号ＣＬＫ＿ＩＮ、ＣＬＫ＿ＯＵＴ間で、比較クロック信号ＣＬＫ＿ＣＭＰの基準クロック信号ＣＬＫ＿ＲＥＦに対する静的位相差分を高精度にキャンセルするに必要な遅延制御バイアス電圧ＣＮＴＬ４＿Ｎ、ＣＮＴＬ４＿Ｐを出力させることができる。

したがって、本発明の静的位相差キャンセル回路の第４実施形態によれば、本発明の静的位相差キャンセル回路の第４実施形態が出力するクロック信号ＣＬＫ＿ＯＵＴ又はその下流のクロック信号を使用するデータ転送系におけるタイミングマージンを増やし、データ転送の高速化を図ることができる。

（本発明のピリオドジッタキャンセル回路の第５実施形態）
図４２は本発明のピリオドジッタキャンセル回路の第５実施形態の構成を示す回路図である。本発明のピリオドジッタキャンセル回路の第５実施形態は、本発明のピリオドジッタキャンセル回路の第１実施形態又は第２実施形態であるピリオドジッタキャンセル回路３８０と、本発明の静的位相差キャンセル回路の第１実施形態又は第２実施形態である静的位相差キャンセル回路３８１を備えている。

本発明のピリオドジッタキャンセル回路の第５実施形態では、クロック信号ＣＬＫ＿ＩＮがピリオドジッタキャンセル回路３８０に入力される。そして、静的位相差キャンセル回路３８１に対して、クロック信号ＣＬＫ＿ＩＮが基準クロック信号（図３２又は図３６に示す基準クロック信号ＣＬＫ＿ＲＥＦ）として与えられると共に、ピリオドジッタキャンセル回路３８０が出力するクロック信号ＣＬＫ＿Ｑが静的位相差キャンセルの対象クロック（図３２又は図３６に示すクロック信号ＣＬＫ＿ＩＮ）及び比較クロック信号（図３２又は図３６に示す比較クロック信号ＣＬＫ＿ＣＭＰ）として与えられる。

即ち、本発明のピリオドジッタキャンセル回路の第５実施形態では、ピリオドジッタキャンセル回路３８０において、クロック信号ＣＬＫ＿ＩＮを対象としてピリオドジッタキャンセルが行われ、静的位相差キャンセル回路３８１において、ピリオドジッタキャンセル回路３８０で発生するクロック信号ＣＬＫ＿Ｑがクロック信号ＣＬＫ＿ＩＮに対して有する静的位相差がキャンセルされる。

したがって、本発明のピリオドジッタキャンセル回路の第５実施形態によれば、本発明のピリオドジッタキャンセル回路の第５実施形態が出力するクロック信号ＣＬＫ＿ＯＵＴを使用するデータ転送系におけるタイミングマージンを増やし、データ転送の高速化を図ることができる。

（本発明のピリオドジッタキャンセル回路の第６実施形態）
図４３は本発明のピリオドジッタキャンセル回路の第６実施形態の構成を示す回路図である。本発明のピリオドジッタキャンセル回路の第６実施形態は、本発明のピリオドジッタキャンセル回路の第３実施形態又は第４実施形態であるピリオドジッタ回路３９０と、本発明の静的位相差キャンセル回路の第３実施形態又は第４実施形態である静的位相差キャンセル回路３９１を備えている。

本発明のピリオドジッタキャンセル回路の第６実施形態では、クロック信号ＣＬＫ＿ＩＮがピリオドジッタキャンセル回路３９０に入力される。そして、静的位相差キャンセル回路３９１に対して、クロック信号ＣＬＫ＿ＩＮが基準クロック信号（図３８又は図４０に示す基準クロック信号ＣＬＫ＿ＲＥＦ）として与えられると共に、ピリオドジッタキャンセル回路３９０が出力するクロック信号ＣＬＫ＿Ｑが静的位相差キャンセルの対象クロック（図３８又は図４０に示すクロック信号ＣＬＫ＿ＩＮ）及び比較クロック信号（図３８又は図４０に示す比較クロック信号ＣＬＫ＿ＣＭＰ）として与えられる。

即ち、本発明のピリオドジッタキャンセル回路の第６実施形態では、ピリオドジッタキャンセル回路３９０において、クロック信号ＣＬＫ＿ＩＮを対象としてピリオドジッタキャンセルが行われ、静的位相差キャンセル回路３９１において、ピリオドジッタキャンセル回路３９０で発生するクロック信号ＣＬＫ＿Ｑがクロック信号ＣＬＫ＿ＩＮに対して有する静的位相差がキャンセルされる。

したがって、本発明のピリオドジッタキャンセル回路の第６実施形態によれば、本発明のピリオドジッタキャンセル回路の第６実施形態が出力するクロック信号ＣＬＫ＿ＯＵＴを使用するデータ転送系におけるタイミングマージンを増やし、データ転送の高速化を図ることができる。

（本発明の位相差調整回路の第１実施形態）
図４４は本発明の位相差調整回路の第１実施形態の構成を示す回路図である。図４４中、ＳＡはクロック信号、４００はクロック信号ＳＡを伝送するクロック信号配線、４０１〜４１０はクロック信号配線４００に挿入されたバッファ、ＳＡｘはバッファ４１０が出力するクロック信号である。

ＳＢは本発明の位相差調整回路の第１実施形態によりクロック信号ＳＡとの位相差が制御されるクロック信号、４１１はクロック信号ＳＢを伝送するクロック信号配線、４１２〜４１６はクロック信号配線４１１に挿入されたバッファ、ＳＢｘはバッファ４１６が出力するクロック信号である。

４１７は本発明の位相差調整回路の第１実施形態である。本発明の位相差調整回路の第１実施形態４１７は、クロック信号ＳＡｘに対してクロック信号ＳＢｘが静的位相差Δθをもって遅れているように、クロック信号ＳＡｘ、ＳＢｘ間に静的位相差Δθを設定し、かつ、クロック信号ＳＡｘ、ＳＢｘ間の静的位相差Δθの変動を自律的に調整し、プロセスばらつき、温度変化、電圧変動によるクロック信号ＳＡｘ、ＳＢｘ間の静的位相差Δθの変動範囲を大幅に狭めるとするものであり、トランジスタ動作速度センサ４１８、４１９と、ディジタル制御遅延回路４２０、４２１と、静的位相差測定回路４２２を備えている。

トランジスタ動作速度センサ４１８、４１９は、本発明の位相差調整回路の第１実施形態４１７が搭載されたＬＳＩ内のトランジスタの動作速度を検出するものである。本例では、トランジスタ動作速度センサ４１８、４１９は、可変遅延素子からなるリング発振器を使用し、発振周波数がプロセス条件及び動作条件に変動がないとした場合の理想的な周波数となるようにリング発振器の可変遅延素子の遅延値を制御した場合に使用したディジタル信号である遅延制御信号ＣＮＴＬ１、ＣＮＴＬ２をＬＳＩ内のトランジスタの動作速度を反映しているものとして出力するものであり、図１（図２）に示すトランジスタ動作速度センサ１と同様に構成されている。

ディジタル制御遅延回路４２０は、クロック信号ＳＢを遅延するものであり、クロック信号配線４１１に挿入されている。４２０＿ＩＮは被遅延信号入力端子、４２０＿ＯＵＴは遅延信号出力端子であり、本例では、被遅延信号入力端子４２０＿ＩＮにはクロック信号ＳＢが与えられ、遅延信号出力端子４２０＿ＯＵＴにはクロック信号ＳＢを遅延したクロック信号が出力される。

このディジタル制御遅延回路４２０は、図１（図１８）に示すディジタル制御遅延回路５と同様に構成されており、図１に示す遅延回路４が出力するクロック信号ＣＬＫ＿ｍの代わりにクロック信号ＳＢが入力され、図１に示すピリオドジッタ測定回路３が出力する選択制御信号ＳＬ１の代わりに静的位相差測定回路４２２が出力する選択制御信号ＳＬ３が入力され、図１に示すトランジスタ動作速度センサ２が出力する遅延制御信号ＣＮＴＬ２の代わりにトランジスタ動作速度センサ４１８が出力する遅延制御信号ＣＮＴＬ１が入力される。

したがって、選択制御信号ＳＬ３が中間値［１００…０］の場合は、ディジタル制御遅延回路４２０の遅延値は中間値となり、選択制御信号ＳＬ３が中間値［１００…０］よりも大きい場合は、ディジタル制御遅延回路４２０の遅延値は選択制御信号ＳＬ３の値に応じて中間値より大きくなり、選択制御信号ＳＬ３が中間値［１００…０］よりも小さい場合は、ディジタル制御遅延回路４２０の遅延値は選択制御信号ＳＬ３の値に応じて中間値より小さくなる。

ディシタル制御遅延回路４２１は、バッファ４１０が出力するクロック信号ＳＡｘを遅延するものである。４２１＿ＩＮは被遅延信号入力端子、４２１＿ＯＵＴは遅延信号出力端子であり、本例では、被遅延信号入力端子４２１＿ＩＮにはクロック信号ＳＡｘが与えられ、遅延信号出力端子４２１＿ＯＵＴにはクロック信号ＳＡｘを遅延したクロック信号ＳＡｘｘが出力される。

このディジタル制御遅延回路４２１は、図１（図１８）に示すディジタル制御遅延回路５と同様に構成されており、図１に示す遅延回路４が出力するクロック信号ＣＬＫ＿ｍの代わりにクロック信号ＳＡｘが入力され、図１に示すピリオドジッタ測定回路３が出力する選択制御信号ＳＬ１の代わりに外部から位相差設定信号として与えられる選択制御信号ＳＬ４が入力され、図１に示すトランジスタ動作速度センサ２が出力する遅延制御信号ＣＮＴＬ２の代わりにトランジスタ動作速度センサ４１９が出力する遅延制御信号ＣＮＴＬ２が入力される。

したがって、選択制御信号ＳＬ４を大きい値に設定すると、ディジタル制御遅延回路４２１の遅延値は選択制御信号ＳＬ４の値に応じて大きく設定され、選択制御信号ＳＬ４を小さい値に設定すると、ディジタル制御遅延回路４２１の遅延値は選択制御信号ＳＬ４の値に応じて小さく設定される。本例においては、クロック信号ＳＡｘ、ＳＢｘ間の静的位相差Δθを大きくする場合には、選択制御信号ＳＬ４を大きい値にする。これに対して、クロック信号ＳＡｘ、ＳＢｘ間の静的位相差Δθを小さくする場合には、選択制御信号ＳＬ４を小さい値にする。

静的位相差測定回路４２２は、ディジタル制御遅延回路４２１が出力するクロック信号ＳＡｘｘを基準信号入力端子４２２＿ＲＥＦに入力し、バッファ４１６が出力するクロック信号ＳＢｘを比較信号入力端子４２２＿ＣＭＰに入力し、クロック信号ＳＡｘｘを基準信号、クロック信号ＳＢｘを比較信号として、クロック信号ＳＡｘｘ、ＳＢｘ間の静的位相差を測定し、その測定結果をディジタル制御遅延回路４２０に与える選択制御信号ＳＬ３として出力するものである。

図４５は静的位相差測定回路４２２の構成を示す回路図である。静的位相差測定回路４２２は、位相比較回路４３０と、チャージポンプ４３１と、ローパスフィルタ４３２と、Ａ／Ｄ変換回路４３３と、差分回路４３４と、セレクタ４３５と、加算回路４３６と、レジスタ４３７と、平均化回路４３８を備えている。

位相比較回路４３０は、クロック信号ＳＡｘｘとクロック信号ＳＢｘとの位相を比較するものであり、基準信号入力端子４３０＿ＲＥＦにクロック信号ＳＡｘｘが与えられ、比較信号入力端子４３０＿ＣＭＰにクロック信号ＳＢｘが与えられる。

チャージポンプ４３１は、位相比較回路４３０が出力するアップ信号ＵＰ及びダウン信号ＤＯＷＮを入力し、位相比較回路４３０による位相比較結果を電流に変換するものであり、アップ信号入力端子４３１＿ＵＰにアップ信号ＵＰが与えられ、ダウン信号入力端子４３１＿ＤＯＷＮにダウン信号ＤＯＷＮが与えられる。このチャージポンプ４３１は、図８（図１３）に示すチャージポンプ７３と同様に構成されている。

ローパスフィルタ４３２は、チャージポンプ４３１の出力ＣＰ＿ＯＵＴを電圧量に変換するものであり、図８（図１５）に示すローパスフィルタ７４と同様に構成されている。Ａ／Ｄ変換回路４３３は、ローパスフィルタ４３２の出力ＬＰ＿ＯＵＴをディジタル値に変換するものである。差分回路４３４は、Ａ／Ｄ変換回路４３３の前回出力値と今回出力値との差分を計算するものである。

セレクタ４３５は、選択制御信号ＳＬ５により制御され、初期値［１００…０］又は差分回路４３４の出力値を選択するものであり、初期時には、初期値［１００…０］を選択し、その後は、差分回路４３４の出力値を選択するものである。

加算回路４３６は、セレクタ４３５の出力とレジスタ４３７の格納値を加算するものである。レジスタ４３７は、加算回路４３６の出力を位相差の合計値として更新的に格納するものである。平均化回路４３８は、レジスタ４３７の出力値を平均化するものであり、本例では、平均化回路４３８の出力が選択制御信号ＳＬ３としてディジタル制御遅延回路４２０に与えられる。

このように構成された本発明の位相差調整回路の第１実施形態４１７においては、外部からディジタル制御遅延回路４２１に対してクロック信号ＳＡｘ、ＳＢｘ間の静的位相差Δθを設定するための位相差設定信号として選択制御信号ＳＬ４が与えられ、この選択制御信号ＳＬ４によりディジタル制御遅延回路４２１の遅延値が設定される。

そして、クロック信号ＳＡは、バッファ４０１〜４１０を介して図示しない所定の回路部に伝送され、クロック信号ＳＢは、ディジタル制御遅延回路４２０及びバッファ４１２〜４１６を介して図示しない所定の回路部に伝送されるが、本例では、バッファ４１０が出力するクロック信号ＳＡｘとバッファ４１６が出力するクロック信号ＳＢｘとの間の静的位相差を調整するために、クロック信号ＳＡｘは、ディジタル制御遅延回路４２１の被遅延信号入力端子４２１＿ＩＮに与えられ、クロック信号ＳＢｘは、静的位相差測定回路４２２の比較信号入力端子４２２＿ＣＭＰに与えられる。

ディジタル制御遅延回路４２１は、被遅延信号入力端子４２１＿ＩＮから入力されるクロック信号ＳＡｘを選択制御信号ＳＬ４により設定した遅延値だけ遅延してなるクロック信号ＳＡｘｘを出力する。そして、静的位相差測定回路４２２は、クロック信号ＳＡｘｘを基準信号、クロック信号ＳＢｘを比較信号として、クロック信号ＳＡｘｘ、ＳＢｘ間の静的位相差を測定し、その測定結果をディジタル制御遅延回路４２０に与える選択制御信号ＳＬ３として出力する。

ここで、クロック信号ＳＡｘｘに対してクロック信号ＳＢｘの位相が遅れている場合、即ち、クロック信号ＳＡｘに対してクロック信号ＳＢｘの位相が遅れており、かつ、クロック信号ＳＡｘ、ＳＢｘ間の位相差が選択制御信号ＳＬ４により設定したディジタル制御遅延回路４２１の遅延値分の位相差Δθよりも大きい場合には、静的位相差測定回路４２２は、クロック信号ＳＡｘ、ＳＢｘ間の静的位相差がΔθとなるように、選択制御信号ＳＬ３を介して、ディジタル制御遅延回路４２０の遅延値を小さくさせる。

これに対して、クロック信号ＳＡｘｘに対してクロック信号ＳＢｘの位相が進んでいる場合、即ち、クロック信号ＳＡｘに対してクロック信号ＳＢｘの位相が遅れており、かつ、クロック信号ＳＡｘ、ＳＢｘ間の位相差が選択制御信号ＳＬ４により設定したディジタル制御遅延回路４２１の遅延値分の位相差Δθよりも小さい場合には、静的位相差測定回路４２２は、クロック信号ＳＡｘ、ＳＢｘ間の静的位相差がΔθとなるように、選択制御信号ＳＬ３を介して、ディジタル制御遅延回路４２０の遅延値を大きくさせる。

図４６は本発明の位相差調整回路の第１実施形態４１７の効果を説明するための波形図であり、（Ａ）はクロック信号ＳＡｘ、（Ｂ）はクロック信号ＳＢｘを示しており、Ｐ１は本発明の位相差調整回路の第１実施形態４１７を使用しない場合のクロック信号ＳＡｘ、ＳＢｘ間の静的位相差の変動範囲、Ｐ２は本発明の位相差調整回路の第１実施形態４１７を使用した場合のクロック信号ＳＡｘ、ＳＢｘ間の静的位相差の変動範囲を示している。

即ち、本発明の位相差調整回路の第１実施形態４１７においては、ディジタル制御遅延回路４２１において、クロック信号ＳＡｘの位相を外部設定した位相差Δθだけ遅延させ、静的位相差測定回路４２２において、クロック信号ＳＡｘｘ、ＳＢｘ間の静的位相差を測定し、ディジタル制御遅延回路４２０において、クロック信号ＳＡｘ、ＳＢｘ間の位相差が外部設定した位相差Δθになるようにクロック信号ＳＢｘの位相をフィードバック制御するようにしているので、クロック信号ＳＡｘ、ＳＢｘ間の静的位相差Δθの変動を自律的に調整することができる。したがって、プロセスばらつき、温度変化、電圧変動によるクロック信号ＳＡｘ、ＳＢｘ間の静的位相差の変動範囲を大幅に狭めることができる。

図４７は本発明の位相差調整回路の第１実施形態の使用例を示す回路図である。図４７中、４４０は本発明の位相差調整回路の第１実施形態を搭載したＬＳＩであり、ＬＳＩ４４０は、図３５に示すＬＳＩ３１５に、バッファ４４１〜４６２と、Ｄフリップフロップ４６３〜４６６と、分周器４６７と、データ出力バッファ４６８、４６９、クロック出力バッファ４７０と、データ入力バッファ４７１と、データストローブ信号入力バッファ４７２と、ＤＬＬ４７３と、データ（ＤＣ０）出力端子４７４、データ（ＤＣ１）出力端子４７５と、クロック信号（ＣＬＫ８）出力端子４７６と、データ（ＤＤ０）入力端子４７７と、データストローブ信号（ＤＳ０）入力端子４７８と、本発明の位相差調整回路の第１実施形態である位相差調整回路４７９、４８０などを追加すると共に、図３５に示す静的位相差キャンセル回路３２２の代わりに、本発明の位相差調整回路の第１実施形態である位相差調整回路４８１を設け、その他については、図３５に示すＬＳＩ３１５と同様に構成したものである。なお、分周器４６７において、４８２はＤフリップフロップ、４８３はインバータである。

本使用例では、分周器１５６が出力するクロック信号ＣＬＫ４は、位相差調整回路４７９を構成するディジタル制御遅延回路４２０の被遅延信号入力端子４２０＿ＩＮに与えられ、位相差調整回路４７９を構成するディジタル制御遅延回路４２０の遅延信号出力端子４２０＿ＯＵＴに出力されるクロック信号はバッファ４４１に与えられ、バッファ４５９が出力するクロック信号ＣＬＫ９は、位相差調整回路４７９を構成するディジタル制御遅延回路４２１の被遅延信号入力端子４２１＿ＩＮに与えられ、バッファ４５１が出力するクロック信号ＣＬＫ１０＿１は、位相差調整回路４７９を構成する静的位相差測定回路４２２の比較信号入力端子４２２＿ＣＭＰに与えられる。

この結果、クロック信号ＣＬＫ１０＿１及びバッファ４４７が出力するクロック信号ＣＬＫ１０＿０の位相がクロック信号ＣＬＫ９よりも外部設定した位相差Δθだけ常に遅れているように位相差調整回路４７９に入力するクロック信号ＣＬＫ４の位相を制御し、プロセスばらつき、温度変化、電圧変動によるクロック信号ＣＬＫ９とクロック信号ＣＬＫ１０＿１、ＣＬＫ１０＿０との間の静的位相差Δθの変動範囲を大幅に狭めることができる。

即ち、Ｄフリップフロップ４６３、４６４が出力するデータ信号ＤＣ０、ＤＣ１の位相が分周器４６７が出力するクロック信号ＣＬＫ８のエッジよりも外部設定した位相差Δθだけ常に遅れているように位相差調整回路４７９に入力するクロック信号ＣＬＫ４の位相を制御し、プロセスばらつき、温度変化、電圧変動によるデータ信号ＤＣ０、ＤＣ１とクロック信号ＣＬＫ８のエッジとの静的位相差Δθの変動範囲を大幅に狭めることができる。

また、バッファ４５６が出力するクロック信号ＣＬＫ１１は、位相差調整回路４８０を構成するディジタル制御遅延回路４２０の被遅延信号入力端子４２０＿ＩＮに与えられ、位相差調整回路４８０を構成するディジタル制御遅延回路４２０の遅延信号出力端子４２０＿ＯＵＴに出力されるクロック信号ＣＬＫ１１はバッファ４６０に与えられ、ＤＬＬ４７３が出力するクロック信号ＣＬＫ１２は、位相差調整回路４８０を構成するディジタル制御遅延回路４２１の被遅延信号入力端子４２１＿ＩＮに与えられ、バッファ４６２が出力するクロック信号ＣＬＫ１３は、位相差調整回路４８０を構成する静的位相差測定回路４２２の比較信号入力端子４２２＿ＣＭＰに与えられる。

この結果、クロック信号ＣＬＫ１３の位相がクロック信号ＣＬＫ１２よりも外部設定した位相差Δθだけ常に遅れているように位相差調整回路４８０に入力するクロック信号ＣＬＫ１１の位相が制御され、プロセスばらつき、温度変化、電圧変動によるクロック信号ＣＬＫ１３、ＣＬＫ１２間の静的位相差Δθの変動範囲を大幅に狭めることができる。

即ち、データ入力端子４７７から入力されるデータ信号ＤＤ０をＤＬＬ４７３から出力されるクロック信号ＣＬＫ１２で取り込み、この取り込んだデータ信号ＤＤ０をバッファ４６２が出力するクロック信号ＣＬＫ１３で安定的に取り込むことができる。このように、本発明の位相差調整回路の第１実施形態である位相差調整回路４８０を使用する場合には、異なるクロックドメイン間でのデータ受け渡し部分で、データの受け渡しを正常に行うことができる。

また、分周器１２９が出力するクロック信号ＣＬＫ３は、位相差調整回路４８１を構成するディジタル制御遅延回路４２０の被遅延信号入力端子４２０＿ＩＮに与えられ、位相差調整回路４８１を構成するディジタル制御遅延回路４２０の遅延信号出力端子４２０＿ＯＵＴに出力されるクロック信号はバッファ１３０に与えられ、クロック入力バッファ１２２が出力するクロック信号ＣＬＫ１は、位相差調整回路４８１を構成するディジタル制御遅延回路４２１の被遅延信号入力端子４２１＿ＩＮに与えられ、クロック入力バッファ３２１が出力するクロック信号ＣＬＫ７は、位相差調整回路４８１を構成する静的位相差測定回路４２２の比較信号入力端子４２２＿ＣＭＰに与えられる。

この結果、クロック信号ＣＬＫ７の位相がクロック信号ＣＬＫ１よりも外部設定した位相差Δθだけ常に遅れているように位相差調整回路４８１が出力するクロック信号ＣＬＫ３の位相が制御され、プロセスばらつき、温度変化、電圧変動によるクロック信号ＣＬＫ１、ＣＬＫ７間の静的位相差Δθの変動範囲を大幅に狭めることができる。即ち、データ信号ＤＡ０〜ＤＡ４のクロック信号ＣＬＫ１に対する出力タイミングを所定のタイミングに設定することができ、プロセスばらつき、温度変化、電圧変動によっても、設定した出力タイミングを維持することができる。

（本発明の位相差調整回路の第２実施形態）
図４８は本発明の位相差調整回路の第２実施形態の構成を示す回路図である。本発明の位相差調整回路の第２実施形態４９０は、クロック信号ＳＡｘを静的位相差測定回路４２２の基準信号入力端子４２２＿ＲＥＦに入力し、クロック信号ＳＢｘをディジタル制御遅延回路４２１の被遅延信号入力端子４２１＿ＩＮに入力し、ディジタル制御遅延回路４２１が出力するクロック信号ＳＢｘｘを静的位相差測定回路４２２の比較信号入力端子４２２＿ＣＭＰに入力し、その他については、図４４に示す本発明の位相差調整回路の第１実施形態と同様に構成したものである。

本発明の位相差調整回路の第２実施形態４９０は、クロック信号ＳＡｘに対してクロック信号ＳＢｘが静的位相差Δθをもって進んでいるようにクロック信号ＳＡｘ、ＳＢｘ間に静的位相差Δθを設定し、かつ、クロック信号ＳＡｘ、ＳＢｘ間の静的位相差Δθの変動を自律的に調整し、プロセスばらつき、温度変化、電圧変動によるクロック信号ＳＡｘ、ＳＢｘ間の静的位相差Δθの変動範囲を大幅に狭めるとするものである。

本発明の位相差調整回路の第２実施形態４９０においても、外部からディジタル制御遅延回路４２１に対してクロック信号ＳＡｘ、ＳＢｘ間の静的位相差Δθを設定するための位相差設定信号として選択制御信号ＳＬ４が与えられ、この選択制御信号ＳＬ４によりディジタル制御遅延回路４２１の遅延値が設定される。

そして、クロック信号ＳＡは、バッファ４０１〜４１０を介して図示しない所定の回路部に伝送され、クロック信号ＳＢは、ディジタル制御遅延回路４２０及びバッファ４１２〜４１６を介して図示しない所定の回路部に伝送されるが、本例では、バッファ４１０が出力するクロック信号ＳＡｘとバッファ４１６が出力するクロック信号ＳＢｘとの間の静的位相差を調整するために、クロック信号ＳＡｘは、静的位相差測定回路４２２の基準信号入力端子４２２＿ＲＥＦに与えられ、クロック信号ＳＢｘは、ディジタル制御遅延回路４２１の被遅延信号入力端子４２１＿ＩＮに与えられる。

ディジタル制御遅延回路４２１は、被遅延信号入力端子４２１＿ＩＮから入力されるクロック信号ＳＢｘを選択制御信号ＳＬ４により設定した遅延値だけ遅延してなるクロック信号ＳＢｘｘを出力する。そして、静的位相差測定回路４２２は、クロック信号ＳＡｘを基準信号、クロック信号ＳＢｘｘを比較信号として、クロック信号ＳＡｘ、ＳＢｘｘ間の静的位相差を測定し、その測定結果をディジタル制御遅延回路４２０に与える選択制御信号ＳＬ３として出力する。

ここで、クロック信号ＳＡｘに対してクロック信号ＳＢｘｘの位相が遅れている場合、即ち、クロック信号ＳＡｘに対してクロック信号ＳＢｘの位相が進んでおり、かつ、クロック信号ＳＡｘ、ＳＢｘ間の位相差が選択制御信号ＳＬ４により設定したディジタル制御遅延回路４２１の遅延値分の位相差Δθよりも小さい場合には、静的位相差測定回路４２２は、クロック信号ＳＡｘ、ＳＢｘ間の静的位相差がΔθとなるように、選択制御信号ＳＬ３を介して、ディジタル制御遅延回路４２０の遅延値を小さくさせる。

これに対して、クロック信号ＳＡｘに対してクロック信号ＳＢｘｘの位相が進んでいる場合、即ち、クロック信号ＳＡｘに対してクロック信号ＳＢｘの位相が進んでおり、かつ、クロック信号ＳＡｘ、ＳＢｘ間の位相差が選択制御信号ＳＬ４により設定したディジタル制御遅延回路４２１の遅延値分の位相差Δθより大きい場合には、静的位相差測定回路４２２は、クロック信号ＳＡｘ、ＳＢｘ間の静的位相差がΔθとなるように、選択制御信号ＳＬ３を介して、ディジタル制御遅延回路４２０の遅延値を大きくさせる。

図４９は本発明の位相差調整回路の第２実施形態４９０の効果を説明するための波形図であり、（Ａ）はクロック信号ＳＡｘ、（Ｂ）はクロック信号ＳＢｘを示しており、Ｐ３は本発明の位相差調整回路の第２実施形態４９０を使用しない場合のクロック信号ＳＡｘ、ＳＢｘ間の静的位相差の変動範囲、Ｐ４は本発明の位相差調整回路の第２実施形態４９０を使用した場合のクロック信号ＳＡｘ、ＳＢｘ間の静的位相差の変動範囲を示している。

即ち、本発明の位相差調整回路の第２実施形態４９０においては、ディジタル制御遅延回路４２１において、クロック信号ＳＢｘの位相を外部設定した位相差Δθだけ遅延させ、静的位相差測定回路４２２において、クロック信号ＳＡｘ、ＳＢｘｘ間の静的位相差を測定し、ディジタル制御遅延回路４２０において、クロック信号ＳＡｘ、ＳＢｘ間の位相差が外部設定した位相差Δθになるようにクロック信号ＳＢｘの位相をフィードバック制御するようにしているので、クロック信号ＳＡｘ、ＳＢｘ間の静的位相差Δθの変動を自律的に調整することができる。したがって、プロセスばらつき、温度変化、電圧変動によるクロック信号ＳＡｘ、ＳＢｘ間の静的位相差の変動範囲を大幅に狭めることができる。

なお、本発明の位相差調整回路の第１実施形態及び第２実施形態においては、ディジタル制御遅延回路４２１に対して選択制御信号ＳＬ４を外部から与えるようにした場合について説明したが、この代わりに、選択制御信号ＳＬ４を固定値として本発明の位相差調整回路の第１実施形態又は第２実施形態を搭載するＬＳＩ内部で固定値として与えるようにしても良いし、ＬＳＩ内部のレジスタに選択制御信号ＳＬ４を設定し、このレジスタに設定した選択制御信号ＳＬ４を与えるようにしても良い。

ここで、本発明を整理すると、本発明には、少なくとも、以下のピリオドジッタキャンセル回路、静的位相差キャンセル回路、ピリオドジッタ測定回路、静的位相差測定回路及び位相差調整回路が含まれる。

（付記１）半導体集積回路に搭載されるピリオドジッタキャンセル回路であって、第１のクロック信号のピリオドジッタを測定するピリオドジッタ測定回路と、前記第１のクロック信号を前記ピリオドジッタ測定回路の遅延時間分遅延して第２のクロック信号を出力する第１の遅延回路と、前記ピリオドジッタ測定回路によるピリオドジッタ測定結果に基づいて、前記第２のクロック信号の遅延を調整してピリオドジッタをキャンセルする第２の遅延回路を有するものである。

（付記２）前記第２の遅延回路は、遅延値を異にする複数の遅延回路を有し、前記ピリオドジッタ測定回路は、前記複数の遅延回路の中から、前記第１の遅延回路が出力する第２のクロック信号の遅延を調整してピリオドジッタをキャンセルした第３のクロック信号を出力し得る遅延回路を選択するための選択制御信号をピリオドジッタ測定結果として出力することを特徴とする付記１記載のピリオドジッタキャンセル回路。

（付記３）前記半導体集積回路内のトランジスタの動作速度を検出するセンサの出力に基づいて、前記半導体集積回路のプロセスばらつき及び動作条件の変動による前記複数の遅延回路の遅延値の変動を補正制御する遅延変動補正制御回路を有することを特徴とする付記２記載のピリオドジッタキャンセル回路。

（付記４）前記センサは、可変遅延素子をリング接続したリング発振器を使用し、該リング発振器の発振周波数が理想的な周波数となるように前記リング発振器の可変遅延素子の遅延値を制御した場合に使用した遅延制御信号を前記半導体集積回路内のトランジスタの動作速度を反映しているものとして出力することを特徴とする付記３記載のピリオドジッタキャンセル回路。

（付記５）校正信号に基づいて、前記半導体集積回路のプロセスばらつき及び動作条件の変動による前記複数の遅延回路の遅延値の変動を補正制御する遅延変動補正制御回路を有することを特徴とする付記２記載のピリオドジッタキャンセル回路。

（付記６）前記ピリオドジッタ測定回路は、前記第１のクロック信号を前記第１のクロック信号に求められている理想的な１周期分遅延する第３の遅延回路と、前記第１のクロック信号と前記第３の遅延回路が出力する第３のクロック信号との位相差を検出して前記選択制御信号を生成する選択制御信号生成回路を有することを特徴とする付記２〜５のいずれか一の付記に記載のピリオドジッタキャンセル回路。

（付記７）前記半導体集積回路内のトランジスタの動作速度を検出するセンサの出力に基づいて、前記半導体集積回路のプロセスばらつき及び動作条件の変動による前記第３の遅延回路の遅延値の変動を補正制御する遅延変動補正制御回路を有することを特徴とする付記６記載のピリオドジッタキャンセル回路。

（付記８）前記センサは、可変遅延素子をリング接続したリング発振器を使用し、該リング発振器の発振周波数が理想的な周波数となるように前記リング発振器の可変遅延素子の遅延値を制御した場合に使用した遅延制御信号を前記半導体集積回路内のトランジスタの動作速度を反映しているものとして出力することを特徴とする付記７記載のピリオドジッタキャンセル回路。

（付記９）校正信号に基づいて、前記半導体集積回路のプロセスばらつき及び動作条件の変動による前記第３の遅延回路の遅延値の変動を補正制御する遅延変動補正制御回路を有することを特徴とする付記６記載のピリオドジッタキャンセル回路。

（付記１０）前記選択制御信号生成回路は、前記第１のクロック信号と前記第３の遅延回路が出力する第３のクロック信号の位相を比較する位相比較回路と、該位相比較回路の出力を電流に変換するチャージポンプと、該チャージポンプの出力を電圧に変換するローパスフィルタと、該ローパスフィルタの出力をディジタル値に変換するＡ／Ｄ変換回路と、該Ａ／Ｄ変換回路の出力値と、前記ローパスフィルタの出力が中心電圧値のときの前記Ａ／Ｄ変換回路の出力値との差分を計算する差分回路と、加算回路と、レジスタを有し、前記加算回路は、前記差分回路の出力と前記レジスタの格納値を加算し、前記レジスタは、前記加算回路の出力を更新的に格納し、格納値を前記選択制御信号として出力するものであることを特徴とする付記６〜９のいずれか一の付記に記載のピリオドジッタキャンセル回路。

（付記１１）前記第２の遅延回路は、電圧制御可変遅延回路からなり、前記ピリオドジッタ測定回路は、前記第２の遅延回路の遅延値を制御する遅延制御バイアス電圧をピリオドジッタ測定結果として出力することを特徴とする付記１記載のピリオドジッタキャンセル回路。

（付記１２）前記ピリオドジッタ測定回路は、前記第１のクロック信号を前記第１のクロック信号に求められている理想的な１周期分遅延する第３の遅延回路と、前記第１のクロック信号と前記第３の遅延回路が出力する第３のクロック信号との位相差を検出して前記遅延制御バイアス電圧を生成する遅延制御バイアス電圧生成回路を有することを特徴とする付記１１記載のピリオドジッタキャンセル回路。

（付記１３）前記半導体集積回路内のトランジスタの動作速度を検出するセンサの出力に基づいて、前記半導体集積回路のプロセスばらつき及び動作条件の変動による前記第３の遅延回路の遅延値の変動を補正制御する遅延変動補正制御回路を有することを特徴とする付記１２記載のピリオドジッタキャンセル回路。

（付記１４）前記センサは、可変遅延素子をリング接続したリング発振器を使用し、該リング発振器の発振周波数が理想的な周波数となるように前記リング発振器の可変遅延素子の遅延値を制御した場合に使用した遅延制御信号を前記半導体集積回路内のトランジスタの動作速度を反映しているものとして出力することを特徴とする付記１３記載のピリオドジッタキャンセル回路。

（付記１５）校正信号に基づいて、前記半導体集積回路のプロセスばらつき及び動作条件の変動による前記第３の遅延回路の遅延値の変動を補正制御する遅延変動補正制御回路を有することを特徴とする付記１２記載のピリオドジッタキャンセル回路。

（付記１６）前記遅延制御バイアス電圧生成回路は、前記第１のクロック信号と前記第３の遅延回路が出力する第３のクロック信号との位相を比較する第１の位相比較回路と、該第１の位相比較回路の出力を電流に変換する第１のチャージポンプと、該第１のチャージポンプの出力を電圧に変換する第１のローパスフィルタと、前記第１のクロック信号と前記第３の遅延回路が出力する第３のクロック信号との位相を比較する第２の位相比較回路と、該第２の位相比較回路の出力を反転する反転回路と、該反転回路の出力を電流に変換する第２のチャージポンプと、該第２のチャージポンプの出力を電圧に変換する第２のローパスフィルタを有し、前記第１のローパスフィルタの出力を第１の遅延制御バイアス電圧、前記第２のローパスフィルタの出力を第２の遅延制御バイアス電圧として出力することを特徴とする付記１２〜１５のいずれか一の付記に記載のピリオドジッタキャンセル回路。

（付記１７）半導体集積回路に搭載される静的位相差キャンセル回路であって、比較クロック信号の基準クロック信号に対する静的位相差を測定する静的位相差測定回路と、第１のクロック信号を遅延して第２のクロック信号を出力する第１の遅延回路を有し、該第１の遅延回路において、前記静的位相差測定回路による静的位相差測定結果に基づいて、前記第１のクロック信号と前記第２のクロック信号との間で、前記比較クロック信号の前記基準クロック信号に対する静的位相差分をキャンセルすることを特徴とする静的位相差キャンセル回路。

（付記１８）前記第１の遅延回路は、遅延値を異にする複数の遅延回路を有し、前記静的位相差測定回路は、前記複数の遅延回路の中から、前記第１のクロック信号の遅延を調整し、前記第１のクロック信号と前記第２のクロック信号との間で、前記比較クロック信号の前記基準クロック信号に対する静的位相差分をキャンセルし得る遅延回路を選択するための選択制御信号を静的位相差測定結果として出力することを特徴とする付記１７記載の静的位相差キャンセル回路。

（付記１９）前記半導体集積回路内のトランジスタの動作速度を検出するセンサの出力に基づいて、前記半導体集積回路のプロセスばらつき及び動作条件の変動による前記複数の遅延回路の遅延値の変動を補正制御する遅延変動補正制御回路を有することを特徴とする付記１８記載の静的位相差キャンセル回路。

（付記２０）前記センサは、可変遅延素子をリング接続したリング発振器を使用し、該リング発振器の発振周波数が理想的な周波数となるように前記リング発振器の可変遅延素子の遅延値を制御した場合に使用した遅延制御信号を前記半導体集積回路内のトランジスタの動作速度を反映しているものとして出力するものであることを特徴とする付記１９記載の静的位相差キャンセル回路。

（付記２１）校正信号に基づいて、前記半導体集積回路のプロセスばらつき及び動作条件の変動による前記複数の遅延回路の遅延値の変動を補正制御する遅延変動補正制御回路を有することを特徴とする付記１８記載の静的位相差キャンセル回路。

（付記２２）前記静的位相差測定回路は、前記基準クロック信号を遅延する第２の遅延回路と、前記第１の遅延回路と同一の構成を有し、前記比較クロック信号を遅延する第３の遅延回路と、前記第２の遅延回路が出力する遅延基準クロック信号と前記第３の遅延回路が出力する遅延比較クロック信号の位相を比較し、前記遅延制御信号を前記第１の遅延回路及び前記第３の遅延回路に与える遅延制御信号生成回路を有することを特徴とする付記１８〜２０のいずれか一の付記に記載の静的位相差キャンセル回路。

（付記２３）前記半導体集積回路内のトランジスタの動作速度を検出するセンサの出力に基づいて、前記半導体集積回路のプロセスばらつき及び動作条件の変動による前記第３の遅延回路の遅延値の変動を補正制御する遅延変動補正制御回路を有することを特徴とする付記２２記載の静的位相差キャンセル回路。

（付記２４）前記センサは、可変遅延素子をリング接続したリング発振器を使用し、該リング発振器の発振周波数が理想的な周波数となるように前記リング発振器の可変遅延素子の遅延値を制御した場合に使用した遅延制御信号を前記半導体集積回路内のトランジスタの動作速度を反映しているものとして出力するものであることを特徴とする付記２３記載の静的位相差キャンセル回路。

（付記２５）校正信号に基づいて、前記半導体集積回路のプロセスのバラツキ及び動作条件の変動による前記第３の遅延回路の遅延値の変動を補正制御する遅延変動補正制御回路を有することを特徴とする付記２２記載の静的位相差キャンセル回路。

（付記２６）前記遅延制御信号生成回路は、前記遅延基準クロック信号と前記遅延比較クロック信号の位相を比較する位相比較回路と、該位相比較回路の出力を電流に変換するチャージポンプと、該チャージポンプの出力を電圧に変換するローパスフィルタと、該ローパスフィルタの出力をディジタル値に変換するＡ／Ｄ変換回路と、該Ａ／Ｄ変換回路の出力値と、前記ローパスフィルタの出力が中心電圧値のときの前記Ａ／Ｄ変換回路の出力値との差分を計算する差分回路と、加算回路と、レジスタと、平均化回路を有し、前記加算回路は、前記差分回路の出力と前記レジスタの格納値を加算し、前記レジスタは、前記加算回路の出力を更新的に格納し、前記平均化回路は、前記レジスタの出力値を平均化し、その出力を前記遅延制御信号として出力するものであることを特徴とする付記２２〜２５のいずれか一の付記に記載の静的位相差キャンセル回路。

（付記２７）前記第１の遅延回路は、電圧制御可変遅延回路からなり、前記静的位相差測定回路は、前記第１の遅延回路の遅延値を制御する遅延制御バイアス電圧を静的位相差測定結果として出力することを特徴とする付記１７記載の静的位相差キャンセル回路。

（付記２８）前記静的位相差測定回路は、前記基準クロック信号を遅延する第２の遅延回路と、前記第１の遅延回路と同一の構成を有し、前記比較クロック信号を遅延する第３の遅延回路と、前記第２の遅延回路が出力する遅延基準クロック信号と前記第３の遅延回路が出力する遅延比較クロック信号との位相を比較し、前記第１の遅延回路及び前記第３の遅延回路に与える前記遅延制御バイアス電圧を生成する遅延制御バイアス電圧生成回路を有することを特徴とする付記２７記載の静的位相差キャンセル回路。

（付記２９）前記半導体集積回路内のトランジスタの動作速度を検出するセンサの出力に基づいて、前記半導体集積回路のプロセスばらつき及び動作条件の変動による前記第２の遅延回路の遅延値の変動を補正制御する遅延変動補正制御回路を有することを特徴とする付記２８記載の静的位相差キャンセル回路。

（付記３０）前記センサは、可変遅延素子をリング接続したリング発振器を使用し、該リング発振器の発振周波数が理想的な周波数となるように前記リング発振器の可変遅延素子の遅延値を制御した場合に使用した遅延制御信号を前記半導体集積回路内のトランジスタの動作速度を反映しているものとして出力することを特徴とする付記２９記載の静的位相差キャンセル回路。

（付記３１）校正信号に基づいて、前記半導体集積回路のプロセスばらつき及び動作条件の変動による前記第２の遅延回路の遅延値の変動を補正制御する遅延変動補正制御回路を有することを特徴とする付記２８記載の静的位相差キャンセル回路。

（付記３２）前記遅延制御バイアス電圧生成回路は、前記遅延基準クロック信号と前記遅延比較クロック信号との位相を比較する第１の位相比較回路と、該第１の位相比較回路の出力を電流に変換する第１のチャージポンプと、該第１のチャージポンプの出力を電圧に変換する第１のローパスフィルタと、前記遅延基準クロック信号と前記遅延比較クロック信号との位相を比較する第２の位相比較回路と、該第２の位相比較回路の出力を反転する反転回路と、該反転回路の出力を電流に変換する第２のチャージポンプと、該第２のチャージポンプの出力を電圧に変換する第２のローパスフィルタを有し、前記第１のローパスフィルタの出力を第１の遅延制御バイアス電圧、前記第２のローパスフィルタの出力を第２の遅延制御バイアス電圧として出力することを特徴とする付記２８〜３１のいずれか一の付記に記載の静的位相差キャンセル回路。

（付記３３）半導体集積回路に搭載される静的位相差キャンセル回路であって、比較クロック信号の基準クロック信号に対する静的位相差を測定する静的位相差測定回路と、前記比較クロック信号を遅延して第１の遅延比較クロック信号を出力する第１の遅延回路を有し、該第１の遅延回路において、前記静的位相差測定回路による静的位相差測定結果に基づいて、前記比較クロック信号と前記第１の遅延比較クロック信号との間で、前記比較クロック信号の前記基準クロック信号に対する静的位相差分をキャンセルすることを特徴とする静的位相差キャンセル回路。

（付記３４）前記第１の遅延回路は、遅延値を異にする複数の遅延回路を有し、前記静的位相差測定回路は、前記複数の遅延回路の中から、前記比較クロック信号の遅延を調整し、前記比較クロック信号と前記第１の遅延比較クロック信号との間で、前記比較クロック信号の前記基準クロック信号に対する静的位相差分をキャンセルし得る遅延回路を選択するための選択制御信号を静的位相差測定結果として出力することを特徴とする付記３３記載の静的位相差キャンセル回路。

（付記３５）前記半導体集積回路内のトランジスタの動作速度を検出するセンサの出力に基づいて、前記半導体集積回路のプロセスばらつき及び動作条件の変動による前記複数の遅延回路の遅延値の変動を補正制御する遅延変動補正制御回路を有することを特徴とする付記３４記載の静的位相差キャンセル回路。

（付記３６）前記センサは、可変遅延素子をリング接続したリング発振器を使用し、該リング発振器の発振周波数が理想的な周波数となるように前記リング発振器の可変遅延素子の遅延値を制御した場合に使用した遅延制御信号を前記半導体集積回路内のトランジスタの動作速度を反映しているものとして出力するものであることを特徴とする付記３５記載の静的位相差キャンセル回路。

（付記３７）校正信号に基づいて、前記半導体集積回路のプロセスばらつき及び動作条件の変動による前記複数の遅延回路の遅延値の変動を補正制御する遅延変動補正制御回路を有することを特徴とする付記３４記載の静的位相差キャンセル回路。

（付記３８）前記静的位相差測定回路は、前記基準クロック信号を遅延する第２の遅延回路と、前記第１の遅延回路と同一の構成を有し、前記比較クロック信号を遅延する第３の遅延回路と、前記第２の遅延回路が出力する遅延基準クロック信号と前記第３の遅延回路が出力する遅延比較クロック信号との位相を比較して前記選択制御信号を生成する選択制御信号生成回路を有することを特徴とする付記３４〜３７のいずれか一の付記に記載の静的位相差キャンセル回路。

（付記３９）前記半導体集積回路内のトランジスタの動作速度を検出するセンサの出力に基づいて、前記半導体集積回路のプロセスばらつき及び動作条件の変動による前記第３の遅延回路の遅延値の変動を補正制御する遅延変動補正制御回路を有することを特徴とする付記３８記載の静的位相差キャンセル回路。

（付記４０）前記センサは、可変遅延素子をリング接続したリング発振器を使用し、該リング発振器の発振周波数が理想的な周波数となるように前記リング発振器の可変遅延素子の遅延値を制御した場合に使用した遅延制御信号を前記半導体集積回路内のトランジスタの動作速度を反映しているものとして出力するものであることを特徴とする付記３９記載の静的位相差キャンセル回路。

（付記４１）校正信号に基づいて、前記半導体集積回路のプロセスのバラツキ及び動作条件の変動による前記第２の遅延回路の遅延値の変動を補正制御する遅延変動補正制御回路を有することを特徴とする付記３８記載の静的位相差キャンセル回路。

（付記４２）前記遅延制御信号生成回路は、前記遅延基準クロック信号と前記遅延比較クロック信号の位相を比較する位相比較回路と、該位相比較回路の出力を電流に変換するチャージポンプと、該チャージポンプの出力を電圧に変換するローパスフィルタと、該ローパスフィルタの出力をディジタル値に変換するＡ／Ｄ変換回路と、該Ａ／Ｄ変換回路の出力値と、前記ローパスフィルタの出力が中心電圧値のときの前記Ａ／Ｄ変換回路の出力値との差分を計算する差分回路と、加算回路と、レジスタと、平均化回路を有し、前記加算回路は、前記差分回路の出力と前記レジスタの格納値を加算し、前記レジスタは、前記加算回路の出力を更新的に格納し、前記平均化回路は、前記レジスタの出力値を平均化し、その出力を前記遅延制御信号として出力するものであることを特徴とする付記３８〜４１のいずれか一の付記に記載の静的位相差キャンセル回路。

（付記４３）前記第１の遅延回路は、電圧制御可変遅延回路からなり、前記静的位相差測定回路は、前記第１の遅延回路の遅延値を制御する遅延制御バイアス電圧を静的位相差測定結果として出力することを特徴とする付記３３記載の静的位相差キャンセル回路。

（付記４４）前記静的位相差測定回路は、前記基準クロック信号を遅延する第２の遅延回路と、前記第１の遅延回路と同一の構成を有し、前記比較クロック信号を遅延する第３の遅延回路と、前記第２の遅延回路が出力する遅延基準クロック信号と前記第３の遅延回路が出力する遅延比較クロック信号との位相を比較して前記遅延制御バイアス電圧を生成する遅延制御バイアス電圧生成回路を有することを特徴とする付記４３記載の静的位相差キャンセル回路。

（付記４５）前記半導体集積回路内のトランジスタの動作速度を検出するセンサの出力に基づいて、前記半導体集積回路のプロセスばらつき及び動作条件の変動による前記第２の遅延回路の遅延値の変動を補正制御する遅延変動補正制御回路を有することを特徴とする付記４４記載の静的位相差キャンセル回路。

（付記４６）前記センサは、可変遅延素子をリング接続したリング発振器を使用し、該リング発振器の発振周波数が理想的な周波数となるように前記リング発振器の可変遅延素子の遅延値を制御した場合に使用した遅延制御信号を前記半導体集積回路内のトランジスタの動作速度を反映しているものとして出力することを特徴とする付記４５記載の静的位相差キャンセル回路。

（付記４７）校正信号に基づいて、前記半導体集積回路のプロセスばらつき及び動作条件の変動による前記第２の遅延回路の遅延値の変動を補正制御する遅延変動補正制御回路を有することを特徴とする付記４４記載の静的位相差キャンセル回路。

（付記４８）前記遅延制御バイアス電圧生成回路は、前記遅延基準クロック信号と前記第２の遅延比較クロック信号との位相を比較する第１の位相比較回路と、該第１の位相比較回路の出力を電流に変換する第１のチャージポンプと、該第１のチャージポンプの出力を電圧に変換する第１のローパスフィルタと、前記遅延基準クロック信号と前記遅延比較クロック信号との位相を比較する第２の位相比較回路と、該第２の位相比較回路の出力を反転する反転回路と、該反転回路の出力を電流に変換する第２のチャージポンプと、該第２のチャージポンプの出力を電圧に変換する第２のローパスフィルタを有し、前記第１のローパスフィルタの出力を第１の遅延制御バイアス電圧、前記第２のローパスフィルタの出力を第２の遅延制御バイアス電圧としていることを特徴とする付記４４〜４７のいずれか一の付記に記載の静的位相差キャンセル回路。

（付記４９）付記１〜１６のいずれか一の付記に記載のピリオドジッタキャンセル回路と、付記３３〜４８のいずれか一の付記に記載の静的位相差キャンセル回路を有し、前記ピリオドジッタキャンセル回路における第１のクロック信号を前記静的位相差キャンセル回路の第１のクロック信号とし、前記ピリオドジッタキャンセル回路が出力するクロック信号を前記静的位相差キャンセル回路における第２のクロック信号としていることを特徴とするピリオドジッタキャンセル回路。

（付記５０）半導体集積回路に搭載されるピリオドジッタ測定回路であって、第１のクロック信号を１周期分遅延する第１の遅延回路と、前記第１のクロック信号と前記第１の遅延回路が出力する第２のクロック信号との位相差をピリオドジッタとして検出するピリオドジッタ検出回路を有することを特徴とするピリオドジッタ測定回路。

（付記５１）前記半導体集積回路内のトランジスタの動作速度を検出するセンサの出力に基づいて、前記半導体集積回路のプロセスばらつき及び動作条件の変動による前記第１の遅延回路の遅延値の変動を補正制御する遅延変動補正制御回路を有することを特徴とする付記５０記載のピリオドジッタ測定回路。

（付記５２）前記センサは、可変遅延素子をリング接続したリング発振器を使用し、該リング発振器の発振周波数が理想的な周波数となるように前記リング発振器の可変遅延素子の遅延値を制御した場合に使用した遅延制御信号を前記半導体集積回路内のトランジスタの動作速度を反映しているものとして出力することを特徴とする付記５１記載のピリオドジッタ測定回路。

（付記５３）校正信号に基づいて、前記半導体集積回路のプロセスばらつき及び動作条件の変動による前記第３の遅延回路の遅延値の変動を補正制御する遅延変動補正制御回路を有することを特徴とする付記５０記載のピリオドジッタ測定回路。

（付記５４）前記ピリオドジッタ検出回路は、前記第１のクロック信号と前記第１の可変遅延回路が出力する第３のクロック信号の位相を比較する位相比較回路と、該位相比較回路の出力を電流に変換するチャージポンプと、該チャージポンプの出力を電圧に変換するローパスフィルタと、該ローパスフィルタの出力をディジタル値に変換するＡ／Ｄ変換回路と、該Ａ／Ｄ変換回路の出力値と、前記ローパスフィルタの出力が中心電圧値のときの前記Ａ／Ｄ変換回路の出力値との差分を計算する差分回路と、加算回路と、レジスタを有し、前記加算回路は、前記差分回路の出力と前記レジスタの格納値を加算し、前記レジスタは、前記加算回路の出力を更新的に格納し、格納値を前記選択制御信号として出力するものであることを特徴とする付記５０〜５３のいずれか一の付記に記載のピリオドジッタ測定回路。

（付記５５）前記ピリオドジッタ検出回路は、前記第１のクロック信号と前記第１の遅延回路が出力する第３のクロック信号の位相を比較する第１の位相比較回路と、該第１の位相比較回路の出力を電流に変換する第１のチャージポンプと、該第１のチャージポンプの出力を電圧に変換する第１のローパスフィルタと、前記第１のクロック信号と前記第３のクロック信号の位相を比較する第２の位相比較回路と、該第２の位相比較回路の出力を反転する反転回路と、該反転回路の出力を電流に変換する第２のチャージポンプと、該第２のチャージポンプの出力を電圧に変換する第２のローパスフィルタを有することを特徴とする付記５０〜５３のいずれか一の付記に記載のピリオドジッタ測定回路。

（付記５６）半導体集積回路に搭載される静的位相差測定回路であって、基準クロック信号を遅延して遅延基準クロック信号を出力する第１の遅延回路と、比較クロック信号を遅延して遅延比較クロック信号を出力する第２の遅延回路と、前記遅延比較クロック信号の前記遅延基準クロック信号に対する静的位相差を検出し、前記第２の遅延回路の遅延値を前記遅延比較クロック信号の前記遅延基準クロック信号に対する静的位相差をキャンセルし得る値に制御する静的位相差検出回路を有することを特徴とする静的位相差測定回路。

（付記５７）前記半導体集積回路内のトランジスタの動作速度を検出するセンサの出力に基づいて、前記半導体集積回路のプロセスばらつき及び動作条件の変動による前記第１の遅延回路の遅延値の変動を補正制御する遅延変動補正制御回路を有することを特徴とする付記５６記載の静的位相差測定回路。

（付記５８）前記センサは、可変遅延素子をリング接続したリング発振器を使用し、該リング発振器の発振周波数が理想的な周波数となるように前記リング発振器の可変遅延素子の遅延値を制御した場合に使用した遅延制御信号を前記半導体集積回路内のトランジスタの動作速度を反映しているものとして出力するものであることを特徴とする付記５７記載の静的位相差測定回路。

（付記５９）校正信号に基づいて、前記半導体集積回路のプロセスのバラツキ及び動作条件の変動による前記第１の遅延回路の遅延値の変動を補正制御する遅延変動補正制御回路を有することを特徴とする付記５６記載の静的位相差測定回路。

（付記６０）前記第２の遅延回路は、遅延値を異にする複数の遅延回路を有し、前記制御回路は、前記複数の遅延回路の中から、前記第２のクロック信号の遅延を調整して前記遅延比較クロック信号の前記遅延基準クロック信号に対する静的位相差を低減し得る遅延回路を選択するための遅延制御信号を前記第２の遅延回路に与えることを特徴とする付記５６〜５９のいずれか一の付記に記載の静的位相差測定回路。

（付記６１）前記半導体集積回路内のトランジスタの動作速度を検出するセンサの出力に基づいて、前記半導体集積回路のプロセスばらつき及び動作条件の変動による前記複数の遅延回路の遅延値の変動を補正制御する遅延変動補正制御回路を有することを特徴とする付記６０記載の静的位相差測定回路。

（付記６２）前記センサは、可変遅延素子をリング接続したリング発振器を使用し、該リング発振器の発振周波数が理想的な周波数となるように前記リング発振器の可変遅延素子の遅延値を制御した場合に使用した遅延制御信号を前記半導体集積回路内のトランジスタの動作速度を反映しているものとして出力することを特徴とする付記６１記載の静的位相差測定回路。

（付記６３）校正信号に基づいて、前記半導体集積回路のプロセスばらつき及び動作条件の変動による前記複数の遅延回路の遅延値の変動を補正制御する遅延変動補正制御回路を有することを特徴とする付記６０記載の静的位相差測定回路。

（付記６４）前記静的位相差検出回路は、前記遅延基準クロック信号と前記遅延比較クロック信号の位相を比較する位相比較回路と、該位相比較回路の出力を電流に変換するチャージポンプと、該チャージポンプの出力を電圧に変換するローパスフィルタと、該ローパスフィルタの出力をディジタル値に変換するＡ／Ｄ変換回路と、該Ａ／Ｄ変換回路の出力値と、前記ローパスフィルタの出力が中心電圧値のときの前記Ａ／Ｄ変換回路の出力値との差分を計算する差分回路と、加算回路と、レジスタと、平均化回路を有し、前記加算回路は、前記差分回路の出力と前記レジスタの格納値を加算し、前記レジスタは、前記加算回路の出力を更新的に格納し、前記平均化回路は、前記レジスタの出力値を平均化し、その出力を前記遅延制御信号として出力するものであることを特徴とする付記６０〜６３のいずれか一の付記に記載の静的位相差測定回路。

（付記６５）前記第２の遅延回路は、電圧制御可変遅延回路からなり、前記静的位相差検出回路は、前記第２の遅延回路の遅延値を制御する遅延制御バイアス電圧を前記第２の遅延回路に与えることを特徴とする５６〜５９のいずれか一の付記に記載の静的位相差測定回路。

（付記６６）前記静的位相差検出回路は、前記第１の遅延回路が出力する遅延基準クロック信号と前記第２の遅延回路が出力する遅延比較クロック信号の位相を比較する第１の位相比較回路と、該第１の位相比較回路の出力を電流に変換する第１のチャージポンプと、該第１のチャージポンプの出力を電圧に変換する第１のローパスフィルタと、前記遅延基準クロック信号と前記遅延比較クロック信号との位相を比較する第２の位相比較回路と、該第２の位相比較回路の出力を反転する反転回路と、該反転回路の出力を電流に変換する第２のチャージポンプと、該第２のチャージポンプの出力を電圧に変換する第２のローパスフィルタを有していることを特徴とする付記６５記載の静的位相差測定回路。

（付記６７）第１のクロック信号と第２のクロック信号との間に静的位相差を設定し、該静的位相差の変動を調整する位相差調整回路であって、前記第２のクロック信号の上流側伝送路に位置する第１の可変遅延回路と、遅延値を設定可能とされ、前記第１のクロック信号を遅延する第２の可変遅延回路と、該第２の可変遅延回路が出力する第３のクロック信号と前記第２のクロック信号との間の静的位相差を測定し、前記第３のクロック信号と前記第２のクロック信号との間の静的位相差がなくなるように前記第１の可変遅延回路の遅延値を制御する静的位相差測定回路を有することを特徴とする位相差調整回路。

（付記６８）第１のクロック信号と第２のクロック信号との間に静的位相差を設定し、該静的位相差の変動を調整する位相差調整回路であって、前記第２のクロック信号の上流側伝送路に位置する第１の可変遅延回路と、遅延値を設定可能とされ、前記第２のクロック信号を遅延する第２の可変遅延回路と、前記第１のクロック信号と前記第２の可変遅延回路が出力する第３のクロック信号との間の静的位相差を測定し、前記第１のクロック信号と前記第３のクロック信号との間の静的位相差がなくなるように前記第１の可変遅延回路の遅延値を制御する静的位相差測定回路を有することを特徴とする位相差調整回路。

本発明のピリオドジッタキャンセル回路の第１実施形態の構成を示す回路図である。 本発明のピリオドジッタキャンセル回路の第１実施形態が備えるトランジスタ動作速度センサの構成を示す回路図である。 本発明のピリオドジッタキャンセル回路の第１実施形態が備えるトランジスタ動作速度センサ内の発振回路の構成を示す回路図である。 本発明のピリオドジッタキャンセル回路の第１実施形態が備えるトランジスタ動作速度センサ内の発振回路を構成するＮＡＮＤ回路の構成を示す回路図である。 本発明のピリオドジッタキャンセル回路の第１実施形態が備えるトランジスタ動作速度センサ内の発振回路を構成するインバータの構成を示す回路図である。 本発明のピリオドジッタキャンセル回路の第１実施形態が備えるトランジスタ動作速度センサ内の遅延制御バイアス電圧生成回路の構成を示す回路図である。 本発明のピリオドジッタキャンセル回路の第１実施形態が備えるトランジスタ動作速度センサの動作を説明するための波形図である。 本発明のピリオドジッタキャンセル回路の第１実施形態が備えるピリオドジッタ測定回路の構成を示す回路図である。 本発明のピリオドジッタキャンセル回路の第１実施形態が備えるピリオドジッタ測定回路内の電圧制御可変遅延回路の構成を示す回路図である。 本発明のピリオドジッタキャンセル回路の第１実施形態が備えるピリオドジッタ測定回路内の電圧制御可変遅延回路を構成する電圧制御可変遅延バッファの構成を示す回路図である。 本発明のピリオドジッタキャンセル回路の第１実施形態が備えるピリオドジッタ測定回路内の電圧制御可変遅延回路の動作例を示す波形図である。 本発明のピリオドジッタキャンセル回路の第１実施形態が備えるピリオドジッタ測定回路内の位相比較回路の動作例を示す回路図である。 本発明のピリオドジッタキャンセル回路の第１実施形態が備えるピリオドジッタ測定回路内のチャージポンプの構成を示す回路図である。 本発明のピリオドジッタキャンセル回路の第１実施形態が備えるピリオドジッタ測定回路内のチャージポンプの動作例を示す波形図である。 本発明のピリオドジッタキャンセル回路の第１実施形態が備えるピリオドジッタ測定回路内のローパスフィルタの構成を示す回路図である。 本発明のピリオドジッタキャンセル回路の第１実施形態が備えるピリオドジッタ測定回路内のローパスフィルタの動作例を示す波形図である。 本発明のピリオドジッタキャンセル回路の第１実施形態が備えるピリオドジッタ測定回路の動作例を示す波形図である。 本発明のピリオドジッタキャンセル回路の第１実施形態が備えるディジタル制御遅延回路の構成を示す回路図である。 本発明のピリオドジッタキャンセル回路の第１実施形態が備えるディジタル制御遅延回路内の電圧制御遅延調整機能付きディジタル制御可変遅延回路の構成を示す回路図である。 本発明のピリオドジッタキャンセル回路の第１実施形態の動作例を示す波形図である。 本発明のピリオドジッタキャンセル回路の第１実施形態の動作例を示す波形図である。 本発明のピリオドジッタキャンセル回路の第１実施形態の動作例を示す波形図である。 本発明のピリオドジッタキャンセル回路の第１実施形態の使用例を示す回路図である。 本発明のピリオドジッタキャンセル回路の第２実施形態の構成を示す回路図である。 本発明のピリオドジッタキャンセル回路の第２実施形態が備えるピリオドジッタ測定回路の構成を示す回路図である。 本発明のピリオドジッタキャンセル回路の第３実施形態の構成を示す回路図である。 本発明のピリオドジッタキャンセル回路の第３実施形態が備えるピリオドジッタ測定回路の構成を示す回路図である。 本発明のピリオドジッタキャンセル回路の第３実施形態が備えるピリオドジッタ測定回路内のディレイロック方式遅延制御回路の構成を示す回路図である。 本発明のピリオドジッタキャンセル回路の第３実施形態が備えるディジタル制御遅延回路の構成を示す回路図である。 本発明のピリオドジッタキャンセル回路の第４実施形態の構成を示す回路図である。 本発明のピリオドジッタキャンセル回路の第４実施形態が備えるピリオドジッタ測定回路の構成を示す回路図である。 本発明の静的位相差キャンセル回路の第１実施形態の構成を示す回路図である。 本発明の静的位相差キャンセル回路の第１実施形態が備える静的位相差測定回路の構成を示す回路図である。 本発明の静的位相差キャンセル回路の第１実施形態の第１使用例を示す回路図である。 本発明の静的位相差キャンセル回路の第１実施形態の第２使用例を示す回路図である。 本発明の静的位相差キャンセル回路の第２実施形態の構成を示す回路図である。 本発明の静的位相差キャンセル回路の第２実施形態が備える静的位相差測定回路の構成を示す回路図である。 本発明の静的位相差キャンセル回路の第３実施形態の構成を示す回路図である。 本発明の静的位相差キャンセル回路の第３実施形態が備える静的位相差測定回路の構成を示す回路図である。 本発明の静的位相差キャンセル回路の第４実施形態の構成を示す回路図である。 本発明の静的位相差キャンセル回路の第４実施形態が備える静的位相差測定回路の構成を示す回路図である。 本発明のピリオドジッタキャンセル回路の第５実施形態の構成を示す回路図である。 本発明のピリオドジッタキャンセル回路の第６実施形態の構成を示す回路図である。 本発明の位相差調整回路の第１実施形態の構成を示す回路図である。 本発明の位相差調整回路の第１実施形態が備える静的位相差測定回路の構成を示す回路図である。 本発明の位相差調整回路の第１実施形態の効果を説明するための波形図である。 本発明の位相差調整回路の第１実施形態の使用例を示す回路図である。 本発明の位相差調整回路の第２実施形態の構成を示す回路図である。 本発明の位相差調整回路の第２実施形態の効果を説明するための波形図である。

符号の説明

（図１）
１、２…トランジスタ動作速度センサ、３…ピリオドジッタ測定回路、４…遅延回路、５…ディジタル制御遅延回路、６〜１１…バッファ
（図２）
２０…初期値入力端子、２１…発振回路、２２…カウンタ、２３…比較回路、２４…セレクタ、２５…累積加算回路、２６…遅延制御バイアス電圧生成回路、２７…加算器、２８…レジスタ
（図３）
３０…リング発振器、３１…ＮＡＮＤ回路、３２〜３５…インバータ、３６…バッファ
（図４）
４０〜４３…ＰチャネルＭＯＳトランジスタ、４４〜４６…ＮチャネルＭＯＳトランジスタ
（図５）
５０、５１…ＰチャネルＭＯＳトランジスタ、５２、５３…ＮチャネルＭＯＳトランジスタ
（図６）
６０…Ｄ／Ａ変換回路、６１…ビット反転器、６２…加算器、６３…Ｄ／Ａ変換回路
（図８）
７０…遅延制御バイアス電圧生成回路、７１…電圧制御可変遅延回路、７２…位相比較回路、７３…チャージポンプ、７４…ローパスフィルタ、７５…Ａ／Ｄ変換回路、７６…差分回路、７７…加算回路、７８…レジスタ
（図９）
８０＿１〜８０＿４、８０＿Ｍ…電圧制御可変遅延バッファ
（図１０）
９０〜９３…ＰチャネルＭＯＳトランジスタ、９４〜９７…ＮチャネルＭＯＳトランジスタ
（図１３）
１００、１０１…電流源、１０２…ＰチャネルＭＯＳトランジスタ、１０３…ＮチャネルＭＯＳトランジスタ
（図１５）
１０５…キャパシタ
（図１８）
１１０…遅延制御バイアス電圧生成回路、１１１…電圧制御遅延調整機能付きディジタル制御可変遅延回路
（図１９）
１１５…電圧制御可変遅延バッファ、１１７…セレクタ
（図２３）
１２０…ＬＳＩ、１２１…クロック入力端子、１２２…クロック入力バッファ、１２３…ＰＬＬ、１２４…ＰＬＬブロック、１２５…フィードバック回路、１２６…バッファ、１２７…分周器、１２８…バッファ、１２９…分周器、１３０〜１３３…バッファ、１３４…データ送信回路、１３５〜１３９…バッファ、１４０〜１４４…Ｄフリップフロップ、１４５〜１４９…データ出力バッファ、１５０〜１５４…データ出力端子、１５５…ピリオドジッタキャンセル回路、１５６…分周器、１５７〜１５９…バッファ、１６０…ピリオドジッタキャンセル回路、１６１…データ送信回路、１６２〜１６９…バッファ、１７０〜１７７…Ｄフリップフロップ、１７８〜１８５…データ出力バッファ、１８６〜１９３…データ出力端子、１９４…インバータ、１９５…分周器、１９６…Ｄフリップフロップ、１９７…インバータ、１９８…ピリオドジッタキャンセル回路、１９９…クロック出力バッファ、２００…クロック出力端子
（図２４）
２１０…トランジスタ動作速度センサ、２１１…ピリオドジッタ測定回路、２１２…遅延回路、２１３…ディジタル制御遅延回路、２１４〜２１９…バッファ
（図２５）
２３０…遅延制御バイアス電圧生成回路、２３１…電圧制御可変遅延回路、２３２…位相比較回路、２３３…チャージポンプ、２３４…ローパスフィルタ、２３５…位相比較回路、２３６、２３７…インバータ、２３８…チャージポンプ、２３９…ローパスフィルタ
（図２６）
２５０…ピリオドジッタ測定回路、２５１…遅延回路、２５２…ディジタル制御遅延回路、２５３〜２５８…バッファ
（図２７）
２６０…ディレイロック方式遅延制御回路
（図２９）
２６３…ディレイロック方式遅延制御回路
（図３０）
２７０…ピリオドジッタ測定回路、２７１…遅延回路、２７２…電圧制御可変遅延回路、２７３〜２７８…バッファ
（図３１）
２８０…ディレイロック方式遅延制御回路
（図３２）
２９０、２９１…トランジスタ動作速度センサ、２９２…静的位相差測定回路、２９３…ディジタル制御遅延回路
（図３３）
３００…遅延制御バイアス電圧生成回路、３０１…電圧制御可変遅延回路、３０２…位相比較回路、３０３…チャージポンプ、３０４…ローパスフィルタ、３０５…Ａ／Ｄ変換回路、３０６…差分回路、３０７…加算回路、３０８…レジスタ、３０９…平均化回路、３１０…トランジスタ動作速度センサ、３１１…ディジタル制御遅延回路
（図３４）
３１２…ＬＳＩ、３１３…静的位相差キャンセル回路
（図３５）
３１５…ＬＳＩ、３１６…バッファ、３１７…分周器、３１８…クロック出力バッファ、３１９…クロック出力端子、３２０…クロック入力端子、３２１…クロック入力バッファ、３２２…静的位相差キャンセル回路、３２３…Ｄフリップフロップ、３２４…インバータ
（図３６）
３３０…トランジスタ動作速度センサ、３３１…静的位相差測定回路、３３２…電圧制御可変遅延回路
（図３７）
３４０…遅延制御バイアス電圧生成回路、３５０…電圧制御可変遅延回路
（図３８）
３６０…静的位相差測定回路、３６１…ディジタル制御遅延回路
（図３９）
３６４…ディレイロック方式遅延制御回路
（図４０）
３７０…静的位相差測定回路、３７１…電圧制御可変遅延回路
（図４１）
３７４…ディレイロック方式遅延制御回路
（図４２）
３８０…ピリオドジッタキャンセル回路、３８１…静的位相差キャンセル回路
（図４３）
３９０…ピリオドジッタキャンセル回路、３９１…静的位相差キャンセル回路
（図４４）
４００…クロック信号配線、４０１〜４１０…バッファ、４１１…クロック信号配線、４１２〜４１６…バッファ、４１７…本発明の位相差調整回路の第１実施形態、４１８、４１９…トランジスタ動作速度センサ、４２０、４２１…ディジタル制御遅延回路、４２２…静的位相差測定回路
（図４５）
４３０…位相比較回路、４３１…チャージポンプ、４３２…ローパスフィルタ、４３３…Ａ／Ｄ変換回路、４３４…差分回路、４３５…セレクタ、４３６…加算回路、４３７…レジスタ、４３８…平均化回路
（図４７）
４４０…ＬＳＩ、４４１〜４６２…バッファ、４６３〜４６６…Ｄフリップフロップ、４６７…分周器、４６８、４６９…データ出力バッファ、４７０…クロック出力バッファ、４７１…データ入力バッファ、４７２…データストローブ信号入力バッファ、４７３…ＤＬＬ、４７４…データ（ＤＣ０）出力端子、４７５…データ（ＤＣ１）出力端子、４７６…クロック信号（ＣＬＫ８）出力端子、４７７…データ（ＤＤ０）入力端子、４７８…データストローブ信号（ＤＳ０）入力端子、４７９、４８０、４８１…位相差調整回路、４８２…Ｄフリップフロップ、４８３…インバータ
（図４８）
４９０…本発明の位相差調整回路の第２実施形態

Claims (2)

1. 第１のクロック信号のピリオドジッタを測定するピリオドジッタ測定回路と、
   前記第１のクロック信号を前記ピリオドジッタ測定回路の遅延時間分遅延して第２のクロック信号を出力する第１の遅延回路と、
   前記ピリオドジッタ測定回路が出力する前記第１のクロック信号のピリオドジッタ測定結果と、前記ピリオドジッタ測定結果を得た前記第１のクロック信号のピリオドジッタがキャンセルされていない前記第２のクロック信号とを入力し、前記ピリオドジッタ測定結果に基づいて、前記第２のクロック信号の遅延を調整して前記第２のクロック信号のピリオドジッタをキャンセルする第２の遅延回路を有し、
   前記第２の遅延回路は、遅延値を異にする複数の遅延回路を有し、
   前記ピリオドジッタ測定回路は、前記複数の遅延回路の中から、前記第２のクロック信号の遅延を調整して前記第２のクロック信号のピリオドジッタをキャンセルした第３のクロック信号を出力し得る遅延回路を選択するための選択制御信号を前記ピリオドジッタ測定結果として出力すること
   を特徴とするピリオドジッタキャンセル回路。
2. 前記ピリオドジッタ測定回路は、前記第１のクロック信号と前記第１のクロック信号を１周期分遅延した第４のクロック信号との位相差をピリオドジッタとして検出するピリオドジッタ検出回路を有すること
   を特徴とする請求項１に記載のピリオドジッタキャンセル回路。

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