CN109901119B

CN109901119B - 雷达脉冲信号采样抖动实时消除处理方法

Info

Publication number: CN109901119B
Application number: CN201910094611.XA
Authority: CN
Inventors: 纪斌; 王礼麒; 熊辉; 付连庆
Original assignee: Southwest Electronic Technology Institute No 10 Institute of Cetc
Current assignee: Southwest Electronic Technology Institute No 10 Institute of Cetc
Priority date: 2019-01-31
Filing date: 2019-01-31
Publication date: 2023-06-02
Anticipated expiration: 2039-01-31
Also published as: CN109901119A

Abstract

本发明提出了一种雷达脉冲信号采样抖动实时消除处理方法。利用本方法可解决采样抖动带来的图像晃动、距离跳动等问题。本发明通过下述技术方案实现：在FPGA中设计脉冲相位采集和存储模块、系统时钟和采样脉冲相位关系判决模块、采样信号延迟和输出模块；经过分频时钟采样后的值各自经过一个移位寄存器；系统时钟和采样脉冲相位关系判决模块在移位寄存器中分别存读取分频时钟采集到的触发信号值，再根据移位寄存器中数值的组合关系，对系统时钟和采样脉冲相位关系进行判决，将判决结果送入采样信号延迟和输出模块；采样信号延迟和输出模块在查找表中找出适合的输出延迟，产生与系统时钟严格同步的输出脉冲，从而实时消除了雷达脉冲信号采样抖动。

Description

雷达脉冲信号采样抖动实时消除处理方法

技术领域

本发明涉及一种雷达脉冲信号采样抖动实时消除处理方法。

背景技术

在雷达系统中，通常由时统产生模块产生系统中各种时序信号，如脉冲重复周期PRT信号、循环脉冲积累CPI信号、AD采样同步信号、信道脉冲产生信号LFM_等脉冲信号，这些信号通过电缆、印制板等介质传送到系统中的各处理模块中，使其按照统一时序，协同工作。对先进雷达系统来说，脉冲与脉冲间的相位测量准确度一般是个重要指标。伴随着准确测量脉冲频率的需要，脉冲与脉冲间的相位测量精度取决于如下4个关键因素：相位噪声、整个测量时间、脉冲边沿定义和测量点以及信噪比(SNR)。相位噪声(Phasenoise)和抖动(Jitter)是对同一种现象的两种不同的定量方式。相位噪声一般是指在系统内各种噪声作用下引起的输出信号相位的随机起伏，在理想情况下，一个频率固定的完美的脉冲信号(以1MHz为例)的持续时间应该恰好是1微秒，每500ns有一个跳变沿。但不幸的是，这种信号并不存在。信号周期的长度总会有一定变化，从而导致下一个沿的到来时间不确定。这种不确定就是相位噪声，或者说抖动。由频率与相位的关系可知，相位噪声必然使得输出频率存在随机的瞬时抖动，其值为相位噪声越大，频率的瞬时抖动就越大。雷达系统通常要考虑的是频率短期稳定度问题，可以认为相位噪声就是频率短期稳定度。

抖动有两种主要类型：确定性抖动和随机性抖动。确定性抖动是由可识别的干扰信号造成的，这种抖动通常幅度有限，具备特定的(而非随机的)产生原因，而且不能进行统计分析。随机抖动是指由较难预测的因素导致的时序变化。随机抖动最基本的一个特性就是随机性，因此可以用高斯统计分布来描述其特性。例如，对一个只包含随机抖动因素的时钟振荡器的振荡周期进行100次连续测量，测量结果会呈高斯分布(或称正态分布)。在其均值加减1个标准差的范围内包含了所有周期测量数据的68.26％，在其均值+/-2倍标准差的范围内包含所有测量数据的95.4％，+/-3倍标准差范围内包含99.73％的测量数据，+/-4倍标准差范围内包含99.99366％的测量数据。通常，10MHz以下信号的周期变动并不归入抖动一类，而是归入偏移或者漂移。

高分辨成像雷达是采用宽带雷达技术，与窄带雷达相比可以获得更高图像分辨率和距离分辨率，但是高分辨率成像雷达对信号脉冲间的相位稳定性，内部时序的统一性也提出了更高的要求。当雷达脉冲信号通过电缆、印制板等介质送到采样模块时，因传输中经过了不同的驱动器、印制传输线或电缆等，会产生相应时序延迟和附加相位噪声，并且这些延迟会随温度变化而变化，附加相噪也会造成信号边沿抖动。在处理模块中，用采样时钟对其同步时，有时会发生采样时钟沿和触发信号沿对齐时的情况，造成采样抖动，抖动有一个时钟周期，从而导致产生出来信号发生时间抖动，使脉冲间的相位关系发生变化，破坏系统的相参性。因此，采样时钟抖动引起的采样信号的输出误差会影响后续的信号检测和处理。理想中的采样时刻为脉冲序列的波峰时刻，但实际中由于时钟的抖动，实际采样时刻与理想采样时刻有一定的偏差，这样就造成了采样保持电路的输出与理论采样幅值的偏差，造成了输出信噪比的损失。采样输出信噪比差值与信号的带宽、输入信噪比以及采样抖动方差均有关系。在采样抖动均方差变化时，不同的信号脉宽、输入信噪比以及采样系统带宽分别对采样输出信噪比损失有影响。计算结果表明，抖动均方差越大，输出信噪比损失也越大，同时信号的波形时间参数越小，信噪比损失越大，这是由于越小，波形越窄且梯度越大，相同的偏移量情况下，能量损失越大，所以信噪比损失越大。当输入信噪比越高时，输出信噪比损失也越大，这是因为输入信噪比越高，噪声功率越小，抖动对采样信号带来的影响越大。在给定采样时钟抖动方差、信号波形的时间参数、信号功率和信噪比的情况下，系统带宽越小，输出信噪比损失越小，这是由于信号的能量大部分集中在了低频段，而在高频段能量分布相对较少，这三种情况下输出的信噪比损失几乎没有变化。真实时刻与采样时刻偏离越大，对目标检测性能影响越明显，而且通过增加累积次数也无法消除抖动带来的影响。这是因为取样积分在理想条件下的采样值为信号峰值，利用该方法检测信号时，只对峰值累积采样时钟抖动在弱光信号检测中的影响分析电压进行判决，而采样抖动得到的取样值总是小于信号峰值，所以多次累积对这种影响抑制能力较弱。

在图5所示的采样抖动原理框中，输入脉冲信号在Δt时间内晃动，经过模块系统时钟CLK采样同步后，输出的脉冲信号就会在扩大到一个系统时钟周期(Tclk)抖动。原因是当雷达脉冲信号通过电缆、印制板等介质送到采样模块时，因传输中经过了不同的驱动器、印制传输线或电缆等，会产生相应时序延迟和附加相噪，并且这些延迟会随温度变化而变化，附加相噪也会造成信号边沿抖动，等效为图中输入脉冲信号(Trig_IN)在Δt时间内晃动。在处理模块中，用采样时钟对其同步时，有时会发生采样时钟沿和触发信号沿对齐时的情况，造成采样抖动，从而导致输出信号发生时间抖动，使脉冲间的相位关系发生变化，破坏系统的相参性，图中等效为经过模块系统时钟(CLK)采样同步后，输出的脉冲信号(Trig_OUT)抖动增大，扩大到一个系统时钟周期(Tclk)抖动。雷达脉冲信号的采样抖动会使脉冲间的相位关系发生变化，同时带来相位噪声的恶化和信噪比损失，导致雷达测高距离跳动问题，SAR图像方位向晃动、散焦问题，单脉冲图像多普勒域晃动和测距跳动问题等一系列问题，轻则产生识别、测距和测角误差，重则导致整个任务失败。

发明内容

本发明的任务是在不增加雷达系统架构和硬件的基础上，从数据处理出发，提出一种雷达脉冲信号采样抖动实时消除处理方法，可显著减少由于雷达脉冲信号采样抖动带来的相位噪声的恶化和信噪比损失，实时解决采样抖动带来的雷达测高距离跳动问题、SAR图像方位向晃动、散焦问题和单脉冲图像多普勒域晃动和测距跳动等一系列问题，实现目标的精确成像和稳定跟踪。

为了实现上述目的，本发明提出一种雷达脉冲信号采样抖动实时消除处理方法，其特征在于包括如下步骤：在CPLD或现场可编程门阵列FPGA中，设计分频时钟产生模块、脉冲相位采集和存储模块、系统时钟和采样脉冲相位关系判决模块、采样信号延迟和输出模块；系统时钟输入后，分频时钟产生模块产生分频时钟；脉冲相位采集和存储模块在相同时间内对输入的触发信号Trig_IN同时进行采样，触发信号经过系统时钟采样后的值存储到一个15Bit的系统时钟移位寄存器，经过分频时钟采样后的值各自存储到一个4Bit的分频时钟移位寄存器；当存储在15Bit系统移位寄存器中值为0x1FF时，系统时钟和采样脉冲相位关系判决模块在4个4Bit移位寄存器中分别存读取4个分频时钟采集到的触发信号值，再根据4个4Bit移位寄存器中数值的组合关系，对系统时钟和采样脉冲相位关系进行判决，将判决结果送入采样信号延迟和输出模块；采样信号延迟和输出模块在查找表中找出适合的输出延迟，根据此延迟，产生与系统时钟严格同步的输出脉冲(TRIG_OUT)，从而实时消除了雷达脉冲信号采样抖动。

本发明相比于现有技术具有如下有益效果：

本发明在CPLD或现场可编程门阵列FPGA中，通过时序设计和相位检测，经过分频时钟产生模块、脉冲相位采集和存储模块、系统时钟和采样脉冲相位关系判决模块、采样信号延迟和输出模块，从数据处理出发，解决由于雷达脉冲信号采样抖动带来脉冲间相位不一致问题，避免了由于采用抖动引起的相位噪声的恶化和信噪比损失；与现有雷达脉冲信号采集方法相比，不改变雷达系统架构和硬件，只在系统时序和数据处理方法上进行优化设计，工程应用上易操作实现；在消除雷达信号采样抖动的条件下同时起到滤除尖峰毛刺干扰信号的作用，提高了雷达系统抗干扰性和稳定性。

本发明通过时序设计和相位检测的雷达脉冲信号采样抖动实时消除处理，在系统输入时钟后，分频时钟产生模块产生分频时钟，在相同时间内对输入的触发信号Trig_IN同时进行采样，将采样脉冲信号输入脉冲相位采集和存储模块；当经过系统时钟采集的触发信号存储在15Bit移位寄存器值为0x1FF时，系统时钟和采样脉冲相位关系判决模块在4个4Bit移位寄存器中分别存读取4个分频时钟采集到的触发信号值，根据4个4Bit移位寄存器中数值的组合关系，对系统时钟和采样脉冲相位关系进行判决，大部分噪声被滤除而信号的大部分能量通过采样系统，提高了输出信噪比，降低了信噪比的损失。

本发明采用延迟和输出模块，在查找表中找出适合的输出延迟，根据输出延迟，产生与系统时钟严格同步的输出脉冲(TRIG_OUT)，避免了脉冲间相位的抖动，由于它的实时性，可显著的解决由于雷达脉冲信号采样抖动带来的测高距离跳动，SAR图像方位向晃动、散焦问题，单脉冲图像多普勒域晃动和测距跳动问题，实现目标的精确成像、识别和稳定跟踪。

本发明能运用到雷达系统中需要对脉冲重复周期PRT信号、循环脉冲积累CPI信号、AD采样同步信号、信道脉冲产生LFM_T信号等脉冲信号，精确采集上升沿或下降沿的模块中。

附图说明

为了更清楚地理解本发明，现通过附图和实施例，对本发明作进一步阐述，其中：

图1是本发明雷达脉冲信号采样抖动实时消除处理的流程图。

图2是图1的实现框图。

图3是本发明相位状态1～4查找框图。

图4是本发明相位状态5～8查找框图。

图5现有技术是采样抖动原理框图。

下面结合附图对本发明作进一步说明。

具体实施方式

参阅图1、图2。在可选的实施例中，雷达脉冲信号采样抖动实时消除处理方法，需要在CPLD或现场可编程门阵列FPGA中实现。在CPLD或现场可编程门阵列FPGA中，设计分频时钟产生模块、脉冲相位采集和存储模块、系统时钟和采样脉冲相位关系判决模块、采样信号延迟和输出模块；系统时钟输入后，分频时钟产生模块产生分频时钟，脉冲相位采集和存储模块在相同时间内对输入的触发信号Trig_IN同时进行采样，触发信号经过系统时钟采样后的值存储到一个15Bit的系统时钟移位寄存器，经过分频时钟采样后的值各自存储到一个4Bit的分频时钟移位寄存器；当存储在15Bit系统移位寄存器中值为0x1FF时，系统时钟和采样脉冲相位关系判决模块在4个4Bit移位寄存器中分别存读取4个分频时钟采集到的触发信号值，再根据4个4Bit移位寄存器中数值的组合关系，对系统时钟和采样脉冲相位关系进行判决，将判决结果送入采样信号延迟和输出模块；采样信号延迟和输出模块在查找表中找出适合的输出延迟，根据此延迟，产生与系统时钟严格同步的输出脉冲(TRIG_OUT)，从而实时消除了雷达脉冲信号采样抖动。

分频时钟产生模块对系统时钟进行整数N分频，产生出N种不同相位时钟，相位分别为0、360°/N、2*360°/N……(N-1)*360°/N；脉冲相位采集和存储模块用系统时钟和这N种不同相位的分频时钟，在相同时间内对输入的触发信号同时进行采样，并通过移位寄存器储存采样值；系统时钟和采样脉冲相位关系判决模块根据采样值确定输入信号与分频时钟之间的相位关系；采样信号延迟和输出模块再根据相位关系动态调节输出延迟，得到与系统时钟严格同步的输出脉冲，从而实时消除了雷达脉冲信号采样抖动。按上述处理方法，还能同时起到滤除尖峰毛刺干扰信号的作用。在下文中，均以N＝4为例，对该方法进行详细说明，对于N为大于2的其他整数值，可以按此方法类推。

在以下可选的实施例中，基于FPGA或CPLD嵌入式软件方式自动实现：

S1，分频时钟产生模块对输入系统时钟(CLK)进行4分频，产生4个相位分别为0°，90°，180°和270°的分频时钟CLK_PO、CLK_P1、CLK_P2、CLK_P3；

S2，脉冲相位采集和存储模块用系统时钟CLK和这4种不同相位的分频时钟CLK_PO、CLK_P1、CLK_P2、CLK_P3，在相同时间内对输入的触发信号Trig_IN同时进行采样，由于系统时钟频率是分频时钟的4倍，因此设计系统时钟采样值经过15Bit移位寄存器存储，分频时钟各自经过一个4Bit移位寄存器存储；

S3，系统时钟和采样脉冲相位关系判决模块判断经过系统时钟采集的触发信号存储在15Bit移位寄存器值为0x1FF时，在4个4Bit移位寄存器中分别存读取4个分频时钟采集到的触发信号值；

S4，系统时钟和采样脉冲相位关系判决模块根据4个4Bit移位寄存器中数值的组合关系，在系统时钟移位寄存器计数到“0x1FF”时作状态判断，在查找表中找出适合的输出延迟；

S5，采样信号延迟和输出模块根据输出延迟，在系统时钟移位寄存器计数到“0x3FFF”或“0x7FFF”输出脉冲，产生与系统时钟严格同步的输出脉冲，实时消除了雷达脉冲信号采样抖动。

参阅图3、图4。根据图3、图4设计的状态寄存器，完成状态查找表。根据脉冲Trig达到的不同时间，可以有8种不同的相位关系State0～State7表示，“State0”在“0x7FFF”输出脉冲，“State1”在“0x3FFF”输出脉冲，“State2”在“0x7FFF”输出脉冲，“State3”在“0x3FFF”输出脉冲，“State4”在“0x7FFF”输出脉冲，“State5”在“0x3FFF”输出脉冲，“State6”在“0x7FFF”输出脉冲，“State7”在“0x3FFF”输出脉冲。

State0表示触发脉冲(Trig)超前所有时钟(C_P0～C_P3)到来，系统时钟和采样脉冲相位关系判决模块在系统时钟移位寄存器计数到“0x1FF”时作状态判断，此时C_P0时钟移位寄存器的值为“0b111”，C_P1时钟移位寄存器的值为“0b011”，C_P2时钟移位寄存器的值为“0b011”，C_P3时钟移位寄存器的值为“0b011”；

State1表示触发脉冲(Trig)和SCLK时钟沿对齐，超前时钟(C_P0～C_P3)到来，系统时钟和采样脉冲相位关系判决模块在系统时钟移位寄存器计数到“0x1FF”时作状态判断，此时C_P0时钟移位寄存器的值为“0b111”，C_P1时钟移位寄存器的值为“0b111”，C_P2时钟移位寄存器的值为“0b011”，C_P3时钟移位寄存器的值为“0b011”；

State2表示触发脉冲(Trig)延后时钟C_P0，超前时钟(C_P1～C_P3)到来，系统时钟和采样脉冲相位关系判决模块在系统时钟移位寄存器计数到“0x1FF”时作状态判断，此时C_P0时钟移位寄存器的值为“0b011”，C_P1时钟移位寄存器的值为“0b111”，C_P2时钟移位寄存器的值为“0b011”，C_P3时钟移位寄存器的值为“0b011”；

State3表示触发脉冲(Trig)和SCLK时钟沿对齐，同时延后时钟C_P0，超前时钟(C_P1～C_P3)到来，系统时钟和采样脉冲相位关系判决模块在系统时钟移位寄存器计数到“0x1FF”时作状态判断，此时C_P0时钟移位寄存器的值为“0b011”，C_P1时钟移位寄存器的值为“0b111”，C_P2时钟移位寄存器的值为“0b111”，C_P3时钟移位寄存器的值为“0b011”；

State4表示触发脉冲(Trig)延后时钟C_P0、C_P1，超前时钟C_P2、C_P3到来，系统时钟和采样脉冲相位关系判决模块在系统时钟移位寄存器计数到“0x1FF”时作状态判断，此时C_P0时钟移位寄存器的值为“0b011”，C_P1时钟移位寄存器的值为“0b011”，C_P2时钟移位寄存器的值为“0b111”，C_P3时钟移位寄存器的值为“0b011”；

State5表示触发脉冲(Trig)和SCLK时钟沿对齐，同时延后时钟C_P0、C_P1，超前时钟C_P2、C_P3到来，系统时钟和采样脉冲相位关系判决模块在系统时钟移位寄存器计数到“0x1FF”时作状态判断，此时C_P0时钟移位寄存器的值为“0b011”，C_P1时钟移位寄存器的值为“0b011”，C_P2时钟移位寄存器的值为“0b111”，C_P3时钟移位寄存器的值为“0b111”；

State6表示触发脉冲(Trig)延后时钟C_P0、C_P1、C_P2，超前时钟C_P3到来，系统时钟和采样脉冲相位关系判决模块在系统时钟移位寄存器计数到“0x1FF”时作状态判断，此时C_P0时钟移位寄存器的值为“0b011”，C_P1时钟移位寄存器的值为“0b011”，C_P2时钟移位寄存器的值为“0b011”，C_P3时钟移位寄存器的值为“0b011”；

State7表示触发脉冲(Trig)和SCLK时钟沿对齐，同时延后时钟C_P0、C_P1、C_P2，超前时钟C_P3到来，系统时钟和采样脉冲相位关系判决模块在系统时钟移位寄存器计数到“0x1FF”时作状态判断，此时C_P0时钟移位寄存器的值为“0b011”，C_P1时钟移位寄存器的值为“0b011”，C_P2时钟移位寄存器的值为“0b011”，C_P3时钟移位寄存器的值为“0b111”。

判断完脉冲(Trig)所在的状态后，根据状态，设置在系统时钟移位寄存器计数到“0x3FFF”或“0x7FFF”输出脉冲(out)。

相位状态查找表

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本领域内的技术人员可以明白，在不偏离本发明的精神和必要特性的情况下，可以以除了在此阐述的特定形式之外的其他特定形式来体现本发明。因此，上面的说明要在所有的方面被解释为说明性而非限制性的。应当通过所附的权利要求的合理解释确定本发明的范围，并且在本发明的等同范围内的所有改变旨在落入本发明的范围内。另外，不显式地从属于彼此的权利要求可以被组合以提供实施例，或者能够通过在提交本申请后的修改来增加新的权利要求。

Claims

1.一种雷达脉冲信号采样抖动实时消除处理方法，其特征在于包括如下步骤：在CPLD或现场可编程门阵列FPGA中，设计分频时钟产生模块、脉冲相位采集和存储模块、系统时钟和采样脉冲相位关系判决模块、采样信号延迟和输出模块；系统时钟输入后，分频时钟产生模块对输入系统时钟CLK进行4分频，产生4个相位分别为0°，90°，180°和270°的分频时钟CLK_PO、CLK_P1、CLK_P2、CLK_P3；脉冲相位采集和存储模块用系统时钟和不同相位的分频时钟，在相同时间内对输入的触发信号同时进行采样，触发信号经过系统时钟采样后的值存储到系统时钟移位寄存器中，经过分频时钟采样后的值存储到各自的分频时钟移位寄存器中；当存储在系统时钟移位寄存器中值为0x1FF时，系统时钟和采样脉冲相位关系判决模块在移位寄存器中分别读取分频时钟采集到的触发信号值，再根据移位寄存器中数值的组合关系以及根据采样值确定输入信号与分频时钟之间的相位关系，对系统时钟和采样脉冲相位关系进行判决，将判决结果送入采样信号延迟和输出模块；采样信号延迟和输出模块根据相位关系动态调节输出延迟，在查找表中找出适合的输出延迟，根据此延迟，产生与系统时钟严格同步的输出脉冲，从而实时消除了雷达脉冲信号采样抖动。

2.如权利要求1所述的雷达脉冲信号采样抖动实时消除处理方法，其特征在于：脉冲相位采集和存储模块用系统时钟CLK和4种不同相位的分频时钟CLK_PO、CLK_P1、CLK_P2、CLK_P3，在相同时间内对输入的触发信号Trig_IN同时进行采样，并且系统时钟频率是分频时钟的4倍，系统时钟采样值经过15Bit移位寄存器存储，分频时钟各自经过一个4Bit移位寄存器存储。

3.如权利要求1所述的雷达脉冲信号采样抖动实时消除处理方法，其特征在于：根据脉冲Trig达到的不同时间，有8种不同的相位关系State0～State7表示，“State0”在“0x7FFF”输出脉冲，“State1”在“0x3FFF”输出脉冲，“State2”在“0x7FFF”输出脉冲，“State3”在“0x3FFF”输出脉冲，“State4”在“0x7FFF”输出脉冲，“State5”在“0x3FFF”输出脉冲，“State6”在“0x7FFF”输出脉冲，“State7”在“0x3FFF”输出脉冲。

4.如权利要求1所述的雷达脉冲信号采样抖动实时消除处理方法，其特征在于：系统时钟和采样脉冲相位关系判决模块判断经过系统时钟采集的触发信号存储在15Bit移位寄存器值为0x1FF时，在4个4Bit移位寄存器中分别存读取4个分频时钟采集到的触发信号值；根据4个4Bit移位寄存器中数值的组合关系，在系统时钟移位寄存器计数到“0x1FF”时作状态判断，在查找表中找出适合的输出延迟。

5.如权利要求4所述的雷达脉冲信号采样抖动实时消除处理方法，其特征在于：采样信号延迟和输出模块根据输出延迟，在系统时钟移位寄存器计数到“0x3FFF”或“0x7FFF”输出脉冲，产生与系统时钟严格同步的输出脉冲，实时消除了雷达脉冲信号采样抖动。