JP3578135B2 - クロックジッタ削減方法及びクロックジッタ削減装置 - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明はクロックジッタ削減方法及びクロックジッタ削減装置に関し、特に情報処理装置におけるクロックジッタ削減方法及びクロックジッタ削減装置に関する。
【0002】
【従来の技術】
パソコンに代表される集積回路の集合体である情報処理装置は、ますます処理の高速が進み、クロック周波数が高くなるにつれて装置の動作マージンは小さくなり、クロックジッタを抑制・削減することが装置の性能・信頼性向上のために重要となってきている。
【0003】
そのため、回路素子のスイッチングに伴う電源変動によるクロックジッタに対しては種々の発明、考案が成されている(例えば、2001−077685公報等を参照されたい)。
【0004】
しかし、クロックジッタは、上述した回路素子のスイッチングに伴う電源変動によるものだけではなく、発振回路自体で生じるものもある。
【0005】
【発明が解決しようとする課題】
パソコンに代表される集積回路の集合体である情報処理装置は、ますます処理の高速が進み、クロック周波数が高くなるにつれて装置の動作マージンは小さくなり、クロックジッタを抑制・削減することが装置の性能・信頼性向上のために重要となってきており、発振回路自体で生じるクロックジッタを抑制・削減することが望まれている。
【0006】
本発明の主な目的は、ECLクロック伝送において生じたジッタが最小になるように自動的に調整する手段を提供することにある。
【0007】
【課題を解決するための手段】
本願の第1の発明は、クロックジッタ削減方法において、入力クロックをそれぞれ所望の遅延量で信号波形を伝送するn本の伝送線路に分配し、このn本の伝送線路を伝わった前記クロックが受信側端子で反射し前記n本の伝送線路の送信側端子で再び反射して前記受信側端子に帰ってくる容量性反射パルスとともに出力される前記n個の受信側端子のうち、前記入力クロックのジッタ部分に前記容量性反射パルスが重なる前記受信側端子を選択し選択された該受信側端子からの信号を出力クロックとすることを特徴とする。
【0008】
本願の第2の発明は、第1の発明において、予め用意した第1のカウンタのカウンタ値に従って出力する選択信号によって前記受信側端子を選択し選択された該受信側端子からの信号を出力クロックとして出力するジッタ調整手段と、前記ジッタ調整手段の出力する前記出力クロックを2分周しTRUE出力T2とCOMPLEMENT出力C2を出力する分周回路と、前記分周回路のCOMPLEMENT出力C2の遅延量を第2のカウンタの値に従って増減しC2’として出力する可変遅延回路とを予め具備し、前記T2と前記C2’の立ち下がりエッジどうしの位相を比較し前記第2のカウンタに対して前記T2と前記C2’の立ち下がりエッジが一致するまでそのカウント値を増減させ前記T2と前記C2’の立ち下がりエッジどうしの位相が一致すると、次に前記T2と前記C2’の立ち上がりエッジどうしの位相を比較し前記T2と前記C2’の位相が一致するまで前記第1のカウンタのカウント値を増減させ前記ジッタ調整手段に対し前記選択信号を出力することを特徴とする。
【0009】
本願の第3の発明は、第1の発明において、前記n本の伝送線路を伝わった前記クロックは、各々の受信側端子に用意された容量性反射回路により反射することを特徴とする。
【0010】
本願の第4の発明は、クロックジッタ削減装置において、入力クロックをそれぞれ所望の遅延量で伝送するn本の伝送線路に分配し、このn本の伝送線路を伝わった前記クロックが受信側端子で反射し前記n本の伝送線路の送信側端子で再び反射して前記受信側端子に帰ってくる容量性反射パルスとともに出力される前記n個の受信側端子のうち選択信号によって選択された前記受信側端子の信号を出力クロックとして出力するジッタ調整手段と、前記受信側端子における前記入力クロックのジッタ部分に前記容量性反射パルスが重なる前記受信側端子を選択するまで前記選択信号を更新するジッタ調整制御手段を含んで構成されることを特徴とする。
【0011】
本願の第5の発明は、第4の発明の前記ジッタ調整制御手段は、カウンタ値に従って前記選択信号を出力する第1のカウンタと、前記ジッタ調整手段の出力する前記出力クロックを2分周しTRUE出力T2とCOMPLEMENT出力C2を出力する分周回路と、前記分周回路のCOMPLEMENT出力C2の遅延量を第2のカウンタの値に従って増減しC2’として出力する可変遅延回路と、前記T2と前記C2’の立ち下がりエッジどうしの位相を比較し前記第2のカウンタに対して前記T2と前記C2’の立ち下がりエッジが一致するまでそのカウント値を増減させる第1の位相比較回路と、前記第1の位相比較回路にて前記T2と前記C2’の立ち下がりエッジどうしの位相が一致すると、次に前記T2と前記C2’の立ち上がりエッジどうしの位相を比較し前記T2と前記C2’の位相が一致するまで前記第1のカウンタの前記カウント値を増減させる第2の位相比較回路とを含んで構成されることを特徴とする。
【0012】
本願の第6の発明は、第4の発明において、前記n本の伝送線路を伝わった前記クロックは、各々の受信側端子に用意された容量性反射回路により反射することを特徴とする。
【0013】
「作用」
本発明は、ECLクロック伝送において、クロック生成部品等で生じたジッタの増減を検出する手段と、検出したジッタが最小になるように自動的に調整する手段を設けたことを特徴としている。
【0014】
図2は図1のジッタ調整手段11の詳細である。図2において、ECL送信IC20が入力クロックCINを1:nに分配し、それぞれ所望の遅延量で信号波形を伝送する伝送線路21−1〜21−nを伝わったクロックが容量性反射回路22−1〜22−nで立ち上がり時には下向き、立ち下がり時には上向きの容量性反射パルスとなって送信側端子CS1〜CSnに反射し、送信側端子CS1〜CSnにおいてクロックの立ち上がり時は上向き、立ち下がり時は下向きのパルスとなって受信側端子CL1〜CLnに向かって再び反射し、受信クロックの変化(立ち上がり/立ち下がり)からCL1−CS1間、CL2−CS2間、…、CLn−CSn間の信号往復伝搬遅延時間後に受信側端子CL1〜CLnに帰ってくるので、ECL受信IC23が選択信号SELによって伝送線路21−1〜21−nのうち適切なタイミングでクロック波形に容量性反射パルスが重なる伝送線路を選択することにより、COUTのジッタが最小になる。
【0015】
また、図1において、分周回路12がクロックCOUTを2分周し、可変遅延回路13と位相比較回路14とカウンタ15とが分周回路12のTRUE出力T2と可変遅延回路13の出力C2’の立ち下がりエッジ同志の位相を合わせ、この状態で、位相比較回路16およびカウンタ17が分周回路12のTRUE出力T2と可変遅延回路13の出力C2’の立ち上がりエッジ同志の位相が合うようにジッタ調整手段11内のECL受信IC23の選択信号SELの値を調整することにより、COUTのジッタが最小になるように自動的に調整される。
【0016】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【0017】
図1は、本発明のクロックジッタ削減装置の一実施の形態を示す構成図、図2は図1におけるジッタ調整手段の構成図である。
【0018】
図1において、ジッタ調整手段11は、入力クロックCINのジッタ量をカウンタ17の出力する選択信号SELに従って調整し、COUTとして出力する。(詳細を図2に示す。)
分周回路12は、ジッタ調整手段11の出力するクロックCOUTを2分周する。
【0019】
可変遅延回路13は、分周回路12のCOMPLEMENT出力C2の遅延量をカウンタ15の値に従って増減し、C2’として出力する。
【0020】
位相比較回路14は、分周回路12のTRUE出力T2と可変遅延回路13の出力C2’の立ち下がりエッジどうしの位相を比較し、カウンタ15に対して可変遅延回路13の出力C2’の立ち下がりエッジが前なら1つだけカウントアップ、後なら1つだけカウントダウンを指示する。
【0021】
カウンタ15は、RESET解除後カウントアップを開始し、C2’の立ち下がりエッジがT2の立ち下がりエッジより後になったのちは、位相比較回路14の指示に従いカウント値を増減させる。
【0022】
位相比較回路16は、カウンタ15によるカウント値の増減によりC2’の立ち下がりエッジがT2の立ち下がりエッジと等しくなったときに位相比較回路14によって起動され、分周回路12のTRUE出力T2と可変遅延回路13の出力C2’の立ち上がりエッジどうしの位相を比較し、T2とC2’の位相関係が逆転したときに、カウンタ17に対してカウントアップ/ダウンの切り換えを指示する。
【0023】
カウンタ17は、RESET解除後にカウントアップを開始し、位相比較回路16の指示に従いカウント値を増減させジッタ調整手段11に対し選択信号SELを出力する。
【0024】
次に、図2のジッタ調整手段11の構成及び動作について説明する。
【0025】
本実施例においては、ECL送信IC20は、入力クロックCINを1:nに分配する。
【0026】
ECL送信IC20内のECL出力バッファ20−1〜ECL出力バッファ20−nは、送信側端子CS1〜送信側端子CSnから伝送線路21−1〜伝送線路21−nを介して受信側端子CL1〜受信側端子CLnにクロックを送出する。
【0027】
伝送線路21−1〜伝送線路21−nは、それぞれ所望の遅延量で信号波形を伝送する。
【0028】
容量性反射回路22−1〜容量性反射回路22−nは、受信クロックの立ち上がり時には下向き、立ち下がり時には上向きの容量性反射パルスを送信側端子CS1〜送信側端子CSnに向けて反射させる。
【0029】
ECL受信IC23は、選択信号SELによって伝送線路21−1〜伝送線路21−nのうち所望の遅延量の伝送線路を通った信号波形を選択しCOUTとして出力する。
【0030】
終端電圧Vtに接続された終端抵抗回路24−1〜終端抵抗回路24−nは、受信したECL信号の電圧レベルを確定させるとともに信号レベルの変化・変動を収束させる。
【0031】
ECL出力バッファ20−1〜ECL出力バッファ20−nの出力インピーダンスは伝送線路21−1〜伝送線路21−nの特性インピーダンスに比べ小さいので、容量性反射回路22−1〜容量性反射回路22−nから伝搬した容量性反射パルスは、送信側端子CS1〜送信側端子CSnにおいてクロックの立ち上がり時は上向き、立ち下がり時は下向きのパルスとなって受信側端子CL1〜受信側端子CLnに向かって再び反射し、受信クロックの変化(立ち上がり/立ち下がり)からCL1−CS1間、CL2−CS2間、…、CLn−CSn間の信号往復伝搬遅延時間(図5ではA、図6ではB)後に受信側端子CL1〜受信側端子CLnに帰ってくる。
【0032】
次に、本発明のクロックジッタ削減装置の動作を図3および図4のタイミングチャートを用いて詳細に説明する。
【0033】
図3において、(a)は、ジッタ削減動作前のCOUT波形であり、t30−t31およびt31−t32のように長い周期と短い周期とが混在している。
【0034】
(b)は、ジッタ削減動作前の分周回路12のTRUE出力T2の波形であり、t30−t31およびt31−t32のように、COUTの2倍周期で長い上側パルスと短い下側パルスとが混在している。
【0035】
(c)は、ジッタ削減動作前の分周回路12のCOMPLEMENT出力C2の波形であり、t30−t31およびt31−t32のように、COUTの2倍周期で長い下側パルスと短い上側パルスとが混在している。
【0036】
(d)は、ジッタ削減動作前の可変遅延回路13の出力C2’の波形である。
【0037】
位相比較回路14がT2とC2’の立ち下がりエッジどうしの位相を比較しカウンタ15に対して可変遅延回路13の出力C2’の立ち下がりエッジが前ならカウントアップ、後ならカウントダウンを指示し、また、カウンタ15がRESET解除後カウントアップを開始しC2’の立ち下がりエッジがT2の立ち下がりエッジより後になったのち位相比較回路14の指示に従いカウント値を増減させるので、(b)のT2と(d)のC2’の立ち下がりエッジの位相はt31で一致する。このとき、立ち上がりエッジの位相はT2がt30、C2’がt30’となり一致しない。
【0038】
(e)は、ジッタ削減動作後の分周回路12のTRUE出力T2と可変遅延回路13の出力C2’の波形である。
【0039】
(f)は、ジッタ削減動作後のCOUT波形である。
【0040】
位相比較回路16がT2とC2’の立ち上がりエッジどうしの位相を比較しT2とC2’の位相関係が逆転したときにカウンタ17に対してカウントアップ/ダウンの切り換えを指示し、また、カウンタ17が、RESET解除後カウントアップを開始し位相比較回路16の指示に従いカウント値を増減させジッタ調整手段11に対し選択信号SELを出力し、さらに、ジッタ調整手段11が後述する動作によりCOUTのジッタを削減するので、(f)のCOUT波形はt30−t31’およびt31’−t32のようにほぼ同一周期の繰り返し波形になり、(e)のT2とC2’の立ち上がりエッジの位相はt30、立ち下がりエッジの位相はt31’で一致する。
【0041】
また、ジッタ削減前のCOUTが(a)と全く同一の場合でも、分周回路12の分周開始タイミング次第では、図1のクロックジッタ削減装置は図4のような動作になる場合もある。
【0042】
図4において、(g)は(a)と全く同一のジッタ削減動作前のCOUT波形であり、t40−t41およびt41−t42のように短い周期と長い周期とが混在している。
【0043】
(h)は、ジッタ削減動作前の分周回路12のTRUE出力T2の波形であり、t40−t41およびt41−t42のように、COUTの2倍周期で短い上側パルスと長い下側パルスとが混在している。
【0044】
(i)は、ジッタ削減動作前の分周回路12のCOMPLEMENT出力C2の波形であり、t40−t41およびt41−t42のように、COUTの2倍周期で短い下側パルスと長い上側パルスとが混在している。
【0045】
(j)は、ジッタ削減動作前の可変遅延回路13の出力C2’の波形である。
【0046】
位相比較回路14がT2とC2’の立ち下がりエッジ同志の位相を比較しカウンタ15に対して可変遅延回路13の出力C2’の立ち下がりエッジが前ならカウントアップ、後ならカウントダウンを指示し、また、カウンタ15がRESET解除後カウントアップを開始しC2’の立ち下がりエッジがT2の立ち下がりエッジより後になったのち位相比較回路14の指示に従いカウント値を増減させるので、(h)のT2と(j)のC2’の立ち下がりエッジの位相はt41で一致する。このとき、立ち上がりエッジの位相はT2がt40、C2’がt40’となり一致しない。
【0047】
(k)は、ジッタ削減動作後の分周回路12のTRUE出力T2と可変遅延回路13の出力C2’の波形である。
【0048】
(l)は、ジッタ削減動作後のCOUT波形である。
【0049】
位相比較回路16がT2とC2’の立ち上がりエッジどうしの位相を比較しT2とC2’の位相関係が逆転したときにカウンタ17に対してカウントアップ/ダウンの切り換えを指示し、また、カウンタ17が、RESET解除後カウントアップを開始し位相比較回路16の指示に従いカウント値を増減させジッタ調整手段11に対し選択信号SELを出力し、さらに、ジッタ調整手段11が後述する動作によりCOUTのジッタを削減するので、のCOUT波形はt40”−t41およびt41−t42”のようにほぼ同一周期の繰り返し波形になり、(k)のT2とC2’の立ち上がりエッジの位相はt40”、立ち下がりエッジの位相はt41で一致する。
【0050】
図2のジッタ調整手段のジッタ削減動作を図5および図6のタイミングチャートを用いて説明する。
【0051】
図5は、CL−CS間の信号往復伝搬遅延時間がクロックの1周期分とほぼ等しいときのジッタ削減動作である。
【0052】
(m)は、受信側端子CL1〜受信側端子CLnにおける、容量性反射回路22−1〜容量性反射回路22−nがないときのクロック波形であり、T01とT12のように、短い周期と長い周期とが混在している(ジッタがある)。
【0053】
CS−CL間信号往復伝搬時間「A」の説明用に便宜的に描いた(n)および(o)は、受信側端子CL1〜受信側端子CLnにおける、容量性反射回路22−1〜容量性反射回路22−nを付加したときの、時間t0およびt1における単発立ち上がりエッジの波形であり、立ち上がりエッジからCS−CL間信号往復伝搬時間「A」後に容量性反射パルスが帰ってきている。
【0054】
CS−CL間信号往復伝搬時間「A」の長さは、伝送線路21−1〜伝送線路21−nの遅延量に応じて変化する。
【0055】
図1のカウンタ17はRESET解除後カウントアップを開始するので、ECL受信IC23はまず伝送線路21−1を選択し、カウンタ17のカウントアップに伴って、選択する伝送線路を21−2,21−3…と変化させて行く。
【0056】
そして、例えば伝送線路21−4を選択したとき、CS−CL間信号往復伝搬時間「A」の長さが、波形(m),(n)のように、周期が短いT01のときは、時間t0の立ち上がりエッジに対応する容量性反射パルスt1’と次の立ち上がりエッジt1とが重ならず、周期が長いT12のときは、時間t1の立ち上がりエッジに対応する容量性反射パルスと次の立ち上がりエッジとが時間t2で重なるようになったとする。
【0057】
このとき伝送線路21−4の受信側端子CL4における実際の波形は(p)のようになり、上向きの容量性反射パルスと重なった立ち上がりエッジ(t0’あるいはt2’等)の位相が前方に遷移し、容量性反射パルスと重ならなかった立ち上がりエッジ(t1等)の位相が変化しないことにより、波形(m)において短かった周期T01がT01’のように拡大し、長かった周期T12がT12’のように縮小し、ジッタが削減される。
【0058】
尚、上述の上向きの容量性反射パルスと重なった立ち上がりエッジ(t0’あるいはt2’等)の位相が前方に遷移するときの幅は、容量性反射パルスの幅に依存するので、設計時に、ジッタ量を削減するのに必要な容量性反射パルスを作り出すための容量性反射回路の値を、経験則あるいは計算に基づいて決定する必要がある。
【0059】
図6は、CL−CS間の信号往復伝搬遅延時間がクロックの半周期分とほぼ等しいときのジッタ削減動作である。
【0060】
(q)は、受信側端子CL1〜受信側端子CLnにおける、容量性反射回路22−1〜容量性反射回路22−nがないときのクロック波形であり、T35とT57のように、長い周期と短い周期とが混在している(ジッタがある)。
【0061】
CS−CL間信号往復伝搬時間「B」の説明用に便宜的に描いた(r)および(s)は、受信側端子CL1〜受信側端子CLnにおける、容量性反射回路22−1〜容量性反射回路22−nを付加したときの、時間t4および時間t6における単発立ち下がりエッジの波形であり、立ち下がりエッジからCS−CL間信号往復伝搬時間「B」後に容量性反射パルスが帰ってきている。
【0062】
CS−CL間信号往復伝搬時間「B」の長さは、伝送線路21−1〜伝送線路21−nの遅延量に応じて変化する。
【0063】
図1のカウンタ17はRESET解除後カウントアップを開始するので、ECL受信IC23はまず伝送線路21−1を選択し、カウンタ17のカウントアップに伴って、選択する伝送線路を21−2,21−3…と変化させて行く。
【0064】
そして、例えば伝送線路21−4を選択したとき、CS−CL間信号往復伝搬時間「B」の長さが、波形(q),(r)のように、周期が長いT35のときは、時間t4の立ち下がりエッジに対応する容量性反射パルスt5’と次の立ち上がりエッジt5とが重ならず、周期が短いT57のときは、時間t6の立ち下がりエッジに対応する容量性反射パルスと次の立ち上がりエッジとが時間t7で重なるようになったとする。
【0065】
このとき伝送線路21−4の受信側端子CL4における実際の波形は(t)のようになり、下向きの容量性反射パルスと重なった立ち上がりエッジ(t3”あるいはt7”等)の位相が後方に遷移し、容量性反射パルスと重ならなかった立ち上がりエッジ(t5等)の位相が変化しないことにより、波形(q)において長かった周期T35がT35”のように縮小し、短かった周期T57がT57”のように拡大し、ジッタが削減される。
【0066】
【発明の効果】
以上説明したように、本発明のクロックジッタ削減装置では、入力クロックCINを、それぞれ所望の遅延量で信号波形を伝送する伝送線路1:nに分配し、この伝送線路21−1〜21−nを伝わったクロックが受信側端子CL1〜CLnの容量性反射回路22−1〜22−nで反射し、送信側端子CS1〜CSnで折り返すことにより、信号往復伝搬遅延時間後に受信側端子CL1〜CLnに帰ってくる容量性反射パルスのうち、クロック波形のジッタ部分に容量性反射パルスが重なる伝送線路を自動的に選択することができるようにしたことにより、COUTのジッタを最小にすることができる効果がある。
【図面の簡単な説明】
【図1】本発明のクロックジッタ削減装置の一実施の形態を示す構成図である。
【図2】図1におけるジッタ調整手段の構成図である。
【図3】本発明のクロックジッタ削減装置の動作を示すタイミングチャートである。
【図4】本発明のクロックジッタ削減装置の他の動作を示すタイミングチャートである。
【図5】図2のCL−CS間の信号往復伝搬遅延時間がクロックの1周期分とほぼ等しいときのジッタ削減動作を示す図である。
【図6】図2のCL−CS間の信号往復伝搬遅延時間がクロックの半周期分とほぼ等しいときのジッタ削減動作を示す図である。
【符号の説明】
11 ジッタ調整手段
12 分周回路
13 可変遅延回路
14 位相比較回路
15 カウンタ
16 位相比較回路
17 カウンタ
20 ECL送信IC
20−1 ECL出力バッファ
20−n ECL出力バッファ
21−1 伝送線路
21−n 伝送線路
22−1 容量性反射回路
22−n 容量性反射回路
23 ECL受信IC
24−1 終端抵抗回路
24−n 終端抵抗回路
【発明の属する技術分野】
本発明はクロックジッタ削減方法及びクロックジッタ削減装置に関し、特に情報処理装置におけるクロックジッタ削減方法及びクロックジッタ削減装置に関する。
【0002】
【従来の技術】
パソコンに代表される集積回路の集合体である情報処理装置は、ますます処理の高速が進み、クロック周波数が高くなるにつれて装置の動作マージンは小さくなり、クロックジッタを抑制・削減することが装置の性能・信頼性向上のために重要となってきている。
【0003】
そのため、回路素子のスイッチングに伴う電源変動によるクロックジッタに対しては種々の発明、考案が成されている(例えば、2001−077685公報等を参照されたい)。
【0004】
しかし、クロックジッタは、上述した回路素子のスイッチングに伴う電源変動によるものだけではなく、発振回路自体で生じるものもある。
【0005】
【発明が解決しようとする課題】
パソコンに代表される集積回路の集合体である情報処理装置は、ますます処理の高速が進み、クロック周波数が高くなるにつれて装置の動作マージンは小さくなり、クロックジッタを抑制・削減することが装置の性能・信頼性向上のために重要となってきており、発振回路自体で生じるクロックジッタを抑制・削減することが望まれている。
【0006】
本発明の主な目的は、ECLクロック伝送において生じたジッタが最小になるように自動的に調整する手段を提供することにある。
【0007】
【課題を解決するための手段】
本願の第1の発明は、クロックジッタ削減方法において、入力クロックをそれぞれ所望の遅延量で信号波形を伝送するn本の伝送線路に分配し、このn本の伝送線路を伝わった前記クロックが受信側端子で反射し前記n本の伝送線路の送信側端子で再び反射して前記受信側端子に帰ってくる容量性反射パルスとともに出力される前記n個の受信側端子のうち、前記入力クロックのジッタ部分に前記容量性反射パルスが重なる前記受信側端子を選択し選択された該受信側端子からの信号を出力クロックとすることを特徴とする。
【0008】
本願の第2の発明は、第1の発明において、予め用意した第1のカウンタのカウンタ値に従って出力する選択信号によって前記受信側端子を選択し選択された該受信側端子からの信号を出力クロックとして出力するジッタ調整手段と、前記ジッタ調整手段の出力する前記出力クロックを2分周しTRUE出力T2とCOMPLEMENT出力C2を出力する分周回路と、前記分周回路のCOMPLEMENT出力C2の遅延量を第2のカウンタの値に従って増減しC2’として出力する可変遅延回路とを予め具備し、前記T2と前記C2’の立ち下がりエッジどうしの位相を比較し前記第2のカウンタに対して前記T2と前記C2’の立ち下がりエッジが一致するまでそのカウント値を増減させ前記T2と前記C2’の立ち下がりエッジどうしの位相が一致すると、次に前記T2と前記C2’の立ち上がりエッジどうしの位相を比較し前記T2と前記C2’の位相が一致するまで前記第1のカウンタのカウント値を増減させ前記ジッタ調整手段に対し前記選択信号を出力することを特徴とする。
【0009】
本願の第3の発明は、第1の発明において、前記n本の伝送線路を伝わった前記クロックは、各々の受信側端子に用意された容量性反射回路により反射することを特徴とする。
【0010】
本願の第4の発明は、クロックジッタ削減装置において、入力クロックをそれぞれ所望の遅延量で伝送するn本の伝送線路に分配し、このn本の伝送線路を伝わった前記クロックが受信側端子で反射し前記n本の伝送線路の送信側端子で再び反射して前記受信側端子に帰ってくる容量性反射パルスとともに出力される前記n個の受信側端子のうち選択信号によって選択された前記受信側端子の信号を出力クロックとして出力するジッタ調整手段と、前記受信側端子における前記入力クロックのジッタ部分に前記容量性反射パルスが重なる前記受信側端子を選択するまで前記選択信号を更新するジッタ調整制御手段を含んで構成されることを特徴とする。
【0011】
本願の第5の発明は、第4の発明の前記ジッタ調整制御手段は、カウンタ値に従って前記選択信号を出力する第1のカウンタと、前記ジッタ調整手段の出力する前記出力クロックを2分周しTRUE出力T2とCOMPLEMENT出力C2を出力する分周回路と、前記分周回路のCOMPLEMENT出力C2の遅延量を第2のカウンタの値に従って増減しC2’として出力する可変遅延回路と、前記T2と前記C2’の立ち下がりエッジどうしの位相を比較し前記第2のカウンタに対して前記T2と前記C2’の立ち下がりエッジが一致するまでそのカウント値を増減させる第1の位相比較回路と、前記第1の位相比較回路にて前記T2と前記C2’の立ち下がりエッジどうしの位相が一致すると、次に前記T2と前記C2’の立ち上がりエッジどうしの位相を比較し前記T2と前記C2’の位相が一致するまで前記第1のカウンタの前記カウント値を増減させる第2の位相比較回路とを含んで構成されることを特徴とする。
【0012】
本願の第6の発明は、第4の発明において、前記n本の伝送線路を伝わった前記クロックは、各々の受信側端子に用意された容量性反射回路により反射することを特徴とする。
【0013】
「作用」
本発明は、ECLクロック伝送において、クロック生成部品等で生じたジッタの増減を検出する手段と、検出したジッタが最小になるように自動的に調整する手段を設けたことを特徴としている。
【0014】
図2は図1のジッタ調整手段11の詳細である。図2において、ECL送信IC20が入力クロックCINを1:nに分配し、それぞれ所望の遅延量で信号波形を伝送する伝送線路21−1〜21−nを伝わったクロックが容量性反射回路22−1〜22−nで立ち上がり時には下向き、立ち下がり時には上向きの容量性反射パルスとなって送信側端子CS1〜CSnに反射し、送信側端子CS1〜CSnにおいてクロックの立ち上がり時は上向き、立ち下がり時は下向きのパルスとなって受信側端子CL1〜CLnに向かって再び反射し、受信クロックの変化(立ち上がり/立ち下がり)からCL1−CS1間、CL2−CS2間、…、CLn−CSn間の信号往復伝搬遅延時間後に受信側端子CL1〜CLnに帰ってくるので、ECL受信IC23が選択信号SELによって伝送線路21−1〜21−nのうち適切なタイミングでクロック波形に容量性反射パルスが重なる伝送線路を選択することにより、COUTのジッタが最小になる。
【0015】
また、図1において、分周回路12がクロックCOUTを2分周し、可変遅延回路13と位相比較回路14とカウンタ15とが分周回路12のTRUE出力T2と可変遅延回路13の出力C2’の立ち下がりエッジ同志の位相を合わせ、この状態で、位相比較回路16およびカウンタ17が分周回路12のTRUE出力T2と可変遅延回路13の出力C2’の立ち上がりエッジ同志の位相が合うようにジッタ調整手段11内のECL受信IC23の選択信号SELの値を調整することにより、COUTのジッタが最小になるように自動的に調整される。
【0016】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【0017】
図1は、本発明のクロックジッタ削減装置の一実施の形態を示す構成図、図2は図1におけるジッタ調整手段の構成図である。
【0018】
図1において、ジッタ調整手段11は、入力クロックCINのジッタ量をカウンタ17の出力する選択信号SELに従って調整し、COUTとして出力する。(詳細を図2に示す。)
分周回路12は、ジッタ調整手段11の出力するクロックCOUTを2分周する。
【0019】
可変遅延回路13は、分周回路12のCOMPLEMENT出力C2の遅延量をカウンタ15の値に従って増減し、C2’として出力する。
【0020】
位相比較回路14は、分周回路12のTRUE出力T2と可変遅延回路13の出力C2’の立ち下がりエッジどうしの位相を比較し、カウンタ15に対して可変遅延回路13の出力C2’の立ち下がりエッジが前なら1つだけカウントアップ、後なら1つだけカウントダウンを指示する。
【0021】
カウンタ15は、RESET解除後カウントアップを開始し、C2’の立ち下がりエッジがT2の立ち下がりエッジより後になったのちは、位相比較回路14の指示に従いカウント値を増減させる。
【0022】
位相比較回路16は、カウンタ15によるカウント値の増減によりC2’の立ち下がりエッジがT2の立ち下がりエッジと等しくなったときに位相比較回路14によって起動され、分周回路12のTRUE出力T2と可変遅延回路13の出力C2’の立ち上がりエッジどうしの位相を比較し、T2とC2’の位相関係が逆転したときに、カウンタ17に対してカウントアップ/ダウンの切り換えを指示する。
【0023】
カウンタ17は、RESET解除後にカウントアップを開始し、位相比較回路16の指示に従いカウント値を増減させジッタ調整手段11に対し選択信号SELを出力する。
【0024】
次に、図2のジッタ調整手段11の構成及び動作について説明する。
【0025】
本実施例においては、ECL送信IC20は、入力クロックCINを1:nに分配する。
【0026】
ECL送信IC20内のECL出力バッファ20−1〜ECL出力バッファ20−nは、送信側端子CS1〜送信側端子CSnから伝送線路21−1〜伝送線路21−nを介して受信側端子CL1〜受信側端子CLnにクロックを送出する。
【0027】
伝送線路21−1〜伝送線路21−nは、それぞれ所望の遅延量で信号波形を伝送する。
【0028】
容量性反射回路22−1〜容量性反射回路22−nは、受信クロックの立ち上がり時には下向き、立ち下がり時には上向きの容量性反射パルスを送信側端子CS1〜送信側端子CSnに向けて反射させる。
【0029】
ECL受信IC23は、選択信号SELによって伝送線路21−1〜伝送線路21−nのうち所望の遅延量の伝送線路を通った信号波形を選択しCOUTとして出力する。
【0030】
終端電圧Vtに接続された終端抵抗回路24−1〜終端抵抗回路24−nは、受信したECL信号の電圧レベルを確定させるとともに信号レベルの変化・変動を収束させる。
【0031】
ECL出力バッファ20−1〜ECL出力バッファ20−nの出力インピーダンスは伝送線路21−1〜伝送線路21−nの特性インピーダンスに比べ小さいので、容量性反射回路22−1〜容量性反射回路22−nから伝搬した容量性反射パルスは、送信側端子CS1〜送信側端子CSnにおいてクロックの立ち上がり時は上向き、立ち下がり時は下向きのパルスとなって受信側端子CL1〜受信側端子CLnに向かって再び反射し、受信クロックの変化(立ち上がり/立ち下がり)からCL1−CS1間、CL2−CS2間、…、CLn−CSn間の信号往復伝搬遅延時間(図5ではA、図6ではB)後に受信側端子CL1〜受信側端子CLnに帰ってくる。
【0032】
次に、本発明のクロックジッタ削減装置の動作を図3および図4のタイミングチャートを用いて詳細に説明する。
【0033】
図3において、(a)は、ジッタ削減動作前のCOUT波形であり、t30−t31およびt31−t32のように長い周期と短い周期とが混在している。
【0034】
(b)は、ジッタ削減動作前の分周回路12のTRUE出力T2の波形であり、t30−t31およびt31−t32のように、COUTの2倍周期で長い上側パルスと短い下側パルスとが混在している。
【0035】
(c)は、ジッタ削減動作前の分周回路12のCOMPLEMENT出力C2の波形であり、t30−t31およびt31−t32のように、COUTの2倍周期で長い下側パルスと短い上側パルスとが混在している。
【0036】
(d)は、ジッタ削減動作前の可変遅延回路13の出力C2’の波形である。
【0037】
位相比較回路14がT2とC2’の立ち下がりエッジどうしの位相を比較しカウンタ15に対して可変遅延回路13の出力C2’の立ち下がりエッジが前ならカウントアップ、後ならカウントダウンを指示し、また、カウンタ15がRESET解除後カウントアップを開始しC2’の立ち下がりエッジがT2の立ち下がりエッジより後になったのち位相比較回路14の指示に従いカウント値を増減させるので、(b)のT2と(d)のC2’の立ち下がりエッジの位相はt31で一致する。このとき、立ち上がりエッジの位相はT2がt30、C2’がt30’となり一致しない。
【0038】
(e)は、ジッタ削減動作後の分周回路12のTRUE出力T2と可変遅延回路13の出力C2’の波形である。
【0039】
(f)は、ジッタ削減動作後のCOUT波形である。
【0040】
位相比較回路16がT2とC2’の立ち上がりエッジどうしの位相を比較しT2とC2’の位相関係が逆転したときにカウンタ17に対してカウントアップ/ダウンの切り換えを指示し、また、カウンタ17が、RESET解除後カウントアップを開始し位相比較回路16の指示に従いカウント値を増減させジッタ調整手段11に対し選択信号SELを出力し、さらに、ジッタ調整手段11が後述する動作によりCOUTのジッタを削減するので、(f)のCOUT波形はt30−t31’およびt31’−t32のようにほぼ同一周期の繰り返し波形になり、(e)のT2とC2’の立ち上がりエッジの位相はt30、立ち下がりエッジの位相はt31’で一致する。
【0041】
また、ジッタ削減前のCOUTが(a)と全く同一の場合でも、分周回路12の分周開始タイミング次第では、図1のクロックジッタ削減装置は図4のような動作になる場合もある。
【0042】
図4において、(g)は(a)と全く同一のジッタ削減動作前のCOUT波形であり、t40−t41およびt41−t42のように短い周期と長い周期とが混在している。
【0043】
(h)は、ジッタ削減動作前の分周回路12のTRUE出力T2の波形であり、t40−t41およびt41−t42のように、COUTの2倍周期で短い上側パルスと長い下側パルスとが混在している。
【0044】
(i)は、ジッタ削減動作前の分周回路12のCOMPLEMENT出力C2の波形であり、t40−t41およびt41−t42のように、COUTの2倍周期で短い下側パルスと長い上側パルスとが混在している。
【0045】
(j)は、ジッタ削減動作前の可変遅延回路13の出力C2’の波形である。
【0046】
位相比較回路14がT2とC2’の立ち下がりエッジ同志の位相を比較しカウンタ15に対して可変遅延回路13の出力C2’の立ち下がりエッジが前ならカウントアップ、後ならカウントダウンを指示し、また、カウンタ15がRESET解除後カウントアップを開始しC2’の立ち下がりエッジがT2の立ち下がりエッジより後になったのち位相比較回路14の指示に従いカウント値を増減させるので、(h)のT2と(j)のC2’の立ち下がりエッジの位相はt41で一致する。このとき、立ち上がりエッジの位相はT2がt40、C2’がt40’となり一致しない。
【0047】
(k)は、ジッタ削減動作後の分周回路12のTRUE出力T2と可変遅延回路13の出力C2’の波形である。
【0048】
(l)は、ジッタ削減動作後のCOUT波形である。
【0049】
位相比較回路16がT2とC2’の立ち上がりエッジどうしの位相を比較しT2とC2’の位相関係が逆転したときにカウンタ17に対してカウントアップ/ダウンの切り換えを指示し、また、カウンタ17が、RESET解除後カウントアップを開始し位相比較回路16の指示に従いカウント値を増減させジッタ調整手段11に対し選択信号SELを出力し、さらに、ジッタ調整手段11が後述する動作によりCOUTのジッタを削減するので、のCOUT波形はt40”−t41およびt41−t42”のようにほぼ同一周期の繰り返し波形になり、(k)のT2とC2’の立ち上がりエッジの位相はt40”、立ち下がりエッジの位相はt41で一致する。
【0050】
図2のジッタ調整手段のジッタ削減動作を図5および図6のタイミングチャートを用いて説明する。
【0051】
図5は、CL−CS間の信号往復伝搬遅延時間がクロックの1周期分とほぼ等しいときのジッタ削減動作である。
【0052】
(m)は、受信側端子CL1〜受信側端子CLnにおける、容量性反射回路22−1〜容量性反射回路22−nがないときのクロック波形であり、T01とT12のように、短い周期と長い周期とが混在している(ジッタがある)。
【0053】
CS−CL間信号往復伝搬時間「A」の説明用に便宜的に描いた(n)および(o)は、受信側端子CL1〜受信側端子CLnにおける、容量性反射回路22−1〜容量性反射回路22−nを付加したときの、時間t0およびt1における単発立ち上がりエッジの波形であり、立ち上がりエッジからCS−CL間信号往復伝搬時間「A」後に容量性反射パルスが帰ってきている。
【0054】
CS−CL間信号往復伝搬時間「A」の長さは、伝送線路21−1〜伝送線路21−nの遅延量に応じて変化する。
【0055】
図1のカウンタ17はRESET解除後カウントアップを開始するので、ECL受信IC23はまず伝送線路21−1を選択し、カウンタ17のカウントアップに伴って、選択する伝送線路を21−2,21−3…と変化させて行く。
【0056】
そして、例えば伝送線路21−4を選択したとき、CS−CL間信号往復伝搬時間「A」の長さが、波形(m),(n)のように、周期が短いT01のときは、時間t0の立ち上がりエッジに対応する容量性反射パルスt1’と次の立ち上がりエッジt1とが重ならず、周期が長いT12のときは、時間t1の立ち上がりエッジに対応する容量性反射パルスと次の立ち上がりエッジとが時間t2で重なるようになったとする。
【0057】
このとき伝送線路21−4の受信側端子CL4における実際の波形は(p)のようになり、上向きの容量性反射パルスと重なった立ち上がりエッジ(t0’あるいはt2’等)の位相が前方に遷移し、容量性反射パルスと重ならなかった立ち上がりエッジ(t1等)の位相が変化しないことにより、波形(m)において短かった周期T01がT01’のように拡大し、長かった周期T12がT12’のように縮小し、ジッタが削減される。
【0058】
尚、上述の上向きの容量性反射パルスと重なった立ち上がりエッジ(t0’あるいはt2’等)の位相が前方に遷移するときの幅は、容量性反射パルスの幅に依存するので、設計時に、ジッタ量を削減するのに必要な容量性反射パルスを作り出すための容量性反射回路の値を、経験則あるいは計算に基づいて決定する必要がある。
【0059】
図6は、CL−CS間の信号往復伝搬遅延時間がクロックの半周期分とほぼ等しいときのジッタ削減動作である。
【0060】
(q)は、受信側端子CL1〜受信側端子CLnにおける、容量性反射回路22−1〜容量性反射回路22−nがないときのクロック波形であり、T35とT57のように、長い周期と短い周期とが混在している(ジッタがある)。
【0061】
CS−CL間信号往復伝搬時間「B」の説明用に便宜的に描いた(r)および(s)は、受信側端子CL1〜受信側端子CLnにおける、容量性反射回路22−1〜容量性反射回路22−nを付加したときの、時間t4および時間t6における単発立ち下がりエッジの波形であり、立ち下がりエッジからCS−CL間信号往復伝搬時間「B」後に容量性反射パルスが帰ってきている。
【0062】
CS−CL間信号往復伝搬時間「B」の長さは、伝送線路21−1〜伝送線路21−nの遅延量に応じて変化する。
【0063】
図1のカウンタ17はRESET解除後カウントアップを開始するので、ECL受信IC23はまず伝送線路21−1を選択し、カウンタ17のカウントアップに伴って、選択する伝送線路を21−2,21−3…と変化させて行く。
【0064】
そして、例えば伝送線路21−4を選択したとき、CS−CL間信号往復伝搬時間「B」の長さが、波形(q),(r)のように、周期が長いT35のときは、時間t4の立ち下がりエッジに対応する容量性反射パルスt5’と次の立ち上がりエッジt5とが重ならず、周期が短いT57のときは、時間t6の立ち下がりエッジに対応する容量性反射パルスと次の立ち上がりエッジとが時間t7で重なるようになったとする。
【0065】
このとき伝送線路21−4の受信側端子CL4における実際の波形は(t)のようになり、下向きの容量性反射パルスと重なった立ち上がりエッジ(t3”あるいはt7”等)の位相が後方に遷移し、容量性反射パルスと重ならなかった立ち上がりエッジ(t5等)の位相が変化しないことにより、波形(q)において長かった周期T35がT35”のように縮小し、短かった周期T57がT57”のように拡大し、ジッタが削減される。
【0066】
【発明の効果】
以上説明したように、本発明のクロックジッタ削減装置では、入力クロックCINを、それぞれ所望の遅延量で信号波形を伝送する伝送線路1:nに分配し、この伝送線路21−1〜21−nを伝わったクロックが受信側端子CL1〜CLnの容量性反射回路22−1〜22−nで反射し、送信側端子CS1〜CSnで折り返すことにより、信号往復伝搬遅延時間後に受信側端子CL1〜CLnに帰ってくる容量性反射パルスのうち、クロック波形のジッタ部分に容量性反射パルスが重なる伝送線路を自動的に選択することができるようにしたことにより、COUTのジッタを最小にすることができる効果がある。
【図面の簡単な説明】
【図1】本発明のクロックジッタ削減装置の一実施の形態を示す構成図である。
【図2】図1におけるジッタ調整手段の構成図である。
【図3】本発明のクロックジッタ削減装置の動作を示すタイミングチャートである。
【図4】本発明のクロックジッタ削減装置の他の動作を示すタイミングチャートである。
【図5】図2のCL−CS間の信号往復伝搬遅延時間がクロックの1周期分とほぼ等しいときのジッタ削減動作を示す図である。
【図6】図2のCL−CS間の信号往復伝搬遅延時間がクロックの半周期分とほぼ等しいときのジッタ削減動作を示す図である。
【符号の説明】
11 ジッタ調整手段
12 分周回路
13 可変遅延回路
14 位相比較回路
15 カウンタ
16 位相比較回路
17 カウンタ
20 ECL送信IC
20−1 ECL出力バッファ
20−n ECL出力バッファ
21−1 伝送線路
21−n 伝送線路
22−1 容量性反射回路
22−n 容量性反射回路
23 ECL受信IC
24−1 終端抵抗回路
24−n 終端抵抗回路
Claims (6)
- クロックジッタ削減方法において、入力クロックをそれぞれ所望の遅延量で信号波形を伝送するn本の伝送線路に分配し、このn本の伝送線路を伝わった前記クロックが受信側端子で反射し前記n本の伝送線路の送信側端子で再び反射して前記受信側端子に帰ってくる容量性反射パルスとともに出力される前記n個の受信側端子のうち、前記入力クロックのジッタ部分に前記容量性反射パルスが重なる前記受信側端子を選択し選択された該受信側端子からの信号を出力クロックとすることを特徴とするクロックジッタ削減方法。
- 予め用意した第1のカウンタのカウンタ値に従って出力する選択信号によって前記受信側端子を選択し選択された該受信側端子からの信号を出力クロックとして出力するジッタ調整手段と、前記ジッタ調整手段の出力する前記出力クロックを2分周しTRUE出力T2とCOMPLEMENT出力C2を出力する分周回路と、前記分周回路のCOMPLEMENT出力C2の遅延量を第2のカウンタの値に従って増減しC2’として出力する可変遅延回路とを予め具備し、前記T2と前記C2’の立ち下がりエッジどうしの位相を比較し前記第2のカウンタに対して前記T2と前記C2’の立ち下がりエッジが一致するまでそのカウント値を増減させ前記T2と前記C2’の立ち下がりエッジどうしの位相が一致すると、次に前記T2と前記C2’の立ち上がりエッジどうしの位相を比較し前記T2と前記C2’の位相が一致するまで前記第1のカウンタのカウント値を増減させ前記ジッタ調整手段に対し前記選択信号を出力することを特徴とする請求項1記載のクロックジッタ削減方法。
- 前記n本の伝送線路を伝わった前記クロックは、各々の受信側端子に用意された容量性反射回路により反射することを特徴とする請求項1記載のクロックジッタ削減方法。
- クロックジッタ削減装置において、入力クロックをそれぞれ所望の遅延量で伝送するn本の伝送線路に分配し、このn本の伝送線路を伝わった前記クロックが受信側端子で反射し前記n本の伝送線路の送信側端子で再び反射して前記受信側端子に帰ってくる容量性反射パルスとともに出力される前記n個の受信側端子のうち選択信号によって選択された前記受信側端子の信号を出力クロックとして出力するジッタ調整手段と、前記受信側端子における前記入力クロックのジッタ部分に前記容量性反射パルスが重なる前記受信側端子を選択するまで前記選択信号を更新するジッタ調整制御手段を含んで構成されることを特徴とするクロックジッタ削減装置。
- 前記ジッタ調整制御手段は、カウンタ値に従って前記選択信号を出力する第1のカウンタと、前記ジッタ調整手段の出力する前記出力クロックを2分周しTRUE出力T2とCOMPLEMENT出力C2を出力する分周回路と、前記分周回路のCOMPLEMENT出力C2の遅延量を第2のカウンタの値に従って増減しC2’として出力する可変遅延回路と、前記T2と前記C2’の立ち下がりエッジどうしの位相を比較し前記第2のカウンタに対して前記T2と前記C2’の立ち下がりエッジが一致するまでそのカウント値を増減させる第1の位相比較回路と、前記第1の位相比較回路にて前記T2と前記C2’の立ち下がりエッジどうしの位相が一致すると、次に前記T2と前記C2’の立ち上がりエッジどうしの位相を比較し前記T2と前記C2’の位相が一致するまで前記第1のカウンタの前記カウント値を増減させる第2の位相比較回路とを含んで構成されることを特徴とする請求項4記載のクロックジッタ削減装置。
- 前記n本の伝送線路を伝わった前記クロックは、各々の受信側端子に用意された容量性反射回路により反射することを特徴とする請求項4記載のクロックジッタ削減装置。
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