TW201826705A - 延遲信號產生裝置和延遲信號產生方法 - Google Patents

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Abstract

一種延遲信號產生裝置，包括數位控制延遲線和控制電路，數位控制延遲線包括粗調延遲電路，用於通過對輸入信號分別應用多個不同的粗調延遲量以產生多個粗調延遲信號，其中，不同的粗調延遲量由第一控制輸入信號設置；以及細調延遲電路，用於通過基於粗調延遲信號執行相位插值以對輸入信號產生具有細調延遲量的細調延遲信號，其中，細調延遲量由第二控制輸入信號設置；控制電路，用於產生第一控制輸入信號和第二控制輸入信號，當根據第二控制輸入信號，多個粗調延遲信號其中之一對細調延遲信號沒有貢獻時，控制電路改變第一控制輸入信號。

Description

延遲信號產生裝置和延遲信號產生方法
本發明涉及對輸入信號施加延遲量以產生延遲信號，特別是涉及一種使用無毛刺的數位控制延遲線的延遲信號產生裝置和延遲信號產生方法。
以實用性的角度考慮，數位控制延遲線（digitally controlled delay line, DCDL）在許多應用中具有重要作用，例如全數位式鎖相環（all-digital phase locked loop, ADPLL），延遲鎖定環（delay-locked loop, DLL），移相器（phase shifter），時鐘發生器（clock generator）等等。然而，毛刺（glitch）是數位電路中出現的不想要的脈衝信號，且已成為數位電路中最常見的設計問題。例如，不想要的毛刺（也可以稱為短時脈衝干擾）可能導致資料損失。對於常規的數位控制延遲線（DCDL），在切換延遲控制代碼（delay control code）時可能出現毛刺。因此，需要一種新型的無毛刺的數位控制延遲線設計。
本發明實施例提供一種延遲信號產生裝置和延遲信號產生方法，以避免毛刺。
本發明一實施例提供一種延遲信號產生裝置，其包括：數位控制延遲線和控制電路，該數位控制延遲線包括：粗調延遲電路，用於通過對輸入信號分別應用複數個不同的粗調延遲量以產生複數個粗調延遲信號，其中，所述不同的粗調延遲量由第一控制輸入信號設置；以及細調延遲電路，用於通過基於所述粗調延遲信號執行相位插值以對所述輸入信號產生具有細調延遲量的細調延遲信號，其中，所述細調延遲量由第二控制輸入信號設置；控制電路，用於向所述粗調延遲電路產生所述第一控制輸入信號，以及向所述細調延遲電路產生所述第二控制輸入信號，其中，當根據所述第二控制輸入信號，所述複數個粗調延遲信號其中之一對所述細調延遲信號沒有貢獻時，所述控制電路改變所述第一控制輸入信號。例如所述控制電路不改變所述第一控制輸入信號，除非根據所述第二控制輸入信號，所述粗調延遲信號其中之一對所述細調延遲信號沒有貢獻。
本發明一實施例提供一種延遲信號產生方法，包括：產生第一控制輸入信號；產生第二控制輸入信號；通過對輸入信號應用複數個不同的粗調延遲量，產生複數個粗調延遲信號，其中，所述不同的粗調延遲量由所述第一控制輸入信號數位控制；以及通過基於所述粗調延遲信號執行相位插值，產生具有細調延遲量的細調延遲信號，其中，所述細調延遲量由所述第二控制輸入信號數位控制；其中，當根據所述第二控制輸入信號，所述粗調延遲信號其中之一對所述細調延遲信號沒有貢獻時，所述第一控制輸入信號被改變。
本申請通過產生第一控制輸入信號和第二控制輸入信號，只有在基於第二控制輸入信號的粗調延遲信號其中之一對細調延遲信號沒有貢獻時，才允許調整第一控制輸入信號，從而避免對該粗調延遲信號進行調整時對細調延遲信號造成的擾動，因此可以保持無毛刺。
在說明書及請求項中，某些術語可被使用來指代特定元件。可被所屬領域具有通常知識者理解的是，製造商可以用不同名稱來指代某元件。本說明書不以名稱不同（而不是功能不同）來區分元件。在以下描述和請求項中，術語“包括”以開放式描述的方式使用，因此不應當被解釋為諸如“由……組成”的封閉式描述的方式。此外，術語“耦接”意指間接或直接的電連接。因此，如果一個裝置耦接到另一裝置，那麼所述連接可以是通過直接的電連接，或經由其它裝置及連接設備的間接電連接。
第1圖是根據本發明一實施例的延遲信號產生裝置100的結構框圖。延遲信號產生裝置100包括無毛刺（glitch free）的數位控制延遲線（digitally controlled delay line, DCDL）101，該數位控制延遲線101具有粗調延遲電路（coarse delay circuit）102和細調延遲電路（fine delay circuit）104，且還包括控制電路106。控制電路106用於管理無毛刺數位控制延遲線101的輸入信號和輸出信號間的最終延遲量（delay amount）。在此實施例中，控制電路106產生第一控制輸入信號CS1至粗調延遲電路102，並產生第二控制輸入信號CS2至細調延遲電路104。
粗調延遲電路102用於通過對輸入信號SIN 分別施加複數個不同的粗調延遲量（coarse delay amounts），例如TCD1 和TCD2 ，以產生複數個粗調延遲信號（coarse delay signal），例如FB1和FB2，其中，不同的粗調延遲量由第一控制輸入信號CS1設置（即數位控制）。在一個示例性設計中，粗調延遲電路102可被設置為具有複數個獨立數位控制延遲線以分別產生粗調延遲信號（例如FB1和FB2）。第2圖根據本發明的一實施例，示出了用於產生複數個粗調延遲信號（例如FB1和FB2）其中之一的獨立數位控制延遲線的示意圖。獨立數位控制延遲線200接收輸入信號IN，且通過對輸入信號IN施加選定的延遲量以產生輸出信號OUT。如第2圖所示，獨立數位控制延遲線200包括複數個延遲單元202_1、202_2、……、202_N。202_1至202_N中的每個延遲單元具有第一輸入節點In1，第二輸入節點In2，第一輸出節點Out1，第二輸出節點Out2。對於首個延遲單元202_1，第一輸入節點In1接收獨立數位控制延遲線200的輸入信號IN，第一輸出節點Out1輸出獨立數位控制延遲線200的輸出信號OUT，第二輸出節點Out2與下一個延遲單元202_2的第一輸入節點In1連接，且第二輸入節點In2與下一個延遲單元202_2的第一輸出節點Out1連接。對於最後一個延遲單元202_N，第一輸入節點In1與前一個延遲單元（圖未示）的第二輸出節點連接，第一輸出節點Out1與前一個延遲單元（圖未示）的第二輸入節點連接，且第二輸入節點In2與第二輸出節點Out2連接。獨立數位控制延遲線200由具有複數個控制比特C1 、CB1 、C2 、CB2 、……CN 和CBN 的第一控制輸入信號CS1控制，其中CBi 是Ci 的相反版本。具體地，延遲單元202_1可由控制比特C1 和CB1 控制，延遲單元202_2可由控制比特C2 和CB2 控制，而延遲單元202_N可由控制比特CN 和CBN 控制。
例如，延遲單元202_i（1≤i≤N）的控制比特Ci 和CBi 決定在第一輸入節點In1接收的輸入信號是否被延遲並傳送至第一輸出節點Out1，或者，第一輸入節點In1接收的輸入信號是否被延遲並傳送至第二輸出節點Out2且第二輸入節點In2接收的另一個輸入信號是否被延遲並傳送到第一輸出節點Out1。第3圖是根據本發明一實施例示出的延遲單元示意圖。202_1至202_N中的每一個延遲單元可通過使用如第3圖所示的延遲單元300實現。延遲單元300包括複數個反及閘302、304、306和308，其中反及閘308是用於平衡載荷的虛擬邏輯門（dummy logic gate）。在一種情況下，C和CB被分別設置為1和0，第一輸入節點In1接收的輸入信號被反及閘304和302延遲，然後傳送到第一輸出節點Out1。如果當前的延遲單元是首個延遲單元202_1，第一輸入節點In1接收的輸入信號被首個延遲單元202_1在內部延遲。如果當前的延遲單元不是首個延遲單元202_1，那麼第一輸入節點In1接收的輸入信號被當前的延遲單元延遲，並被一個或複數個之前的延遲單元延遲。
在另一種情況下，C和CB被分別設置為0和1，第一輸入節點In1接收的輸入信號被反及閘(NAND gate)306延遲，然後傳送到第二輸出節點Out2，且第二輸入節點In2接收的另一個輸入信號被反及閘302延遲，然後傳送到第一輸出節點Out1。如果當前的延遲單元是最後一個延遲單元202_N，第一輸入節點In1接收的輸入信號被延遲單元300的反及閘306和302延遲，接著被一個或複數個之前的延遲單元延遲。如果當前的延遲單元是首個延遲單元202_1，第一輸入節點In1接收的輸入信號被延遲單元300延遲，且還被下一個延遲單元延遲，第二輸入節點In2接收的輸入信號被延遲單元300延遲，且不被之前的延遲單元延遲。如果當前的延遲單元既不是首個延遲單元（例如：202_1）也不是最後一個延遲單元（例如：202_N），那麼第一輸入節點In1接收的輸入信號被當前的延遲單元延遲，然後被一個或複數個接下來的延遲單元延遲，並且第二輸入節點In2接收的輸入信號被當前的延遲單元延遲，然後被一個或複數個之前的延遲單元延遲。
通過恰當地設置第一控制輸入信號CS1，一個獨立數位控制延遲線200可用於產生粗調延遲信號FB1，粗調延遲信號FB1對輸入信號SIN 的粗調延遲量為TCD1 。另一個獨立數位控制延遲線200可用於產生粗調延遲信號FB2，粗調延遲信號FB2對輸入信號SIN 的粗調延遲量為TCD2 。然而，使用複數個獨立數位控制延遲線來向細調延遲電路104產生複數個粗調延遲信號（例如：FB1和FB2）只是粗調延遲電路102的一種可行的實施例。在實際應用中，粗調延遲電路102可以使用不同的電路設計實現。例如，在另一個示例性設計中，粗調延遲電路102可通過合併複數個獨立數位控制延遲線電路以通過使用共用延遲元件（delay element）來產生粗調延遲信號（例如：FB1和FB2）來實現。
第4A圖和第4B圖根據本發明一實施例，示出了具有共用延遲元件的用於產生粗調延遲信號（例如：FB1和FB2）的第一數位控制延遲線的示意圖。第4A圖部分示出了數位控制延遲線400的一個延遲元件組。一個延遲元件組可包括複數個延遲元件410，每個延遲元件410用於對其中穿過的信號施加一單位的粗調延遲。例如，延遲元件410可使用由各自的控制比特選擇性啟動的反及閘來實現，如第3圖中所述。第4B圖部分示出了數位控制延遲線400包括複數個延遲元件組組1至組N。通過恰當地選擇延遲元件，用於對輸入信號SIN 進行延遲的延遲路徑可被建立，以產生粗調延遲信號。從第4A圖和第4B圖可見，用於對輸入信號SIN 進行延遲以產生粗調延遲信號FB1而建立的延遲路徑，以及用於對輸入信號SIN 進行延遲以產生粗調延遲信號FB2而建立的延遲路徑可被允許使用共用的延遲元件。通過這種方式，功率消耗和晶片面積可以極大的減小，且用於產生不同粗調延遲信號的延遲路徑間的失配（mismatch）可被有效地減少。
第5A圖和第5B圖根據本發明一實施例，示出了具有共用延遲元件的用於產生粗調延遲信號（例如：FB1和FB2）的第二數位控制延遲線的示意圖。第5A圖部分示出了數位控制延遲線500的一個延遲元件組。一個延遲元件組可包括複數個延遲元件510，每個延遲元件510用於對經過其中的信號施加一單位的粗調延遲。例如，延遲元件510可使用由各自的控制比特選擇性啟動的反及閘來實現，如第3圖中所述。第5B圖部分示出了數位控制延遲線500包括複數個延遲元件組組1至組N。通過恰當地選擇延遲元件，用於對輸入信號SIN 進行延遲的延遲路徑可被建立，以產生粗調延遲信號。從第5A圖和第5B圖可見，用於對輸入信號SIN 進行延遲以產生粗調延遲信號FB1而建立的延遲路徑，以及用於對輸入信號SIN 進行延遲以產生粗調延遲信號FB2而建立的延遲路徑可被允許使用共用的延遲元件。通過這種方式，功率消耗和晶片面積可以極大的減小，且用於產生不同粗調延遲信號的延遲路徑間的失配可被有效地減少。
應當注意，第4B圖和第5B圖所示的粗調延遲電路結構僅以解釋說明為目的，而不應被認作本發明的限制。在實際應用中，合併複數個獨立數位控制延遲線電路以產生複數個粗調延遲信號（例如：FB1和FB2）的不同的粗調延遲電路也可以被使用。通過對粗調延遲電路102恰當的設計和控制，也可以實現其他附加的效果。例如，用於產生不同粗調延遲信號的延遲路徑間的失配，可通過延遲元件交織（interleaving）被最小化，且/或延遲步階/延遲單位（delay step）可通過一次插值（one-time interpolation）減小。
第6A圖至第6D圖根據本發明一實施例，示出了具有共用延遲元件以產生粗調延遲信號（例如：FB1和FB2）的數位控制延遲線的配置的第一示例。在這個例子中，用於產生粗調延遲信號FB1和FB2的數位控制延遲線具有共用的延遲元件602、604和606。具體地，當共用延遲元件602、604和606中的一個被用於設置粗調延遲量TCD1 時，同一個的共用延遲元件也可被用於設置另一個粗調延遲量TCD2 。因此，功率消耗和晶片面積可通過使用用於產生複數個粗調延遲信號的共用延遲元件而極大地減小。除了共用延遲元件602、604和606以外，用於產生粗調延遲信號FB1和FB2的數位控制延遲線還包括位於共用延遲元件602至606第一側的第一組延遲元件611、612、613、614和615，以及位於共用延遲元件602至606第二側的第二組延遲元件621、622、623、624、625和626，以及第三組延遲元件631、632、633和634。
當第一控制輸入信號CS1具有第一設置時，具有共用延遲元件的數位控制延遲線可用於產生相對輸入信號SIN 具有一個單位的粗調延遲的粗調延遲信號FB1（由延遲元件611提供），且產生相對輸入信號SIN 具有兩個單位的粗調延遲的粗調延遲信號FB2（由延遲元件621和622提供），如第6A圖所示。
當第一控制輸入信號CS1具有第二設置時，具有共用延遲元件的數位控制延遲線可用於產生相對輸入信號SIN 具有三個單位的粗調延遲的粗調延遲信號FB1（由延遲元件602、623和631提供），且產生相對輸入信號SIN 具有四個單位的粗調延遲的粗調延遲信號FB2（由延遲元件602、612、632和622提供），如第6B圖所示。
當第一控制輸入信號CS1具有第三設置時，具有共用延遲元件的數位控制延遲線可用於產生相對輸入信號SIN 具有五個單位的粗調延遲的粗調延遲信號FB1（由延遲元件602、604、625、624和631提供），且產生相對輸入信號SIN 具有六個單位的粗調延遲的粗調延遲信號FB2（由延遲元件602、604、614、613、632和622提供），如第6C圖所示。
當第一控制輸入信號CS1具有第四設置時，具有共用延遲元件的數位控制延遲線可用於產生相對輸入信號SIN 具有七個單位的粗調延遲的粗調延遲信號FB1（由延遲元件602、604、606、615、633、624和631提供），且產生相對輸入信號SIN 具有八個單位的粗調延遲的粗調延遲信號FB2（由延遲元件602、604、606、626、634、613、632和622提供），如第6D圖所示。
假設由位於共用延遲元件602至606第一側的每個延遲元件611至615提供的一個單位的粗調延遲都偏離了期望值。如果粗調延遲信號FB1使用僅從第一組延遲單元611至615中選擇的延遲元件對輸入信號SIN 進行延遲產生， 那麼誤差將被積累，從而導致產生粗調延遲信號FB1的延遲路徑與產生粗調延遲信號FB2的延遲路徑之間的巨大的失配。類似地，假設由位於共用延遲元件602至606第二側的每個延遲元件621至626提供的一個單位的粗調延遲都偏離了期望值。如果粗調延遲信號FB2使用僅從第二組延遲單元621至626中選擇的延遲元件對輸入信號SIN 進行延遲產生， 那麼誤差將被積累，導致產生粗調延遲信號FB1的延遲路徑與產生粗調延遲信號FB2的延遲路徑之間的巨大的失配。
因此，為了最小化路徑失配，本發明推薦使用延遲元件交織技術。如第6A圖所示，從第一組延遲元件611至615中選擇的延遲元件611被用於設置向輸入信號SIN 施加的粗調延遲量TCD1 ，從第二組延遲元件621至626中選擇的延遲元件621和622被用於設置向輸入信號SIN 施加的粗調延遲量TCD2 。然而，如第6B圖所示，從第二組延遲元件621至626中選擇的延遲元件623被用於設置向輸入信號SIN 施加的粗調延遲量TCD1 ，而從第一組延遲元件611至615中選擇的延遲元件612被用於設置向輸入信號SIN 施加的粗調延遲量TCD2 。通過這種方式，產生粗調延遲信號FB2的延遲路徑與產生粗調延遲信號FB1的延遲路徑之間失配可通過延遲元件交織而平均化/最小化。
如第6C圖所示，從第二組延遲元件621至626中選擇的延遲元件624和625被用於設置向輸入信號SIN 施加的粗調延遲量TCD1 ，從第一組延遲元件611至615中選擇的延遲元件613和614被用於設置向輸入信號SIN 施加的粗調延遲量TCD2 。然而，如第6D圖所示，從第一組延遲元件611至615中選擇的延遲元件615被用於設置向輸入信號SIN 施加的粗調延遲量TCD1 ，而從第二組延遲元件621至626中選擇的延遲元件626被用於設置向輸入信號SIN 施加的粗調延遲量TCD2 。類似地，產生粗調延遲信號FB2的延遲路徑與產生粗調延遲信號FB1的延遲路徑之間失配可通過延遲元件交織而平均化/最小化。
需要注意，如第6A圖至第6D圖所示的配置方法僅以解釋說明為目的，而不應被認為是本發明的限制。在實際應用中，第一控制輸入信號CS1可以被適當地調整以使粗調延遲信號FB1具有任意數量單位的粗調延遲，並且使粗調延遲信號FB2具有任意數量單位的粗調延遲。例如，第一控制信號CS1可以被設置為使用M個單位的粗調延遲配置粗調延遲量TCD1 和TCD2 中的一個，且使用M+1個單位的粗調延遲配置粗調延遲量TCD1 和TCD2 中的另一個，其中M可以是第6A圖至第6D圖中的示例性數位控制延遲線設計所支援的任意正數值。
第7A圖至第7D圖根據本發明一實施例，示出了具有共用延遲元件以產生粗調延遲信號（例如：FB1和FB2）的數位控制延遲線的配置的第二示例。在這個例子中，用於產生粗調延遲信號FB1和FB2的數位控制延遲線具有共用的延遲元件702、704、706和708。具體地，當共用延遲元件702、704、706和708中的一個被用於設置粗調延遲量TCD1 時，同一個的共用延遲元件也可被用於設置另一個粗調延遲量TCD2 。因此，功率消耗和晶片面積可通過使用用於產生複數個粗調延遲信號的共用延遲元件而極大地減小。除了共用延遲元件702至708以外，用於產生粗調延遲信號FB1和FB2的數位控制延遲線還包括位於共用延遲元件702至708第一側的第一組延遲元件711、712、713、714、715和716，以及位於共用延遲元件702至708第二側的第二組延遲元件721、722、723、724、725、726和727，以及第三組延遲元件731、732和733。
當第一控制輸入信號CS1具有第一設置時，具有共用延遲元件的數位控制延遲線可用於產生相對輸入信號SIN 具有一個單位的粗調延遲的粗調延遲信號FB1（由延遲元件711提供），且產生相對輸入信號SIN 具有兩個單位的粗調延遲的粗調延遲信號FB2（通過延遲元件721提供的一個單位的粗調延遲和延遲元件702、722和723提供的三個單位的粗調延遲間的一次插值產生，該例子中是在一個單位的粗調延遲和三個單位的粗調延遲之間做內插，得到2個單位的粗調延遲），如第7A圖所示。應當注意，粗調延遲信號FB2是通過結合輸入信號SIN 在不同的延遲路徑通過時得到的複數個延遲信號而產生的，其中一條延遲路徑包括延遲元件721，而另一條延遲路徑包括延遲元件702、722和723。由於信號結合的內在特性，粗調延遲量TCD2 是由位於不同延遲路徑的延遲元件提供的不同延遲量的插值得到的。
當第一控制輸入信號CS1具有第二設置時，具有共用延遲元件的數位控制延遲線可用於產生相對輸入信號SIN 具有三個單位的粗調延遲的粗調延遲信號FB1（由延遲元件702、712和713提供），且產生相對輸入信號SIN 具有四個單位的粗調延遲的粗調延遲信號FB2（通過延遲元件702、722和723提供的三個單位的粗調延遲和延遲元件702、704、714、731和723提供的五個單位的粗調延遲間的一次插值產生，即在三個單位的粗調延遲和五個單位的粗調延遲之間做內插，得到4個單位的粗調延遲），如第7B圖所示。
當第一控制輸入信號CS1具有第三設置時，具有共用延遲元件的數位控制延遲線可用於產生相對輸入信號SIN 具有五個單位的粗調延遲的粗調延遲信號FB1（由延遲元件702、704、724、732和713提供），且產生相對輸入信號SIN 具有六個單位的粗調延遲的粗調延遲信號FB2（通過延遲元件702、704、714、731和723提供的五個單位的粗調延遲和延遲元件702、704、706、715、716、731和723提供的七個單位的粗調延遲間的一次插值產生，即在五個單位的粗調延遲和七個單位的粗調延遲之間做內插，得到6個單位的粗調延遲），如第7C圖所示。
當第一控制輸入信號CS1具有第四設置時，具有共用延遲元件的數位控制延遲線可用於產生相對輸入信號SIN 具有七個單位的粗調延遲的粗調延遲信號FB1（由延遲元件702、704、706、725、726、732和713提供），且產生相對輸入信號SIN 具有八個單位的粗調延遲的粗調延遲信號FB2（通過延遲元件702、704、706、715、716、731和723提供的七個單位的粗調延遲和延遲元件702、704、706、708、727、733、716、731和723提供的九個單位的粗調延遲間的一次插值產生，即在七個單位的粗調延遲和九個單位的粗調延遲之間做內插，得到8個單位的粗調延遲），如第7D圖所示。
與第6A圖至第6D圖所示的例子類似，第7A圖至第7D圖所示的例子使用了前述的延遲元件交織技術以最小化粗調延遲信號FB2的延遲路徑與產生粗調延遲信號FB1的延遲路徑之間的失配。此外，一次插值還被使用以減少延遲步階/延遲單位。
需要注意，如第7A圖至7D所示的配置方法僅以解釋說明為目的，而不應被認為是本發明的限制。在實際應用中，第一控制輸入信號CS1可以被適當地調整以使粗調延遲信號FB1具有任意數量單位的粗調延遲，並且使粗調延遲信號FB2具有任意數量單位的粗調延遲。例如，第一控制信號CS1可以被設置為使用M個單位的粗調延遲配置粗調延遲量TCD1 和TCD2 中的一個，且使用M+1個單位的粗調延遲配置粗調延遲量TCD1 和TCD2 中的另一個，其中M可以是第7A圖至第7D圖中的示例性數位控制延遲線設計所支援的任意正數值。
如上所述，粗調延遲電路102用於產生複數個粗調延遲信號（例如：FB1和FB2），並提供給細調延遲電路104作進一步處理。在本實施例中，細調延遲電路104用於基於粗調延遲信號（例如：FB1和FB2）執行相位插值（phase interpolation），產生細調延遲信號SOUT ，細調延遲信號SOUT 相對輸入信號SIN 具有細調延遲量TFD ，其中細調延遲量TFD 通過第二控制輸入信號CS2設置，且細調延遲信號SOUT 作為無毛刺的數位控制延遲線101輸出的最終延遲信號。
第8圖示出了本發明相位插值器（phase interpolator）一實施例的示意圖。第1圖中的細調延遲電路104可以使用第8圖中的相位插值器800實現。由粗調延遲電路102產生的粗調延遲信號FB1和FB2被控制，以在相應的粗調延遲量TCD1 和TCD2 之間具有延遲差。例如，粗調延遲量TCD1 和TCD2 之間的延遲差可以是一個單位的粗調延遲。相位插值器800接收的第二控制輸入信號CS2決定粗調延遲信號FB1和FB2的權重因數A和B。因此，細調延遲量TFD 可以通過粗調延遲量TCD1 和TCD2 的加權求和得到。例如，，其中A+B=1，且TPI 是恒定的相位插值器的延遲。在本實施例中，第二控制輸入信號CS2控制啟用以驅動粗調延遲信號FB1的緩衝器802的數量，以及控制啟用以驅動粗調延遲信號FB2的緩衝器804的數量，其中被啟用以驅動粗調延遲信號FB1的緩衝器802的數量以及被啟用以驅動粗調延遲信號FB2的緩衝器804的數量之和等於確定的值。因此，被啟用以驅動粗調延遲信號FB1的緩衝器802的數量決定權重因數A，而被啟用以驅動粗調延遲信號FB2的緩衝器804的數量決定權重因數B。例如，相位插值器800具有15個可被選擇性啟用的緩衝器802以驅動粗調延遲信號FB1，以及15個可被選擇性啟用的緩衝器804以驅動粗調延遲信號FB2。而被啟用以驅動粗調延遲信號FB1的緩衝器802的數量以及被啟用以驅動粗調延遲信號FB2的緩衝器804的數量之和等於15。那麼，當被啟用以驅動粗調延遲信號FB1的緩衝器802的數量被設置為X時，則被啟用以驅動粗調延遲信號FB2的緩衝器804的數量被設置為（15-X）。因此，權重因數A的值可被認為等於，權重因數B的值可被認為等於（）。通過對第二控制輸入信號CS2恰當地設置，細調延遲信號SOUT 可通過粗調延遲信號FB1和FB2產生，其中若TCD1 ＜TCD2 則TCD1 ≤TFD - TPI ≤TCD2 ，或者，若TCD2 ＜TCD1 則TCD2 ≤TFD - TPI ≤TCD1 。
如上所述，控制電路106向粗調延遲電路102產生第一控制輸入信號CS1，且向細調延遲電路104產生第二控制輸入信號CS2。為了避免在延遲控制代碼切換時產生毛刺，本發明提出對改變第一控制輸入信號CS1的時間做限制。例如，控制電路106不會改變第一控制輸入信號CS1，除非根據第二控制輸入信號CS2粗調延遲信號（例如FB1和FB2）其中之一對細調延遲信號SOUT 沒有貢獻。在本實施例中，當第一控制輸入信號CS1被允許改變時，控制電路106控制粗調延遲電路102每次只改變不同粗調延遲量（TCD1 和TCD2 ）中的一個。例如，當第二控制輸入信號CS2被設置為控制細調延遲電路104以將不同粗調延遲信號（例如：FB1和FB2）中的特定粗調延遲信號與細調延遲信號SOUT 隔離時，僅該特定的延遲信號被調整以回應第一控制輸入信號CS1的改變，且其餘的不同粗調延遲信號保持不變。由於該特定的延遲信號與細調延遲信號SOUT 隔離，且細調延遲信號SOUT 由其餘的粗調延遲信號決定，調整該特定的延遲信號（即，改變相應的粗調延遲量）對其餘的粗調延遲信號以及細調延遲信號SOUT 沒有影響，因此，不會對其餘的粗調延遲信號以及細調延遲信號SOUT 引入毛刺。為了更好的理解此技術特徵，下文將詳細描述改變第一控制輸入信號CS1的一個例子。
第9圖根據本發明一實施例，展示了將第一控制輸入信號CS1從當前設置改變為下一設置的時間的示意圖。如第9圖所示，當粗調延遲量TCD1 由K個單位的粗調延遲設置而粗調延遲量TCD2 由K+1個單位的粗調延遲設置時，由於對粗調延遲信號FB1和FB2執行了相位插值，細調延遲量TFD 是K個單位的粗調延遲和K+1個單位的粗調延遲的加權求和。例如，當粗調延遲量TCD1 由三個單位的粗調延遲設置而成，而粗調延遲量TCD2 由四個單位的粗調延遲設置而成時，細調延遲信號SOUT (即無毛刺的數位控制延遲線101的最終延遲信號)包含的細調延遲量TFD 是三個單位的粗調延遲和四個單位的粗調延遲的加權求和。
當第二控制輸入信號CS2控制細調延遲量TFD ，使其總體上由粗調延遲量TCD2 決定時（即，粗調延遲信號FB1此時對細調延遲信號SOUT 沒有貢獻），第一控制輸入信號CS1允許被調整以增加或降低粗調延遲量TCD1 。在一種情況下，第一控制輸入信號CS1被控制電路106改變之前，粗調延遲量TCD1 比粗調延遲量TCD2 大，且兩者差值為第一延遲差值，而在第一控制輸入信號CS1被控制電路106改變之後，粗調延遲量TCD1 可以被調整為比粗調延遲量TCD2 小，且兩者差值為第二延遲差值。例如，第一延遲差值和第二延遲差值都可以等於一個單位的粗調延遲。在另一種情況下，第一控制輸入信號CS1被控制電路106改變之前，粗調延遲量TCD1 比粗調延遲量TCD2 小第一延遲差值，而在第一控制輸入信號CS1被控制電路106改變之後，粗調延遲量TCD1 可以被調整為比粗調延遲量TCD2 大第二延遲差值。例如，第一延遲差值和第二延遲差值都可以等於一個單位的粗調延遲。
例如，粗調延遲量TCD1 由三個單位的粗調延遲設置而成，而粗調延遲量TCD2 由四個單位的粗調延遲設置而成，且用於設置細調延遲信號SOUT 的目標延遲量大於四個單位的粗調延遲。因此，控制電路106調整第二控制輸入信號CS2以減小粗調延遲信號FB1的權重。當第二控制輸入信號CS2控制細調延遲量TFD 使其總體上由粗調延遲量TCD2 決定時（即粗調延遲信號FB1此時對細調延遲信號SOUT 沒有貢獻），控制電路106調整第一控制輸入信號CS1以增加粗調延遲量TCD1 （該粗調延遲量TCD1 此時對細調延遲量TFD 沒有影響）而不改變粗調延遲量TCD2 （該粗調延遲量TCD2 此時可決定細調延遲量TFD ）。根據對第一控制輸入信號CS1所做的調整，粗調延遲量TCD2 保持在四個單位的粗調延遲，而粗調延遲量TCD1 由三個單位的粗調延遲變為五個單位的粗調延遲。
當第二控制輸入信號CS2控制細調延遲量TFD ，使其總體上由粗調延遲量TCD1 決定時（即，粗調延遲信號FB2此時對細調延遲信號SOUT 沒有貢獻），第一控制輸入信號CS1允許被調整以增加或降低粗調延遲量TCD2 。在一種情況下，第一控制輸入信號CS1被控制電路106改變之前，粗調延遲量TCD2 比粗調延遲量TCD1 大第一延遲差值，而在第一控制輸入信號CS1被控制電路106改變之後，粗調延遲量TCD2 可以被調整為比粗調延遲量TCD1 小第二延遲差值。例如，第一延遲差值和第二延遲差值都可以等於一個單位的粗調延遲。在另一種情況下，第一控制輸入信號CS1被控制電路106改變之前，粗調延遲量TCD2 比粗調延遲量TCD1 小第一延遲差值，而在第一控制輸入信號CS1被控制電路106改變之後，粗調延遲量TCD2 可以被調整為比粗調延遲量TCD1 大第二延遲差值。例如，第一延遲差值和第二延遲差值都可以等於一個單位的粗調延遲。
例如，粗調延遲量TCD1 被設置為三個單位的粗調延遲，而粗調延遲量TCD2 被設置為四個單位的粗調延遲，且用於設置細調延遲信號SOUT 的目標延遲量小於三個單位的粗調延遲。因此，控制電路106調整第二控制輸入信號CS2以減小粗調延遲信號FB2的權重。當第二控制輸入信號CS2控制細調延遲量TFD 使其總體上由粗調延遲量TCD1 決定時（即粗調延遲信號FB2此時對細調延遲信號SOUT 沒有貢獻），控制電路106調整第一控制輸入信號CS1以減小粗調延遲量TCD2 （該粗調延遲量TCD2 此時對細調延遲量TFD 沒有影響）而不改變粗調延遲量TCD1 （該粗調延遲量TCD1 此時可完全決定細調延遲量TFD ）。根據對第一控制輸入信號CS1所做的調整，粗調延遲量TCD1 保持在三個單位的粗調延遲，而粗調延遲量TCD1 由四個單位的粗調延遲變為兩個單位的粗調延遲。
第10A圖至第10E圖根據本發明一實施例示出了細調延遲電路104（例如：相位插值器800）在第一控制輸入信號CS1調整時的工作狀態示意圖。假設第一控制輸入信號CS1的初始設置為使粗調延遲量TCD1 被設置為一個單位的粗調延遲（記為“1”），且使粗調延遲量TCD2 被設置為兩個單位的粗調延遲（記為“2”），如第10A圖所示，在此實施例中，用於設置細調延遲信號SOUT 的目標延遲量在五個單位粗調延遲量和六個單位粗調延遲量之間。因此，第一控制輸入信號CS1和第二控制輸入信號CS2應被控制電路106改變以使細調延遲量TFD 單調的增加從而接近目標延遲量。由於目標延遲量大於粗調延遲量TCD2 （TCD2 =2，且TCD2 ＞TCD1 ），控制電路106調整第二控制輸入信號CS2以減少粗調延遲信號FB1的權重。第二控制輸入信號CS2控制複數個緩衝器802以及複數個緩衝器804使得複數個緩衝器802逐個被停用並且複數個緩衝器804逐個被啟用，此時細調延遲量TFD 單調的從TCD1 變化到TCD2 ，例如採用第9圖中0-15個步階單調的從TCD1 變化到TCD2 ，其中第9圖中0-15個步階是對粗調延遲量TCD1 和粗調延遲量TCD2 執行相位插值得到的。當第二控制輸入信號CS2使得細調延遲量TFD 總體上由粗調延遲量TCD2 決定時（即，所有的緩衝器804被啟用而所有的緩衝器802被停用），控制電路106調整第一控制輸入信號CS1以將粗調延遲量TCD1 從一個單位的粗調延遲增加為三個單位的粗調延遲，如圖10B所示。由於此時所有緩衝器802均被停用，改變施加到輸入信號SIN 上的粗調延遲量TCD1 可調整粗調延遲信號FB1而不向對細調延遲信號SOUT 具有完全決定作用的粗調延遲信號FB2引入毛刺。通過這種方式，可得到無毛刺的細調延遲信號SOUT 。
由於目標延遲量仍大於粗調延遲量TCD1 （TCD1 =3，且TCD1 ＞TCD2 ），控制電路106調整第二控制輸入信號CS2以減少粗調延遲信號FB2的權重。第二控制輸入信號CS2控制複數個緩衝器802以及複數個緩衝器804使得複數個緩衝器804逐個被停用並且複數個緩衝器802逐個被啟用，此時細調延遲量TFD 單調的從TCD2 變化到TCD1 ，例如採用第9圖中15-0個步階單調的從TCD2 變化到TCD1 ，其中第9圖中15-0個步階是對粗調延遲量TCD1 和粗調延遲量TCD2 執行相位插值得到的。當第二控制信號CS2使得細調延遲量TFD 總體上由粗調延遲量TCD1 決定時（即，所有的緩衝器802被啟用而所有的緩衝器804被停用），控制電路106調整第一控制輸入信號CS1以將粗調延遲量TCD2 從兩個單位的粗調延遲增加為四個單位的粗調延遲，如第10C圖所示。由於此時所有緩衝器804均被停用，改變施加到輸入信號SIN 上的粗調延遲量TCD2 可調整粗調延遲信號FB2而不向對細調延遲信號SOUT 具有完全決定作用的粗調延遲信號FB1引入毛刺。通過這種方式，可得到無毛刺的細調延遲信號SOUT 。
由於目標延遲量仍大於粗調延遲量TCD2 （TCD2 =4，且TCD2 ＞TCD1 ），控制電路106調整第二控制輸入信號CS2以減少粗調延遲信號FB1的權重。當第二控制信號CS2使得細調延遲量TFD 總體上由粗調延遲量TCD2 決定時（即，所有的緩衝器804被啟用而所有的緩衝器802被停用），控制電路106調整第一控制輸入信號CS1以將粗調延遲量TCD1 從三個單位的粗調延遲增加為五個單位的粗調延遲，如第10D圖所示。由於此時所有緩衝器802均被停用，改變施加到輸入信號SIN 上的粗調延遲量TCD1 可調整粗調延遲信號FB1而不向對細調延遲信號SOUT 具有決定作用的粗調延遲信號FB2引入毛刺。通過這種方式，可得到無毛刺的細調延遲信號SOUT 。
由於目標延遲量仍大於粗調延遲量TCD1 （TCD1 =5，且TCD1 ＞TCD2 ），控制電路106調整第二控制輸入信號CS2以減少粗調延遲信號FB2的權重。當第二控制信號CS2使得細調延遲量TFD 總體上由粗調延遲量TCD1 決定時（即，所有的緩衝器802被啟用而所有的緩衝器804被停用），控制電路106調整第一控制輸入信號CS1以將粗調延遲量TCD2 從四個單位的粗調延遲增加為六個單位的粗調延遲，如第10E圖所示。由於此時所有緩衝器804均被停用，改變施加到輸入信號SIN 上的粗調延遲量TCD2 可調整粗調延遲信號FB2而不向對細調延遲信號SOUT 具有決定作用的粗調延遲信號FB1引入毛刺。通過這種方式，可保持無毛刺的細調延遲信號SOUT 。
由於用於設置細調延遲信號SOUT 的目標延遲量在五個單位的粗調延遲和六個單位的粗調延遲之間，第二控制輸入信號CS2可被恰當地設置以使細調延遲量TFD 等於目標延遲量，那麼，就可以通過相位插值器800對粗調延遲信號FB1（相對輸入信號SIN 具有五個單位的粗調延遲）和粗調延遲信號FB2（相對輸入信號SIN 具有六個單位的粗調延遲）執行相位插值而提供對於輸入信號SIN 具有目標延遲量TFD 的細調延遲信號SOUT 。
上述使用無毛刺的數位控制延遲線的延遲信號產生結構可被實現于多種實際應用中，例如延遲鎖定環（delay-locked loop, DLL）、移相器（phase shifter）等等。第11圖根據本發明一實施例示出了使用上述無毛刺的數位控制延遲線的延遲鎖定環的應用場景。延遲鎖定環1100可以是多相時鐘產生器（multi-phase clock generator），用以產生複數個具有相同頻率但相位不同的輸出時鐘信號。在這個例子中，延遲鎖定環1100包括控制電路1102、複數個無毛刺的數位控制延遲線1104_1、1104_2、1104_3和1104_4以及相位檢測器（phase detector, PD）1104。控制電路1102包括DLL有限狀態機（DLL finite state machine）1112和延遲線解碼器（decoder）1114。相位檢測器1104執行多相檢測（multi-phase detection）以產生相位誤差檢測結果PD_ERR至DLL有限狀態機1112。此外，相位檢測器1104包括分頻器（frequency divider）1105，例如四分頻電路（divide-by-4 circuit），用於根據相位檢測器1104的輸入時鐘信號產生分頻時鐘信號CKDIV4，其中分頻時鐘信號CKDIV4可用作DLL有限狀態機1112和延遲線解碼器1114的工作時鐘信號。DLL有限狀態機1112可參考相位誤差檢測結果PD_ERR來決定二進位碼。延遲線解碼器1114對該二進位碼進行解碼，以產生相應的控制輸入信號CS1和CS2至每個無毛刺的數位控制延遲線的粗調延遲電路（記為“CDL”）和細調延遲電路（記為“FDL”）。通過這種方式，具有不同相位的輸出時鐘信號可以通過對輸入時鐘信號CKIN在無毛刺的數位控制延遲線1104_1至1104_4中進行延遲而產生。
第12圖根據本發明一實施例示出了使用上述無毛刺的數位控制延遲線的記憶體介面（memory interface）的應用場景。記憶體介面1200可以是雙倍數據速率（double data rate，DDR）記憶體介面。在此實施例中，記憶體介面1200包括主數位控制延遲線1202和至少一個從數位控制延遲線1204，均使用上述無毛刺的數位控制延遲線來實現。參考時鐘信號CK_0被提供給主數位控制延遲線1202，從而延遲時鐘信號從主數位控制延遲線1202的粗調電路（記為“CDL”）和細調延遲電路（記為“FDL”）產生。主數位控制延遲線1202產生的延遲時鐘信號通過時鐘信號路徑1206輸送至相位檢測器（PD）1208，該時鐘信號路徑1206是資料選通（data strobe，DQS）時鐘樹綜合（clock tree synthesis，CTS）設計的副本。相位檢測器1208檢測參考時鐘信號CK_90和來自時鐘信號路徑1206的延遲時鐘信號之間的相位誤差，且輸出相位誤差檢測結果至延遲鎖定環有限狀態機（DLL FSM）1210，延遲鎖定環有限狀態機1210是主數位控制延遲線1202和從數位控制延遲線1204的控制電路。參考時鐘信號CK_0和CK_90具有相同的頻率和不同的相位。具體地，參考時鐘信號CK_0和CK_90具有90度的相位差。延遲鎖定環有限狀態機1210根據相位誤差檢測結果調整主數位控制延遲線1202的控制設置。主數位控制延遲線1202的延遲量通過延遲鎖定環有限狀態機1210被相應地控制以使延遲時鐘信號在經過時鐘信號路徑1206後對準參考時鐘信號CK_90。應用於主數位控制延遲線1202的控制設置同樣被提供給從數位控制延遲線1204。資料選通信號（DQS signal）被提供給從數位控制延遲線1204，且由從數位控制延遲線1204產生的延遲信號通過具有資料選通時鐘樹綜合（DQS CTS）的時鐘信號路徑1212被傳輸至觸發器（flip flop，FF）1214時鐘信號輸入埠。由於被主數位控制延遲線1202校準過的相同的延遲量被從數位控制延遲線1204應用於資料選通信號，提供至觸發器1214資料輸入埠的資料信號（data signal）(以DQ表示)就可以在準確的時間點被採樣。
所屬領域的技術人員可以很容易理解，在保持本發明基本原則的基礎上，可以實現相關設備和方法的多種修改和變型。相應地，上述申請內容應被認為只由所附的請求項的範圍來決定。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100‧‧‧延遲信號產生裝置
101‧‧‧數位控制延遲線
102‧‧‧粗調延遲電路
104‧‧‧細調延遲電路
200‧‧‧數位控制延遲線
202_1、202_2、……、202_N‧‧‧延遲單元
300‧‧‧延遲單元
302、304、306、308‧‧‧反及閘
400、500‧‧‧數位控制延遲線
410、510、611、612、613、614、615、621、622、623、624、625、626、631、632、633、634、702、704、706、708、711、712、713、714、715、716、721、722、723、724、725、726、727、731、732、733‧‧‧延遲元件
800‧‧‧相位插值器
802、804‧‧‧緩衝器
1100‧‧‧延遲鎖定環
1102‧‧‧控制電路
1112‧‧‧DLL有限狀態機
1114‧‧‧延遲線解碼器
1104_1、1104_2、1104_3、1104_4‧‧‧數位控制延遲線
1104‧‧‧相位檢測器
1105‧‧‧分頻器
1200‧‧‧記憶體介面
1202‧‧‧主數位控制延遲線
1204‧‧‧從數位控制延遲線
1206‧‧‧時鐘信號路徑
1208‧‧‧相位檢測器
1210‧‧‧延遲鎖定環有限狀態機
1212‧‧‧時鐘信號路徑
1214‧‧‧觸發器
TCD1、TCD2‧‧‧粗調延遲量
FB1、FB2‧‧‧粗調延遲信號
第1圖是根據本發明一實施例的延遲信號產生裝置的結構框圖。 第2圖是根據本發明一實施例的用於產生複數個粗調延遲信號其中之一的獨立數位控制延遲線的示意圖。 第3圖是根據本發明一實施例的延遲單元的示意圖。 第4A圖和第4B圖是根據本發明一實施例的具有共用延遲元件的用於產生粗調延遲信號的第一數位控制延遲線的示意圖。 第5A圖和第5B圖是根據本發明一實施例的具有共用延遲元件的用於產生粗調延遲信號的第二數位控制延遲線的示意圖。 第6A圖至第6D圖根據本發明一實施例，示出了具有用於產生粗調延遲信號的共用延遲元件的數位控制延遲線的第一配置示例的示意圖。 第7A圖至第7D圖根據本發明一實施例，示出了具有用於產生粗調延遲信號的共用延遲元件的數位控制延遲線的第二配置示例的示意圖。 第8圖是根據本發明一實施例的相位插值器的示意圖。 第9圖根據本發明一實施例，示出了將第一控制輸入從當前設置切換到下一設置的時間。 第10A圖至第10E圖根據本發明一實施例，示出了在第一控制輸入信號被調整時細調延遲電路（例如：相位插值器）工作狀態的示意圖。 第11圖根據本發明一實施例，示出了使用無毛刺的數位控制延遲線的延遲鎖定環的應用示意圖。 第12圖根據本發明一實施例，示出了使用無毛刺的數位控制延遲線的記憶體介面的應用示意圖。

Claims (13)

  1. 一種延遲信號產生裝置，包括： 數位控制延遲線，包括： 粗調延遲電路，用於通過對輸入信號分別應用複數個不同的粗調延遲量以產生複數個粗調延遲信號，其中，所述不同的粗調延遲量由第一控制輸入信號設置；以及 細調延遲電路，用於通過基於所述複數個粗調延遲信號執行相位插值以對所述輸入信號產生具有細調延遲量的細調延遲信號，其中，所述細調延遲量由第二控制輸入信號設置；以及 控制電路，用於向所述粗調延遲電路產生所述第一控制輸入信號，以及向所述細調延遲電路產生所述第二控制輸入信號，其中，當根據所述第二控制輸入信號，所述複數個粗調延遲信號其中之一對所述細調延遲信號沒有貢獻時，所述控制電路改變所述第一控制輸入信號。
  2. 如申請專利範圍第1項所述的延遲信號產生裝置，其中，所述控制電路控制所述粗調延遲電路每次只改變所述不同的粗調延遲量其中之一。
  3. 如申請專利範圍第1項所述的延遲信號產生裝置，其中，當所述控制電路改變所述第一控制輸入信號時，所述複數個粗調延遲信號中對所述細調延遲信號沒有貢獻的粗調延遲信號被調整以回應所述第一控制輸入信號的改變； 和/或，當所述控制電路改變所述第一控制輸入信號時，除對所述細調延遲信號沒有貢獻的粗調延遲信號以外的粗調延遲信號保持不變。
  4. 如申請專利範圍第1項所述的延遲信號產生裝置，所述不同的粗調延遲量包括第一粗調延遲量和第二粗調延遲量；在所述第一控制輸入信號被所述控制電路改變之前，所述第一粗調延遲量比所述第二粗調延遲量大第一延遲差值；而在所述第一控制輸入信號被所述控制電路改變之後，所述第二粗調延遲量比所述第一粗調延遲量大第二延遲差值。
  5. 如申請專利範圍第1項所述的延遲信號產生裝置，所述不同的粗調延遲量包括第一粗調延遲量和第二粗調延遲量；所述粗調延遲電路包括複數個延遲元件；所述第一粗調延遲量由從所述複數個延遲元件中選擇的至少一個第一延遲元件設置；所述第二粗調延遲量由從所述複數個延遲元件中選擇的複數個第二延遲元件設置；且所述至少一個第一延遲元件和所述複數個第二延遲元件具有至少一個共用延遲元件。
  6. 如申請專利範圍第1項所述的延遲信號產生裝置，所述不同的粗調延遲量包括第一粗調延遲量和第二粗調延遲量；所述粗調延遲電路包括共用延遲元件、位於所述共用延遲元件第一側的第一組延遲元件以及位於所述共用延遲元件第二側的第二組延遲元件；當所述第一控制輸入信號具有第一設置時，從所述第一組延遲元件中選擇的至少一個延遲元件被用於設置所述第一粗調延遲量，從所述第二組延遲元件中選擇的至少一個延遲元件被用於設置所述第二粗調延遲量；以及，當所述第一控制輸入信號具有第二設置時，從所述第二組延遲元件中選擇的至少一個延遲元件被用於設置所述第一粗調延遲量，從所述第一組延遲元件中選擇的至少一個延遲元件被用於設置所述第二粗調延遲量。
  7. 如申請專利範圍第1項所述的延遲信號產生裝置，所述粗調延遲電路包括複數個延遲元件，所述不同的粗調延遲量包括由不同延遲路徑提供的不同延遲量的插值得到的至少一個粗調延遲量，其中，不同延遲路徑包括從所述複數個延遲元件中選擇的延遲元件。
  8. 如申請專利範圍第3項所述的延遲信號產生裝置，所述不同的粗調延遲量包括第一粗調延遲量和第二粗調延遲量，所述第一粗調延遲量是K個單位的粗調延遲，所述第二粗調延遲量是K+1個單位的粗調延遲，所述細調延遲電路在所述第一粗調延遲量和所述第二延遲量之間做插值，以對所述第一粗調延遲量和所述第二延遲量做加權求和，以得到具有細調延遲量的細調延遲信號。
  9. 一種延遲信號產生方法，包括： 產生第一控制輸入信號； 產生第二控制輸入信號； 通過對輸入信號應用複數個不同的粗調延遲量，產生複數個粗調延遲信號，其中，所述不同的粗調延遲量由所述第一控制輸入信號數位控制；以及 通過基於所述複數個粗調延遲信號執行相位插值，產生具有細調延遲量的細調延遲信號，其中，所述細調延遲量由所述第二控制輸入信號數位控制； 其中，當根據所述第二控制輸入信號，所述粗調延遲信號其中之一對所述細調延遲信號沒有貢獻時，所述第一控制輸入信號被改變。
  10. 如申請專利範圍第9項所述的延遲信號產生方法，所述產生第一控制輸入信號包括： 調整所述第一控制輸入信號，使得每次只調整所述不同的粗調延遲量其中之一。
  11. 如申請專利範圍第9項所述的延遲信號產生方法，當所述第一控制輸入信號被改變時，所述粗調延遲信號的所述其中之一被調整，以回應所述第一控制輸入信號的改變； 和/或，當所述第一控制輸入信號被改變時，除了所述粗調延遲信號的所述其中之一外的所有所述粗調延遲信號保持不變。
  12. 如申請專利範圍第9項所述的延遲信號產生方法，所述不同的粗調延遲量包括第一粗調延遲量和第二粗調延遲量；所述粗調延遲電路包括複數個延遲元件；所述第一粗調延遲量由從所述延遲元件中選擇的至少一個第一延遲元件設置；所述第二粗調延遲量由從所述延遲元件中選擇的複數個第二延遲元件設置；且所述至少一個第一延遲元件和所述第二延遲元件具有至少一個共用延遲元件。
  13. 如申請專利範圍第9項所述的延遲信號產生方法，所述不同的粗調延遲量包括第一粗調延遲量和第二粗調延遲量；所述粗調延遲電路包括共用延遲元件、位於所述共用延遲元件第一側的第一組延遲元件以及位於所述共用延遲元件第二側的第二組延遲元件；當所述第一控制輸入信號具有第一設置時，從所述第一組延遲元件中選擇的至少一個延遲元件被用於設置所述第一粗調延遲量，從所述第二組延遲元件中選擇的至少一個延遲元件被用於設置所述第二粗調延遲量；以及，當所述第一控制輸入信號具有第二設置時，從所述第二組延遲元件中選擇的至少一個延遲元件被用於設置所述第一粗調延遲量，從所述第一組延遲元件中選擇的至少一個延遲元件被用於設置所述第二粗調延遲量。
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