TW202247606A - 延遲插值器 - Google Patents

Abstract

一種延遲插值器包括：上拉設備，其中上拉設備中的每個上拉設備被耦接在電源軌與節點之間；以及下拉設備，其中下拉設備中的每個下拉設備被耦接在節點與地之間。延遲插值器還包括被耦接到上拉設備的第一控制電路，其中第一控制電路具有被配置為接收第一信號的第一輸入、被配置為接收相對於第一信號延遲的第二信號的第二輸入、以及被配置為接收第一延遲碼的控制輸入。並且延遲插值器還包括被耦接到下拉設備的第二控制電路，其中第二控制電路具有被配置為接收第一信號的第一輸入、被配置為接收第二信號的第二輸入、以及被配置為接收第二延遲碼的控制輸入。

Description

延遲插值器

本申請主張於2021年10月21日在美國專利商標局提交的非臨時連續申請序號17/506,902和於2021年4月26日在美國專利商標局提交的非臨時連續申請序號17/240,926的優先權和權益。

本公開內容的各方面總體上涉及延遲電路，並且更具體地涉及延遲插值器。

延遲電路可以用於將信號延遲可調節（即，可調諧）延遲。例如，可調節延遲可以用於透過將信號延遲對應量來調節信號相對於另一信號的時序。例如，延遲電路可以用在記憶體介面中以將用於在資料信號的轉換之間進行資料擷取的時鐘信號的邊緣放於中間。

以下呈現一個或多個實現的簡化總結以便提供對這樣的實現的基本理解。該總結不是對所有預期實現的廣泛概述，並且既不旨在確定所有實現的關鍵或基本元素，也不旨在界定任何或所有實現的範圍。其唯一目的是以簡化形式呈現一個或多個實現的一些概念，作為稍後呈現的更詳細描述的前奏。

第一方面涉及一種延遲插值器。延遲插值器包括：上拉設備，其中上拉設備中的每個上拉設備被耦接在電源軌與節點之間；以及下拉設備，其中下拉設備中的每個下拉設備被耦接在節點與地之間。延遲插值器還包括被耦接到上拉設備的第一控制電路，其中第一控制電路具有被配置為接收第一信號的第一輸入、被配置為接收相對於第一信號延遲的第二信號的第二輸入和被配置為接收第一延遲碼的控制輸入。延遲插值器還包括被耦接到下拉設備的第二控制電路，其中第二控制電路具有被配置為接收第一信號的第一輸入、被配置為接收第二信號的第二輸入和被配置為接收第二延遲碼的控制輸入。

第二方面涉及一種操作延遲插值器的方法。延遲插值器包括被耦接在電源軌與節點之間的上拉設備和被耦接在節點與地之間的下拉設備。該方法包括：接收第一信號，接收相對於第一信號延遲的第二信號，基於第一延遲碼將第一信號輸入到可程式設計數目的上拉設備，將第二信號輸入到上拉設備中的其餘上拉設備。基於第二延遲碼將第一信號輸入到可程式設計數目的下拉設備，並且將第二信號輸入到下拉設備中的其餘下拉設備。

第三方面涉及一種系統。該系統包括延遲電路，該延遲電路具有輸入、第一輸出和第二輸出。該系統還包括延遲插值器。延遲插值器包括：上拉設備，其中上拉設備中的每個上拉設備被耦接在電源軌與節點之間；以及下拉設備，其中下拉設備中的每個下拉設備被耦接在節點與地之間。延遲插值器還包括被耦接到上拉設備的第一控制電路，其中第一控制電路具有被耦接到延遲電路的第一輸出的第一輸入、被耦接到延遲電路的第二輸出的第二輸入和被配置為接收第一延遲碼的控制輸入。延遲插值器還包括被耦接到下拉設備的第二控制電路，其中第二控制電路具有被耦接到延遲電路的第一輸出的第一輸入、被耦接到延遲電路的第二輸出的第二輸入和被配置為接收第二延遲碼的控制輸入。

下面結合圖式闡述的詳細描述旨在作為對各種配置的描述，而不旨在表示可以實踐本文中描述的概念的唯一配置。詳細描述包括特定細節，目的是提供對各種概念的透徹理解。然而，對於本領域技術人員來說很清楚的是，可以在沒有這些具體細節的情況下實踐這些概念。在某些情況下，眾所周知的結構和元件以方塊圖形式示出，以避免混淆這樣的概念。

圖1示出根據本公開內容的某些方面的延遲電路110的示例。延遲電路110被配置為在輸入112處接收信號，將信號延遲可調節（即，可調諧）延遲，並且在輸出114處輸出延遲信號。信號可以是時鐘信號、資料信號、或其他類型的信號。在該示例中，延遲電路110的延遲由延遲控制電路150設置，如下面進一步討論的。

延遲電路110包括粗略延遲電路120和精細延遲電路130。粗略延遲電路120具有輸出124和被耦接到延遲電路110的輸入112的輸入122。精細延遲電路130具有被耦接到粗略延遲電路120的輸出124的輸入132和被耦接到延遲電路110的輸出114的輸出134。在該示例中，延遲電路110的延遲近似等於粗略延遲電路120的延遲和精細延遲電路130的延遲之和。

粗略延遲電路120被配置為提供延遲電路110的延遲的粗略調節，並且精細延遲電路130被配置為提供延遲電路110的延遲的精細調節。更具體地，粗略延遲電路120允許延遲控制電路150以粗略延遲步長調節延遲電路110的延遲，並且精細延遲電路130允許延遲控制電路150在粗略延遲步長之間以精細延遲步長調節延遲電路110的延遲。在該示例中，一個精細延遲步長可以由下式給出：

（1）

在某些方面，粗略延遲電路120包括多個延遲設備，其中延遲設備中的一個或多個可以在延遲控制電路150的控制下（例如，使用開關、邏輯閘和/或一個或多個多工器）被選擇性地放置在粗略延遲電路120的延遲路徑中。延遲路徑被耦接在粗略延遲電路120的輸入122與輸出124之間。在這些方面，延遲控制電路150透過控制延遲路徑中的延遲設備的數目來調節粗略延遲電路120的延遲。延遲路徑中的延遲設備的數目越多，延遲時間越長。在該示例中，延遲設備中的每個可以具有近似等於一個粗略延遲步長的延遲。延遲設備中的每個也可以稱為延遲級、延遲單元或其他用語。

圖2示出根據本公開內容的某些方面的粗略延遲電路120的示例性實現。在該示例中，粗略延遲電路120包括以長號配置佈置的多個延遲設備210-1至210-N。延遲設備210-1至210-N中的每個具有相應第一輸入212-1至212-N（標記為“f _in”）、相應第一輸出214-1至214-N（標記為“f _out”）、相應第二輸入216-1至216-N（標記為“r _in”）和相應第二輸出218-1至218-N（標記為“r _out”）。

在該示例中，延遲設備210-1至210-N使用延遲設備210-1至210-N的第一輸入212-1至212-N和第一輸出214-1至214-N沿著正向路徑230被耦接。被延遲的信號在粗略延遲電路120的輸入122處被接收並且在方向240（即，圖2中從左到右）上沿著正向路徑230傳播。在該示例中，延遲設備210-1的第一輸入212-1被耦接到粗略延遲電路120的輸入122。延遲設備210-1至210-（N-1）中的每個的第一輸出214-1至214-（N-1）在正向方向240上被耦接到下一延遲設備210-2至210-N的第一輸入212-2至212-N，如圖2所示。在該示例中，延遲設備210-N的第一輸出214-N可以被耦接到延遲設備210-N的第二輸入216-N。

延遲設備210-1至210-N還使用延遲設備210-1至210-N的第二輸入216-1至216-N和第二輸出218-1至218-N沿著返回路徑235被耦接。被延遲的信號在方向245（即，圖2中從右到左）上沿著返回路徑235傳播，並且在粗略延遲電路120的輸出124處輸出。在該示例中，延遲設備210-2至210-N中的每個的第二輸出218-2至218-N在返回方向245上被耦接到下一延遲設備210-1至210-（N-1）的第二輸入216-1至216-（N-1），如圖2所示。延遲設備210-1的第二輸出218-1被耦接到粗略延遲電路120的輸出124。

在該示例中，延遲設備210-1至210-N中的每個可以由延遲控制電路150選擇性地啟用或停用。當被啟用時，延遲設備可以由延遲控制電路150配置為以第一模式或第二模式操作。在第一模式下，延遲設備將被延遲的信號從相應第一輸入212-1至212-N沿正向方向240傳遞到相應第一輸出214-1至214-N，並且將被延遲的信號從相應第二輸入216-1至216-N沿返回方向245傳遞到相應第二輸出218-1至218-N。在第二模式下，延遲設備將被延遲的信號從相應第一輸入212-1至212-N傳遞到相應第二輸出218-1至218-N。因此，在第二模式下，延遲設備將信號從正向路徑230路由到返回路徑235。在這種情況下，信號不會透過在正向方向240上位於以第二模式操作的延遲設備之後的延遲設備傳播（即，圖2中位於以第二模式操作的延遲設備右側的延遲設備）。

在該示例中，延遲控制電路150透過控制延遲設備210-1至210-N中用於將信號從正向路徑230路由到返回路徑235的一個（即，控制延遲設備210-1至210-N中以第二模式操作的一個）來控制粗略延遲電路120的延遲。在該示例中，延遲控制電路150透過選擇在正向路徑230下方更遠的延遲設備將信號從正向路徑230路由到返回路徑235來增加粗略延遲電路120的延遲。這透過使信號傳播透過延遲設備210-1至210-N中的更多數目的延遲設備而增加粗略延遲電路120的延遲。在該示例中，延遲控制電路150以第二模式操作用於將信號從正向路徑230路由到返回路徑235的延遲設備，並且以第一模式操作在前的延遲設備（即，圖2中位於以第二模式操作的延遲設備左側的延遲設備）。在該示例中，一個粗略延遲步長可以等於在正向方向240上透過一個延遲設備的延遲和在返回方向245上透過一個延遲設備的延遲之和。

應注意的是，延遲控制電路150與延遲設備210-1至210-N之間的個體連接在圖2中未明確示出。

圖3示出根據某些方面的可以以長號配置使用的延遲設備310的示例性實現。延遲設備310可以用於實現圖2所示的延遲設備210-1至210-N中的每個（例如，延遲設備210-1至210-N中的每個可以是圖3中的延遲設備310的單獨實例）。在該示例中，延遲設備310具有第一輸入312、第一輸出314、第二輸入316和第二輸出318。延遲設備310包括第一延遲緩衝器320、第二延遲緩衝器330和第三延遲緩衝器340。第一延遲緩衝器320具有被耦接到第一輸入312的輸入322和被耦接到第一輸出314的輸出324。第二延遲緩衝器330具有被耦接到第二輸入316的輸入332和被耦接到第二輸出318的輸出334。第三延遲緩衝器340具有被耦接到第一延遲緩衝器320的輸出324的輸入342和被耦接到第二延遲緩衝器330的輸入332的輸出344。

在該示例中，延遲控制電路150經由控制線350選擇性地啟用或停用第一延遲緩衝器320和第二延遲緩衝器330，並且經由控制線355選擇性地啟用或停用第三延遲緩衝器340。在該示例中，延遲緩衝器320、330和340中的每個可以被配置為在被延遲控制電路150啟用時將信號延遲相應延遲，並且在被延遲控制電路150停用時阻止信號。延遲緩衝器320、330和340中的每個可以用三態反相器、反及閘或其他類型的延遲緩衝器來實現。

在該示例中，延遲控制電路150可以透過停用延遲緩衝器320、330和340來停用延遲設備310。延遲控制電路150可以透過啟用第一延遲緩衝器320和第二延遲緩衝器330並且停用第三延遲緩衝器340來以第一模式操作延遲設備310。在第一模式下，第一延遲緩衝器320延遲在正向路徑230上的第一輸入312處接收的信號，並且在第一輸出314處輸出延遲信號。第二延遲緩衝器330延遲在返回路徑235上的第二輸入316處接收的信號，並且在第二輸出318處輸出延遲信號。因此，在第一模式下，第一延遲緩衝器320延遲正向路徑230上的信號並且第二延遲緩衝器330延遲返回路徑235上的信號。

延遲控制電路150可以透過啟用第一延遲緩衝器320、第二延遲緩衝器330和第三延遲緩衝器340以第二模式操作延遲設備310。在第二模式下，第三延遲緩衝器340將正向路徑230上的第一延遲緩衝器320的輸出324處的信號傳遞到返回路徑235上的第二延遲緩衝器330的輸入332。因此，在第二模式下，延遲設備310將信號透過第三延遲緩衝器340從正向路徑230路由到返回路徑235。

圖4示出根據本公開內容的方面的精細延遲電路130的示例性實現。在該示例中，精細延遲電路130包括以串聯耦接以形成延遲線（即，延遲鏈）的多個延遲設備410-1至410-M。結果，精細延遲電路130的延遲近似等於延遲設備410-1至410-M的延遲之和。

延遲設備410-1至410-M中的每個具有相應輸入412-1至412-M（標記為“in”）和相應輸出414-1至414-M（標記為“out”）。延遲設備410-1的輸入412-1被耦接到精細延遲電路130的輸入132，並且延遲設備410-M的輸出414-M被耦接到精細延遲電路130的輸出134。延遲設備410-1至410-（N-1）中的每個的輸出414-1至414-（N-1）被耦接到延遲線上的下一延遲設備410-2至410-N的輸入412-2至412-N。

在某些方面，延遲控制電路150透過調節延遲設備410-1至410-M中的每個的延遲來控制精細延遲電路130的延遲。例如，延遲設備410-1至410-M中的每個可以包括可變電容負載，其中延遲控制電路150透過調節相應電容負載來調節延遲設備410-1至410-M中的每個的延遲。在該示例中，延遲設備的電容負載越大，延遲設備的延遲時間越長。

圖5示出根據某些方面的可以在精細延遲電路130中使用的延遲設備510的示例性實現。延遲設備510可以用於實現圖4所示的延遲設備410-1至410-M中的每個（例如，延遲設備410-1至410-M中的每個可以是圖5中的延遲設備510的單獨實例）。在該示例中，延遲設備510具有輸入512和輸出514。延遲設備510包括延遲緩衝器520和可變電容器530。延遲緩衝器520具有被耦接到延遲設備510的輸入512的輸入522和被耦接到延遲設備510的輸出514的輸出524。延遲緩衝器520可以用反相器或其他類型的延遲緩衝器來實現。

可變電容器530被耦接到緩衝器520的輸出524。在該示例中，可變電容器530具有由延遲控制電路150控制的可調節（即，可調諧）電容。這允許延遲控制電路150透過調節可變電容器530的電容來調節延遲緩衝器520的輸出524處的電容負載（以及因此調節延遲設備510的延遲）。電容器530的電容越大，電容負載越大，並且因此延遲設備510的延遲越長。

在該示例中，粗略延遲和精細延遲使用不同電路延遲技術來調節。延遲控制電路150透過調節粗略延遲電路120的延遲路徑中的延遲設備210-1~210-N的數目來調節粗略延遲電路120的延遲，並且透過調節延遲設備410-1至410-M的電容負載來調節精細延遲電路130的延遲。由於針對粗略延遲調節和精細延遲調節使用不同電路延遲技術，因此由於工藝電壓溫度（PVT）變化，在一個粗略延遲步長的變化與一個精細延遲步長的變化之間沒有相關性。結果，可能無法很好地控制一個粗略延遲步長與一個精細延遲步長的比率，這可能導致在從精細延遲切換到粗略延遲時發生轉換錯誤。

圖6示出根據本公開內容的某些方面的示例性延遲電路610。延遲電路610被配置為在輸入612處接收信號，將信號延遲可調節（即，可調諧）延遲，並且在輸出614處輸出延遲信號。信號可以是時鐘信號、資料信號、或其他類型的信號。在該示例中，延遲電路610的延遲由延遲控制電路650設置，如下面進一步討論的。

延遲電路610包括粗略延遲電路620和延遲插值器630。粗略延遲電路620具有被耦接到延遲電路610的輸入612的輸入622、第一輸出624和第二輸出626。延遲插值器630具有被耦接到粗略延遲電路620的第一輸出624的第一輸入634、被耦接到粗略延遲電路620的第二輸出626的第二輸入636和被耦接到延遲電路610的輸出614的輸出638。

粗略延遲電路620被配置為提供延遲電路610的延遲的粗略調節，並且延遲插值器630被配置為提供延遲電路610的延遲的精細調節。更具體地，粗略延遲電路620允許延遲控制電路650以粗略延遲步長調節（即，調諧）延遲電路610的延遲，並且延遲插值器630允許延遲控制電路650在粗略延遲步長之間以精細延遲步長調節延遲電路610的延遲。一個粗略延遲步長與一個精細延遲步長之間的關係可以由上面討論的等式（1）定義。

在圖6的示例中，粗略延遲電路620被配置為接收在輸入622處延遲的信號。粗略延遲電路620被配置為在延遲控制電路650的控制下將接收信號延遲可調節（即，可調諧）延遲以提供第一信號。粗略延遲電路620還被配置為將接收信號延遲可調節（即，可調諧）延遲和附加延遲以提供第二信號，其中第二信號相對於第一信號延遲附加延遲。粗略延遲電路620被配置為在第一輸出624處輸出第一信號並且在第二輸出626處輸出第二信號。因此，第一信號和第二信號中的每個是接收信號的延遲版本，其中第二信號相對於第一信號延遲附加延遲。第一信號也可以稱為“早”信號，因為第一信號相對於第二信號早了附加延遲，並且第二信號也可以稱為“晚”信號，因為第二信號相對於第一信號延遲了附加延遲。由於接收信號被輸入到粗略延遲電路620，因此接收信號也可以稱為輸入信號。

在某些方面，粗略延遲電路620被配置為將第二信號相對於第一信號延遲一個粗略延遲步長。在一個示例中，延遲控制電路650可以透過控制在粗略延遲電路620的輸入622與第一輸出624之間的延遲路徑中的延遲設備的數目來調節（即，調諧）第一信號的可調節（即，可調諧）延遲（例如，使用控制粗略延遲電路620中的開關、邏輯閘和/或一個或多個多工器的延遲控制信號）。在該示例中，粗略延遲電路620從延遲控制電路650接收延遲控制信號，並且基於延遲控制信號將可調節（即，可調諧）延遲調節（即，調諧）粗略延遲步長的倍數。倍數可以是等於或大於1的整數。在該示例中，粗略延遲電路620可以透過使用延遲為一個粗略延遲步長的附加延遲設備來延遲第一信號來提供第二信號。因此，在該示例中，第二信號的延遲追蹤第一信號的延遲的變化，同時在第二信號與第一信號之間維持一個粗略延遲步長的延遲。

延遲插值器630被配置為在第一輸入634處接收第一信號並且在第二輸入636處接收第二信號。插值器630被配置為在第一信號與第二信號之間插值以產生延遲，該延遲是第一信號與第二信號之間延遲的一部分。對於第一信號與第二信號之間的延遲等於一個粗略延遲步長的示例，插值器630產生延遲，該延遲是一個粗略延遲步長的一部分。在某些方面，延遲控制電路650透過控制延遲插值器630的插值來控制延遲電路610的精細延遲（例如，使用數位延遲碼）。

與圖1中的延遲電路110相比，延遲插值器630允許更精確地控制一個粗略延遲步長與一個精細延遲步長的比率。這是因為，延遲插值器630在第一信號與第二信號之間進行的插值追蹤由PVT變化引起的粗略延遲電路620的變化引起的第一信號與第二信號之間的延遲的變化（例如，一個粗略延遲步長）。結果，由插值提供的精細延遲追蹤由於PVT變化引起的粗略延遲電路620的變化引起的第一信號與第二信號之間的延遲的變化（例如，一個粗略延遲步長），從而可以跨PVT變化更精確地控制一個粗略延遲步長與一個精細延遲步長的比率。

圖7示出根據某些方面的粗略延遲電路620的示例性實現。在該示例中，粗略延遲電路620包括以長號配置被耦接的延遲設備210-1至210-N。延遲設備210-1的第一輸入212-1被耦接到粗略延遲電路620的輸入612。延遲控制電路650透過選擇長號配置中用於將信號從正向路徑230路由到返回路徑235的延遲設備來控制延遲設備210-1的第二輸出218-1處的延遲，如上面參考圖2所討論的。在該示例中，延遲控制電路650透過選擇長號配置中用於將信號從正向路徑230路由到返回路徑235的延遲設備來調節（即，調諧）第一信號和第二信號的延遲。

在該示例中，粗略延遲電路620還包括第一延遲設備710、第二延遲設備720和第三延遲設備730。延遲設備710、720和730中的每個在結構上可以與長號配置中的延遲設備（例如，用圖3所示的示例性延遲設備310實現）相同或相似。在該示例中，延遲設備710、720和730中的每個可以被配置為以第一模式操作。

在該示例中，第一延遲設備710的第一輸入712被耦接到延遲設備210-1的第二輸出218-1，第一延遲設備710的第一輸出714被耦接到第一延遲設備710的第二輸入716，並且第一延遲設備710的第二輸出718被耦接到粗略延遲電路620的第一輸出624。第一延遲設備710從延遲設備210-1的第二輸出218-1接收信號並且將信號延遲一個粗略延遲步長以在粗略延遲電路620的第一輸出624處提供第一信號。

在該示例中，第二延遲設備720的第一輸入722被耦接到延遲設備210-1的第二輸出218-1，第二延遲設備720的第一輸出724被耦接到第三延遲設備730的第一輸入732，第三延遲設備730的第一輸出734被耦接到第三延遲設備730的第二輸入736，第三延遲設備730的第二輸出738被耦接到第二延遲設備720的第二輸入726，並且第二延遲設備720的第二輸出728被耦接到粗略延遲電路620的第二輸出626。第二延遲設備720從延遲設備210-1的第二輸出218-1接收信號。第二延遲設備720和第三延遲設備730將信號延遲兩個粗略延遲步長以在粗略延遲電路620的第二輸出626處提供第二信號。

因此，在該示例中，第一信號透過使用第一延遲設備710將來自延遲設備210-1的第二輸出218-1的信號延遲一個粗略延遲步長來提供，並且第二信號透過使用第二延遲設備720和第三延遲設備730將來自延遲設備210-1的第二輸出218-1的信號延遲兩個粗略延遲步長來提供。結果，在該示例中，第一信號與第二信號之間的延遲為一個粗略延遲步長。

應當理解的是，粗略延遲電路620不限於具有長號配置的可調諧延遲電路。例如，粗略延遲電路620可以用另一種類型的可調諧延遲電路來實現，其中第二信號可以透過使用一個或多個附加延遲設備延遲第一信號來提供。下面參考圖14討論粗略延遲電路620的另一示例性實現。

圖8示出根據本公開內容的某些方面的延遲插值器630的示例性實現。延遲插值器630包括多個上拉設備810-1至810-K、多個下拉設備815-1至815-L、電容器845和輸出緩衝器860。

上拉設備810-1至810-K中的每個被耦接在節點830與電壓電源軌870之間，其中電壓電源軌870提供電源電壓Vdd。如下面進一步討論的，上拉設備810-1至810-K中的每個被配置為當上拉設備接通時將節點830拉高（例如，將節點830上拉至Vdd）。在圖8的示例中，上拉設備810-1至810-K中的每個包括相應電晶體820-1至820-K（例如，相應p型場效應電晶體（PFET））。對於電晶體820-1至820-K中的每個用PFET實現的示例，當相應電晶體820-1至820-K的閘極被驅動為低（例如，近似接地）時，上拉設備810-1至810-K中的每個接通。在該示例中，電晶體820-1至820-K中的每個的源極被耦接到電源軌870，並且電晶體820-1至820-K中的每個的汲極被耦接到節點830。

下拉設備815-1至815-L中的每個被耦接在節點830與地之間。如下面進一步討論的，下拉設備815-1至815-L中的每個被配置為當下拉設備接通時將節點830拉低（例如，將節點830拉至地）。在圖8的示例中，下拉設備815-1至815-L中的每個包括相應電晶體825-1至825-L（例如，相應n型場效應電晶體（NFET））。對於電晶體825-1至825-L中的每個用NFET來實現的示例，當相應電晶體825-1至825-L的閘極被驅動為高（例如，Vdd）時，下拉設備815-1至815-L中的每個接通。在該示例中，電晶體825-1至825-L中的每個的汲極被耦接到節點830，並且電晶體825-1至825-L中的每個的源極被耦接到地。下拉設備815-1至815-L的數目和上拉設備810-1至810-K的數目可以相同或不同。

電容器845被耦接在節點830與地之間。輸出緩衝器860具有被耦接到節點830的輸入862和被耦接到延遲插值器630的輸出638的輸出864。因此，在該示例中，輸出緩衝器860的輸出864在延遲插值器630的輸出638處提供延遲信號。在下面的討論中，假定輸出緩衝器860是非反相的。然而，應當理解的是，情況不一定如此。

延遲插值器630還包括第一控制電路840和第二控制電路850。第一控制電路840具有被耦接到延遲插值器630的第一輸入634的第一輸入842和被耦接到延遲插值器630的第二輸入636的第二輸入844。因此，第一輸入842接收第一信號並且第二輸入844接收第二信號。第一控制電路840還具有被配置為從延遲控制電路650接收第一延遲碼的控制輸入846。第一控制電路840還被耦接到上拉設備810-1至810-K。對於上拉設備810-1至810-K中的每個包括相應電晶體820-1至820-K的示例，第一控制電路840被耦接到電晶體820-1至820-K中的每個的閘極。

在一個示例中，第一控制電路840使用上拉設備810-1至810-K基於第一延遲碼來控制延遲插值器630的輸出638處的上升邊緣的精細延遲。在該示例中，第一控制電路840被配置為基於第一延遲碼將在第一輸入842處接收的第一信號輸入到上拉設備810-1至810-K中的可程式設計數目n個上拉設備，並且將在第二輸入844處接收的第二信號輸入到上拉設備810-1至810-K中的其餘上拉設備（即，上拉設備810-1至810-K中的K-n個上拉設備，其中K是上拉設備810-1至810-K的總數）。在該示例中，延遲插值是透過控制由第一信號驅動的上拉設備810-1至810-K的數目n和由第二信號驅動的上拉設備810-1至810-K的數目（即，K-n）來實現的。延遲插值允許第一控制電路840透過增加由第一信號驅動的上拉設備810-1至810-K的數目n（即，將第一信號輸入到上拉設備810-1至810-K中的較大數目n個上拉設備）來減少上升邊緣的精細延遲，並且透過減少由第一信號驅動的上拉設備810-1至810-K的數目n（即，將第一信號輸入到上拉設備810-1至810-K中的較小數目n個上拉設備）來增加上升邊緣的精細延遲。在該示例中，可程式設計數目n是第一控制電路840基於第一延遲碼來向其輸入第一信號的上拉設備810-1至810-K的數目。

第二控制電路850具有被耦接到延遲插值器630的第一輸入634的第一輸入852、被耦接到延遲插值器630的第二輸入636的第二輸入854。因此，第一輸入852接收第一信號並且第二輸入854接收第二信號。第二控制電路850還具有被配置為從延遲控制電路650接收第二延遲碼的控制輸入856。第二控制電路850還被耦接到下拉設備815-1至815-L。對於下拉設備815-1至815-L中的每個包括相應電晶體825-1至825-L的示例，第二控制電路850被耦接到電晶體825-1至825-L中的每個的閘極。

在一個示例中，第二控制電路850使用下拉設備815-1至815-L基於第二延遲碼來控制延遲插值器630的輸出638處的下降邊緣的精細延遲。在該示例中，第二控制電路850被配置為基於第二延遲碼將在第一輸入852接收的第一信號輸入到下拉設備815-1至815-L中的可程式設計數目m個下拉設備，並且將在第二輸入854處接收的第二信號輸入到下拉設備815-1至815-L中的其餘下拉設備（即，下拉設備815-1至815-L中的L-m個下拉設備，其中L是下拉設備815-1至815-L的總數）。在該示例中，延遲插值是透過控制由第一信號驅動的下拉設備815-1至815-L的數目m和由第二信號驅動的下拉設備815-1至815-L的數目（即，L-m）來實現的。延遲插值允許第二控制電路850透過增加由第一信號驅動的下拉設備815-1至815-L的數目m（即，將第一信號輸入到下拉設備815-1至815-L中的較大數目m個下拉設備）來減少下降邊緣的精細延遲，並且透過減少由第一信號驅動的下拉設備815-1至815-L的數目m（即，將第一信號輸入到下拉設備815-1至815-L中的較少數目m個下拉設備）來增加下降邊緣的精細延遲。在該示例中，可程式設計數目m是第二控制電路850基於第二延遲碼來向其輸入第一信號的下拉設備815-1至815-L的數目。

在該示例中，第一控制電路840基於第一延遲碼來控制第一信號和第二信號到上拉設備810-1至810-K的輸入，並且第二控制電路850基於第二延遲碼來控制第一信號和第二信號到下拉設備815-1至815-L的輸入。因此，第一控制電路840和第二控制電路850允許透過針對第一延遲碼與第二延遲碼使用不同碼來獨立地調節輸出638處的上升邊緣的精細延遲和輸出638處的下降邊緣的精細延遲。該特徵可以用於調節輸出638處的延遲信號的工作週期，如下面進一步討論的。對於不需要調節工作週期的應用，可以針對第一延遲碼與第二延遲碼使用相同碼（即，第一延遲碼與第二延遲碼可以相同）。

在該示例中，第一信號和第二信號透過第一控制電路840中的控制路徑被輸入到上拉設備810-1至810-K。控制路徑可以包括基於第一延遲碼來控制第一信號和第二信號到上拉設備810-1至810-K的輸入的邏輯閘。下面參考圖10討論第一控制電路840中的控制路徑的示例性實現。控制路徑可以是非反相的或反相的（即，在輸入到上拉設備810-1至810-K之前將第一信號和/或第二信號反相）。

此外，在該示例中，第一信號和第二信號透過第二控制電路850中的控制路徑被輸入到下拉設備815-1至815-L。控制路徑可以包括基於第二延遲碼來控制第一信號和第二信號到下拉設備815-1至815-L的輸入的邏輯閘。下面參考圖10討論第二控制電路850中的控制路徑的示例性實現。控制路徑可以是非反相的或反相的（即，在輸入到下拉設備815-1至815-L之前將第一信號和/或第二信號反相）。

因此，第一控制電路840和第二控制電路850為上拉設備810-1至810-K和下拉設備815-1至815-L提供單獨的控制路徑。單獨的控制路徑有助於防止在延遲插值器630的輸出638處因第一延遲碼和/或第二延遲碼的變化而出現脈衝干擾。

圖9示出根據某些方面的第一控制電路840的示例性實現。在該示例中，第一控制電路840包括多個控制設備910-1至910-K，其中控制設備910-1至910-K中的每個用於控制第一信號和第二信號到上拉設備810-1至810-K中的相應上拉設備的輸入。

在該示例中，控制設備910-1至910-K中的每個具有被耦接到第一控制電路840的第一輸入842以接收第一信號的相應第一輸入912-1至912-K、以及被耦接到第一控制電路840的第二輸入844以接收第二信號的相應第二輸入916-1至916-K。控制設備910-1至910-K中的每個還具有相應控制輸入914-1至914-K、以及被耦接到上拉設備810-1至810-K中的相應上拉設備（例如，相應電晶體820-1至820-K的閘極）的相應輸出918-1至918-K。在該示例中，第一延遲碼可以是包括多個位元的溫度計碼d1＜K-1:0＞，其中每個位元用於控制上拉設備810-1至810-K中的相應上拉設備的輸入。在該示例中，控制設備910-1至910-K中的每個的控制輸入914-1至914-K被配置為接收溫度計碼d1＜K-1:0＞的相應位元中的位元。例如，控制設備910-1的控制輸入914-1接收溫度計碼d1＜K-1:0＞的位元d1＜0＞。

在操作中，控制設備910-1至910-K中的每個被配置為基於溫度計碼d1＜K-1:0＞的相應位元的邏輯值來將第一信號或第二信號輸入到上拉設備810-1至810-K中的相應上拉設備。例如，控制設備910-1至910-K中的每個可以被配置為當相應位元具有第一邏輯值時將第一信號輸入到相應上拉設備並且當相應位元具有第二邏輯值時將第二信號輸入到相應上拉設備。例如，第一邏輯值可以是1並且第二邏輯值可以是0，或者反之亦然。在該示例中，當溫度計碼d1＜K-1:0＞的所有位元都具有第一邏輯值（即，第一信號被輸入到所有上拉設備810-1至810-K）時，第一控制電路840設置最小延遲。

圖9還示出根據某些方面的第二控制電路850的示例性實現。在該示例中，第二控制電路850包括多個控制設備920-1至920-L，其中控制設備920-1至920-L中的每個用於控制第一信號和第二信號到下拉設備815-1至815-L中的相應下拉設備的輸入。

在該示例中，控制設備920-1至920-L中的每個具有被耦接到第二控制電路850的第一輸入852以接收第一信號的相應第一輸入922-1至922-L、以及被耦接到第二控制電路850的第二輸入854以接收第二信號的相應第二輸入926-1至926-L。控制設備920-1至920-L中的每個還具有相應控制輸入924-1至924-L、以及被耦接到下拉設備815-1至815-L中的相應下拉設備（例如，相應電晶體825-1至825-L的閘極）的相應輸出928-1至928-L。在該示例中，第二延遲碼可以是包括多個位元的溫度計碼d2＜L-1:0＞，其中每個位元用於控制下拉設備815-1至815-L中的相應下拉設備的輸入。在該示例中，控制設備920-1至920-L中的每個的控制輸入924-1至924-L被配置為接收溫度計碼d2＜L-1:0＞的相應位元中的位元。例如，控制設備920-1的控制輸入924-1接收溫度計碼d2＜L-1:0＞的位元d2＜0＞。

在操作中，控制設備920-1至920-L中的每個被配置為基於溫度計碼d2＜L-1:0＞的相應位元的邏輯值來將第一信號或第二信號輸入到下拉設備815-1至815-L中的相應下拉設備。例如，控制設備920-1至920-L中的每個可以被配置為當相應位元具有第一邏輯值時將第一信號輸入到相應下拉設備並且當相應位元具有第二邏輯值時將第二信號輸入到相應下拉設備，反之亦然。

圖10示出根據某些方面的控制設備910-1的示例性實現。可以針對其他控制設備910-2至910-K中的每個複製圖10所示的控制設備910-1的示例性實現。

在圖10的示例中，控制設備910-1包括或閘1040和反及閘1030。或閘1040具有第一輸入1042、第二輸入1044和輸出1046。或閘1040的第一輸入1042被耦接到控制設備910-1的第二輸入916-1並且因此接收第二信號。或閘1040的第二輸入1044被耦接到控制設備910-1的控制輸入914-1並且因此接收第一延遲碼的位元d1＜0＞。反及閘1030具有第一輸入1032、第二輸入1034和輸出1036。反及閘1030的第一輸入1032被耦接到或閘1040的輸出1046。反及閘1030的第二輸入1034被耦接到控制設備910-1的第一輸入912-1並且因此接收第一信號。反及閘1030的輸出1036被耦接到上拉設備810-1。

在該示例中，上拉設備810-1包括用PFET實現的相應電晶體820-1。因此，在該示例中，當控制設備910-1向電晶體820-1的閘極輸出0時，上拉設備810-1接通，而當控制設備910-1向電晶體820-1的閘極輸出1時，上拉設備810-1斷開。

當位元dl＜0＞為1時，或閘1040向反及閘1030輸出1。這導致反及閘1030將第一信號反相並且將反相的第一信號輸入到上拉設備810-1，這在第一信號的上升邊緣接通上拉設備810-1。這是因為，在該示例中，反及閘1030在電晶體820-1的閘極處將第一信號的上升邊緣反相為下降邊緣，這接通上拉設備810-1。

當位元dl＜0＞為0時，或閘1040在第二信號的上升邊緣向反及閘1030輸出1。在第二信號的上升邊緣到達之前，或閘1040向反及閘1030輸出0，這導致反及閘1030向電晶體820-1的閘極輸出1，而不管第一信號的邏輯值如何。結果，上拉設備810-1在第一信號的上升邊緣保持斷開。當第二信號的上升邊緣到達時（例如，在從第一信號的上升邊緣經過一個粗略延遲步長之後），或閘1040向反及閘1030輸出1。在該示例中，這導致反及閘1030的輸出1036變低，這接通上拉設備810-1。因此，在該示例中，當位元d1＜0＞為0時，上拉設備810-1直到第二信號的上升邊緣才接通。

因此，在該示例中，當第一延遲碼的對應位元d1＜0＞為1時，第一信號被輸入到上拉設備810-1，並且當第一延遲碼的對應位元d1＜0＞為0時，第二信號被輸入到上拉設備810-1。在該示例中，控制設備910-1將第一信號和第二信號的上升邊緣反相，以便在第一信號的上升邊緣或第二信號的上升邊緣接通上拉設備810-1，具體取決於位元d1＜0＞的位元值。

如上所述，可以針對其他控制設備910-2至910-K中的每個複製控制設備910-1的示例性實現，其中其他控制設備910-2至910-K中的每個接收第一延遲碼的位元中的相應位元，並且被耦接到上拉設備810-2至810-K中的相應上拉設備。

應當理解的是，控制設備910-1不限於圖10所示的示例性實現，並且控制設備910-1可以用被配置為執行本文中描述的功能的邏輯閘的各種組合來實現。

圖10還示出用於控制第一信號和第二信號到下拉設備815-1的輸入的控制設備920-1的示例性實現。可以針對其他控制設備920-2至920-L中的每個複製圖10所示的控制設備920-1的示例性實現。

在圖10的示例中，控制設備920-1包括及閘1070和反或閘1060。及閘1070具有第一輸入1072、第二輸入1074和輸出1076。及閘1070的第一輸入1072被耦接到控制設備920-1的第二輸入926-1並且因此接收第二信號。及閘1070的第二輸入1074被耦接到控制設備920-1的控制輸入924-1並且因此接收第二延遲碼的位元d2＜0＞。反或閘1060具有第一輸入1062、第二輸入1064和輸出1066。反或閘1060的第一輸入1062被耦接到及閘1070的輸出1076。反或閘1060的第二輸入1064被耦接到控制設備920-1的第一輸入922-1並且因此接收第一信號。反或閘1060的輸出1066被耦接到下拉設備815-1。

在該示例中，下拉設備815-1包括用NFET實現的相應電晶體825-1。因此，在該示例中，當控制設備920-1向電晶體825-1的閘極輸出1時，下拉設備815-1接通，而當控制設備920-1向電晶體825-1的閘極輸出0時，下拉設備815-1斷開。

當位元d2＜0＞為0時，及閘1070向反或閘1060輸出0。這導致反或閘1060將第一信號反相並且將反相的第一信號輸入到下拉設備815-1，這在第一信號的下降邊緣接通下拉設備815-1。這是因為，在該示例中，反或閘1060在電晶體825-1的閘極處將第一信號的下降邊緣反相為上升邊緣，這接通下拉設備815-1。

當位元d2＜0＞為1時，及閘1070在第二信號的下降邊緣向反或閘1060輸出0。在第二信號的下降邊緣到達之前，及閘1070向反或閘1060輸出1，這導致反或閘1060向電晶體825-1的閘極輸出0，而不管第一信號的邏輯值如何。結果，下拉設備815-1在第一信號的下降邊緣保持斷開。當第二信號的下降邊緣到達時（例如，在從第一信號的下降邊緣經過一個粗略延遲步長之後），及閘1070向反或閘1060輸出0。在該示例中，這導致反或閘1060的輸出1066變高，這接通下拉設備815-1。因此，在該示例中，當位元d2＜0＞為1時，下拉設備815-1直到第二信號的下降邊緣才接通。

因此，在該示例中，當第二延遲碼的對應位元d2＜0＞為0時，第一信號被輸入到下拉設備815-1，並且當第二延遲碼的對應位元d2＜0＞為1時，第二信號被輸入到下拉設備815-1。在該示例中，控制設備920-1將第一信號和第二信號的下降邊緣反相，以便在第一信號的下降邊緣或第二信號的下降邊緣接通下拉設備815-1，具體取決於位元d2＜0＞的位元值。

如上所述，可以針對其他控制設備920-2至920-L中的每個複製控制設備920-1的示例性實現，其中其他控制設備920-2至920-L中的每個接收第二延遲碼的位元中的相應位元，並且被耦接到下拉設備815-2至815-L中的相應下拉設備。

應當理解的是，控制設備920-1不限於圖10所示的示例性實現，並且控制設備920-1可以用被配置為執行本文中描述的功能的邏輯閘的各種組合來實現。

圖11是示出根據某些方面的用於第一延遲碼與第二延遲碼的不同延遲設置的節點830處的示例性電壓波形1110-1至1110-8的時序圖。波形1110-1對應於如下延遲設置：其中所有上拉設備810-1至810-K接收第一信號並且所有下拉設備815-1至815-L接收第一信號。在圖11所示的示例中，輸出緩衝器860具有上升邊緣閾值和下降邊緣閾值，其中輸出緩衝器860被配置為當輸入862處的上升邊緣穿過上升邊緣閾值時將輸出864從0轉換為1，並且當輸入862處的下降邊緣穿過下降邊緣閾值時，將輸出864從1轉換為0。

在圖11的示例中，第一信號的上升邊緣在時間t1到達延遲插值器630。如圖11中的波形1110-1至1110-8所示，節點830處的轉換速率對於第一延遲碼的不同延遲設置是不同的。在該示例中，當接收第一信號的上拉設備810-1至810-K的數目較少時，轉換速率較慢。這是因為，接通的上拉設備810-1至810-K的數目較少，這導致對電容器845充電以將節點830上拉的電流較小。例如，波形1110-8對應於如下延遲設置：其中與波形1110-7相比，少一個上拉設備接收第一信號。這導致波形1110-8具有比波形1110-7更慢的轉換速率，如圖11所示。

第二信號的對應上升邊緣在時間t2到達延遲插值器630（例如，在第一信號的上升邊緣之後的一個粗略延遲步長）。此時，不同延遲設置的波形1110-1至1110-8具有相同轉換速率。這是因為，第二信號的上升邊緣導致其餘上拉設備接通。換言之，在第二信號的上升邊緣到達之後，所有上拉設備810-1至810-K接通。如圖11所示，不同延遲設置的波形1110-1至1110-8在不同時間穿過輸出緩衝器860的上升邊緣閾值。對於第一延遲碼的不同延遲設置，這導致輸出緩衝器860的輸出864在不同時間從0轉換為1，從而導致在輸出864處針對不同延遲設置的不同延遲。

在圖11的示例中，不同波形1110-1至1110-8在上升邊緣閾值處近似均勻地間隔開。這導致在輸出緩衝器860的輸出864處產生近似一致的精細延遲步長。在該示例中，不同波形1110-1至1110-8之間在上升邊緣閾值處的均勻間隔（以及因此在輸出864處的近似一致的精細延遲步長）透過將上升邊緣閾值設置為高於波形1110-2至1110-8直到第二信號的上升邊緣到達來實現。

在圖11的示例中，第一信號的下降邊緣在時間t3到達延遲插值器630。如圖11中的波形1110-1至1110-8所示，節點830處的轉換速率對於第二延遲碼的不同延遲設置是不同的。在該示例中，當接收第一信號的下拉設備815-1至815-L的數目較少時，轉換速率較慢。這是因為，接通的下拉設備815-1至815-L的數目較少，這導致對電容器845放電以將節點830下拉的電流較少。

第二信號的對應下降邊緣在時間t4到達延遲插值器630（例如，在第一信號的下降邊緣之後的一個粗略延遲步長）。此時，不同延遲設置的波形1110-1至1110-8具有相同轉換速率。這是因為，第二信號的下降邊緣導致其餘下拉設備接通。換言之，在第二信號的下降邊緣到達之後，所有下拉設備815-1至815-L接通。如圖11所示，不同延遲設置的波形1110-1至1110-8在不同時間穿過輸出緩衝器860的下降邊緣閾值。對於第二延遲碼的不同延遲設置，這導致輸出緩衝器860的輸出864在不同時間從1轉換為0，從而導致在輸出864處針對不同延遲設置的不同延遲。

在圖11的示例中，不同波形1110-1至1110-8在下降邊緣閾值處近似均勻地間隔開。這導致在輸出緩衝器860的輸出864處產生近似一致的精細延遲步長。在該示例中，不同波形1110-1至1110-8之間在下降邊緣閾值處的均勻間隔（以及因此在輸出864處的近似一致的精細延遲步長）透過將下降邊緣閾值設置為低於波形1110-2至1110-8直到第二信號的下降邊緣到達來實現。

在圖11的示例中，上升邊緣閾值和下降邊緣閾值允許輸出緩衝器860在輸出864處針對上升邊緣和下降邊緣兩者實現近似一致的精細延遲步長。在圖11的示例中，對輸出緩衝器860使用單個閾值導致不一致的精細延遲步長。在這點上，圖11示出位於近似Vdd/2處的單個閾值1120的示例。如圖11所示，波形1110-1至1110-8在閾值1120處不是均勻間隔的，從而導致在輸出864處針對上升邊緣和下降邊緣兩者的精細延遲步長不一致。

然而，應當理解的是，在其他實現中，輸出緩衝器860可以具有單個閾值。在該示例中，輸出緩衝器860被配置為當輸入862處的電壓上升到閾值以上時使輸出864從0轉換為1，而當輸入862處的電壓下降到閾值以下時使輸出864從1轉換為0。例如，對於上升邊緣的不同延遲設置的波形保持低於Vdd/2直到第二信號到達以及下降邊緣的不同延遲設置的波形保持高於Vdd/2直到第二信號到達的情況，可以使用單個閾值。在這種情況下，透過將閾值設置為近似Vdd/2，輸出緩衝器860可以在輸出864處針對上升邊緣和下降邊緣兩者實現近似一致的精細延遲步長。使用輸出緩衝器860的上升邊緣閾值和下降邊緣閾值而不是單個閾值的優點是，上升邊緣閾值和下降邊緣閾值放寬對波形的要求，以在輸出864處針對上升邊緣和下降邊緣兩者實現近似一致的精細延遲步長。

在上面參考圖11討論的示例中，當輸入862處的上升邊緣穿過上升邊緣閾值時，輸出緩衝器860將輸出864從0轉換為1，並且當輸入862處的下降邊緣穿過下降邊緣閾值時，輸出緩衝器860將輸出864從1轉換為0。然而，應當理解的是，輸出緩衝器860不限於該示例。在其他實現中，輸出緩衝器860可以是反相輸出緩衝器，其中當輸入862處的上升邊緣穿過上升邊緣閾值時，輸出緩衝器860將輸出864從1轉換為0，而當輸入862處的下降邊緣穿過下降邊緣閾值時，輸出緩衝器860將輸出864從0轉換為1。在這些實現中，第一控制電路840可以用於調諧延遲插值器630的輸出638處的下降邊緣的精細延遲，並且第二控制電路850可以用於調諧延遲插值器630的輸出638處的上升邊緣的精細延遲。通常，輸出緩衝器860可以被配置為當輸入862處的上升邊緣穿過上升邊緣閾值時將輸出864從第一邏輯狀態轉換到第二邏輯狀態，而當輸入862的下降邊緣穿過下降邊緣閾值時將輸出864從第二邏輯狀態轉換到第一邏輯狀態。第一邏輯狀態可以是0並且第二邏輯狀態可以是1，或者反之亦然。

圖12示出根據本公開內容的某些方面的輸出緩衝器860的示例性實現。在該示例中，輸出緩衝器860包括第一反相器1218、第二反相器1258和閾值電路1238。第一反相器1218具有輸出1224和被耦接到輸出緩衝器860的輸入862的輸入1222。第二反相器1258具有被耦接到第一反相器1218的輸出1224的輸入1252和被耦接到輸出緩衝器860的輸出864的輸出1254。在圖12中的示例中，第一反相器1218和第二反相器1258用互補反相器實現。更具體地，第一反相器1218包括PFET 1225和NFET 1220，其中PFET 1225和NFET 1220的閘極被耦接到輸入1222，PFET 1225的源極被耦接到電源軌870，PFET 1225和NFET 1220的汲極被耦接到輸出1224，並且NFET 1220的源極被耦接到地。第二反相器1258包括PFET 1255和NFET 1250，其中PFET 1255和NFET 1250的閘極被耦接到輸入1252，PFET 1255的源極被耦接到電源軌870，PFET 1255和NFET 1250的汲極被耦接到輸出1254，並且NFET 1250的源極被耦接到地。

在該示例中，閾值電路1238被配置為基於第一信號在上升邊緣閾值與下降邊緣閾值之間切換第一反相器1218的輸入1222，如下面進一步討論的。閾值電路1238包括PFET 1240和第一開關1245。PFET 1240的閘極被耦接到第一反相器1218中的PFET 1225的閘極，並且PFET 1240的汲極被耦接到第一反相器1218中的PFET 1225的汲極。第一開關1245被耦接在PFET 1240的源極與電源軌870之間。第一開關1245具有被耦接到延遲插值器630的第一輸入634以接收第一信號的控制輸入1247。

在該示例中，第一開關1245被配置為在第一信號為1時接通並且在第一信號為0時斷開。當第一開關1245接通時，第一開關1245將PFET 1240的源極被耦接到電源軌870，這將PFET 1240與第一反相器1218中的PFET 1225並聯被耦接。結果，PFET 1240增加從電源軌870驅動到第一反相器1218的輸出1224的電流，從而將第一反相器1218的閾值增加到上升邊緣閾值。在該示例中，可以透過相應地設置PFET 1240的尺寸（例如，寬度）與NFET 1220的尺寸（例如，寬度）之間的比率來將上升邊緣閾值設置為期望電壓。比率越大，上升邊緣閾值越高。

閾值電路1238還包括NFET 1235和第二開關1230。NFET 1235的閘極被耦接到第一反相器1218中的NFET 1220的閘極，並且NFET 1235的汲極被耦接到第一反相器1218中的NFET 1220的汲極。第二開關1230被耦接在NFET 1235的源極與地之間。第二開關1230具有被耦接到延遲插值器630的第一輸入634以接收第一信號的控制輸入1232。

在該示例中，第二開關1230被配置為在第一信號為0時接通並且在第一信號為1時斷開。當第二開關1230接通時，第二開關1230將NFET 1235的源極被耦接到地，這將NFET 1235與第一反相器1218中的NFET 1220並聯被耦接。結果，NFET 1235增加從第一反相器1218的輸出1224驅動到地的電流，從而將第一反相器1218的閾值降低到下降邊緣閾值。在該示例中，可以透過相應地設置NFET 1235的尺寸（例如，寬度）與PFET 1225的尺寸（例如，寬度）之間的比率來將下降邊緣閾值設置為期望電壓。比率越大，下降邊緣閾值越低。

因此，在該示例中，閾值電路1238在第一信號為1時將第一反相器1218的閾值設置為上升邊緣閾值，並且在第一信號為0時將第一反相器1218的閾值設置為下降邊緣閾值。

應當理解的是，輸出緩衝器860不限於圖12所示的示例性實現。例如，輸出緩衝器860可以用具有內建滯後的輸出緩衝器（例如，施密特觸發器緩衝器）或另一種類型的輸出緩衝器來實現。

圖13示出第一開關1245和第二開關1230的示例性實現。在該示例中，第一開關1245包括被耦接在PFET 1240與電源軌870之間的PFET 1320。PFET 1320的閘極經由反相器1340被耦接到延遲插值器630的第一輸入634，使得PFET 1320在第一信號為1時接通。反相器1340具有被耦接到延遲插值器630的第一輸入634的輸入1342和被耦接到PFET 1320的閘極的輸出1344。

在該示例中，第二開關1230包括被耦接在NFET 1235與地之間的NFET 1330。NFET 1330的閘極經由反相器1340被耦接到延遲插值器630的第一輸入634，使得NFET 1330在第一信號為0時接通。反相器1340的輸出1344也被耦接到NFET 1330的閘極。

在上面討論的示例中，假定輸出緩衝器860是非反相的。然而，應當理解的是，情況不一定如此。對於輸出緩衝器860反相的情況，第一控制電路840可以基於第一延遲碼來控制延遲插值器630的輸出638處的下降邊緣的精細延遲，並且第二控制電路850可以基於第二延遲碼來控制延遲插值器630的輸出638處的上升邊緣的精細延遲。例如，可以透過省略第二反相器1258或增加另一反相器來使圖12所示的示例性輸出緩衝器860反相。

如上所述，粗略延遲電路620不限於圖7所示的示例性實現。在這點上，圖14示出根據某些方面的粗略延遲電路620的另一示例性實現。在該示例中，粗略延遲電路620包括以串聯耦接以形成延遲線（例如，延遲鏈）的多個延遲設備1410-1至1410-N。延遲設備1410-1至1410-N中的每個具有相應輸入（標記為“輸入”）和相應輸出（標記為“輸出”）。延遲設備1410-1至1410-N中的每個可以具有一個粗略延遲步長τ _c的延遲。延遲設備1410-1的輸入被耦接到粗略延遲電路620的輸入622。延遲設備1410-1至1410-（N-1）中的每個的輸出被耦接到延遲線中的下一延遲設備1410-2至1410-N的輸入。

粗略延遲電路620還包括具有多個輸入1432-1至1432-N、輸出1434和選擇輸入1436的多工器1430。多工器1430的輸入1432-1至1432-N中的每個被耦接到延遲線中的延遲設備1410-1至1410-N中的相應延遲設備的輸出。結果，輸入1432-1至1432-N中的每個被耦接到延遲線上與不同延遲相對應的不同點。多工器1430的輸出1434被耦接到第一輸出624，並且多工器130的選擇輸入1436被耦接到延遲控制電路650。

多工器1430被配置為在選擇輸入1436處從延遲控制電路650接收選擇信號並且基於所接收的選擇信號來選擇多工器1430的輸入1432-1至1432-N中的輸入，其中輸入1432-1至1432-N中的所選擇的輸入被耦接到多工器1430的輸出1434。因為輸入1432-1至1432-N中的每個被耦接到延遲線上與不同延遲相對應的不同點，所以延遲控制電路650可以使用選擇信號透過輸入1432-1至1432-N中控制多工器1430選擇的一個來控制粗略延遲電路620的可調諧延遲。因此，在該示例中，選擇信號是延遲控制電路650用來調諧粗略延遲電路620的延遲的延遲控制信號。多工器1430的輸出1434在第一輸出624處提供第一信號。

在該示例中，粗略延遲電路620還包括被耦接在多工器1430的輸出1434與第二輸出626之間以提供第二信號的附加延遲設備1440。附加延遲設備1440可以將多工器1430的輸出1434處的第一信號延遲一個粗略延遲步長τ _c以在第二輸出626處提供第二信號。因此，在該示例中，第二延遲信號相對於第一延遲信號被延遲一個粗略延遲步長τ _c。由於第一信號與第二信號之間的延遲是由粗略延遲電路620中的附加延遲設備1440產生的，因此第一信號與第二信號之間的延遲追蹤由於PVT變化引起的粗略延遲電路620的變化引起的粗略延遲步長的變化。

如上面參考圖8所討論的，第一控制電路840和第二控制電路850允許獨立地調節輸出638處的上升邊緣的精細延遲和輸出638處的下降邊緣的精細延遲，這可以用於調節輸出638處的延遲信號的工作週期。例如，可以透過增加下降邊緣相對於上升邊緣的延遲（例如，透過增加第二延遲碼的延遲設置）來增加輸出638處的延遲信號的工作週期。可以透過減少下降邊緣相對於上升邊緣的延遲（例如，透過減少第二延遲碼的延遲設置）來減少輸出638處的延遲信號的工作週期。

例如，可以在資料介面中使用工作週期調節以實現近似50%的工作週期。在一個示例中，資料介面可以是雙倍資料速率（DDR）記憶體介面，其中在時鐘信號的上升邊緣和下降邊緣兩者從所接收的資料信號中擷取資料。在該示例中，時鐘信號的工作週期為50%是理想的，使得時鐘信號的上升邊緣和下降邊緣上的資料擷取間隔均勻。在該示例中，延遲電路610可以用於延遲時鐘信號（例如，在資料信號的轉換之間將時鐘信號的邊緣放在中間）。此外，第一控制電路840和第二控制電路850可以用於調節延遲時鐘信號的工作週期以實現50％的工作週期。

在這點上，圖15示出根據本公開內容的某些方面的資料介面1505（例如，DDR記憶體介面）的示例。在該示例中，資料介面1505包括延遲電路610和延遲控制電路650。資料介面1505還包括工作週期偵測器1510和鎖存器1520。工作週期偵測器1510具有被耦接到延遲電路610的輸出614的輸入1512和被耦接到延遲控制電路650的輸出1514。鎖存器1520具有資料輸入1524、時鐘輸入1522和輸出1526。

在該示例中，延遲電路610在輸入612處接收時鐘信號，延遲時鐘信號，並且在輸出614處輸出延遲的時鐘信號。在一個示例中，鎖存器1520在資料輸入1524處接收資料信號，並且延遲控制電路650調節延遲電路610的延遲以在資料信號的轉換之間使延遲時鐘信號的邊緣對準。在該示例中，鎖存器1520在時鐘輸入1522處接收延遲時鐘信號，在延遲的時鐘信號的上升邊緣和下降邊緣從所接收的資料信號中擷取（即，鎖存）資料位元，並且在輸出1526處輸出資料位元。對於記憶體介面的示例，資料位元可以被輸出到讀寫電路系統以將資料位元寫入記憶體，和/或輸出到處理器以進行進一步處理。

在該示例中，工作週期偵測器1510被配置為偵測延遲的時鐘信號的工作週期，將偵測到的工作週期與目標工作週期（例如，50%）進行比較，並且基於比較向延遲控制電路650發送命令以調節工作週期以減少偵測到的工作週期與目標工作週期之間的差異。例如，如果偵測到的工作週期大於目標工作週期，則工作週期偵測器1510可以指示延遲控制電路650減少工作週期。作為回應，延遲控制電路650可以透過減少下降邊緣相對於上升邊緣的延遲（例如，透過減少第二延遲碼的延遲設置）來減少工作週期。如果偵測到的工作週期小於目標工作週期，則工作週期偵測器1510可以指示延遲控制電路650增加工作週期。作為回應，延遲控制電路650可以透過增加下降邊緣相對於上升邊緣的延遲（例如，透過增加第二延遲碼的延遲設置）來增加工作週期。

在一個示例中，資料介面1505還可以包括粗略工作週期調節器（未示出）。在該示例中，工作週期偵測器1510可以使用粗略工作週期調節器對時鐘信號的工作週期進行粗略調節，並且使用延遲電路610以基於偵測到的工作週期與目標工作週期的比較來對時鐘信號的工作週期進行精細調節。

圖16示出根據本公開內容的某些方面的操作延遲插值器的方法1600。延遲插值器（例如，延遲插值器630）包括被耦接在電源軌（例如，電源軌870）與節點（例如，節點830）之間的上拉設備（例如，上拉設備810-1至810-K））、以及被耦接在節點與地之間的下拉設備（例如，下拉設備815-1至815-L）。

在方塊1610，接收第一信號。例如，可以從粗略延遲電路（例如，粗略延遲電路620）接收第一信號。

在方塊1620，接收相對於第一信號延遲的第二信號。例如，可以從粗略延遲電路（例如，粗略延遲電路620）接收第二信號。在一個示例中，第二信號可以相對於第一信號延遲粗略延遲電路的一個粗略延遲步長。在某些方面，粗略延遲電路將輸入信號（例如，資料信號、時鐘信號等）延遲可調諧延遲以提供第一信號，並且將輸入信號延遲可調諧延遲和附加延遲（例如，一個粗略延遲步長）以提供第二信號。

在方塊1630，基於第一延遲碼將第一信號輸入到可程式設計數目的上拉設備。例如，可以透過第一控制電路840基於第一延遲碼將第一信號輸入到上拉設備中的可程式設計數目（例如，數目n）的上拉設備。在該示例中，可程式設計數目n是第一控制電路840基於第一延遲碼向其中輸入第一信號的上拉設備（例如，上拉設備810-1至810-K）。

在方塊1640，將第二信號輸入到上拉設備中的其餘上拉設備。例如，可以透過第一控制電路840將第二信號輸入到上拉設備中的其餘上拉設備。

在方塊1650，基於第二延遲碼將第一信號輸入到可程式設計數目的下拉設備。例如，可以透過第二控制電路850基於第二延遲碼將第一信號輸入到下拉設備中的可程式設計數目（例如，數目m）的下拉設備。在該示例中，可程式設計數目m是第二控制電路850基於第二延遲碼向其中輸入第一信號的下拉設備（例如，下拉設備815-1至815-L）。

在方塊1660，將第二信號輸入到下拉設備中的其餘下拉設備。例如，可以透過第二控制電路850將第二信號輸入到下拉設備中的其餘下拉設備。

在一個示例中，第一延遲碼與第二延遲碼可以不同（例如，以調節工作週期）。在另一示例中，第一延遲碼與第二延遲碼可以相同。例如，在延遲電路610用於插值的情況下，第一延遲碼與第二延遲碼可以相同。

在某些方面，第一延遲碼包括位元（例如，d1＜K-1:0＞）。在這些方面，基於第一延遲碼將第一信號輸入到可程式設計數目的上拉設備包括：對於上拉設備中的每個上拉設備，如果第一延遲碼的位元中的相應位元具有第一邏輯值，則將第一信號輸入到上拉設備。在這些方面，將第二信號輸入到上拉設備中的其餘上拉設備可以包括：對於上拉設備中的每個上拉設備，如果第一延遲碼的位元中的相應位元具有第二邏輯值，則將第二信號輸入到上拉設備。

在某些方面，第二延遲碼包括位元（例如，d2＜L-1:0＞）。在這些方面，基於第二延遲碼將第一信號輸入到可程式設計數目的下拉設備包括：對於下拉設備中的每個下拉設備，如果第二延遲碼的位元中的相應位元具有第一邏輯值，則將第一信號輸入到下拉設備。在這些方面，將第二信號輸入到下拉設備中的其餘下拉設備包括：對於下拉設備中的每個下拉設備，如果第二延遲碼的位元中的相應位元具有第二邏輯值，則將第二信號輸入到下拉設備。

在以下編號的條款中描述實現示例：

1. 一種延遲插值器，包括：

上拉設備，其中所述上拉設備中的每個上拉設備被耦接在電源軌與節點之間；

下拉設備，其中所述下拉設備中的每個下拉設備被耦接在所述節點與地之間；

第一控制電路，被耦接到所述上拉設備，其中所述第一控制電路具有被配置為接收第一信號的第一輸入、被配置為接收相對於所述第一信號延遲的第二信號的第二輸入、以及被配置為接收第一延遲碼的控制輸入；以及

第二控制電路，被耦接到所述下拉設備，其中所述第二控制電路具有被配置為接收所述第一信號的第一輸入、被配置為接收所述第二信號的第二輸入、以及被配置為接收第二延遲碼的控制輸入。

2. 根據條款1所述的延遲插值器，其中所述上拉設備中的每個上拉設備包括具有被耦接到所述第一控制電路的閘極的相應電晶體。

3. 根據條款2所述的延遲插值器，其中所述下拉設備中的每個下拉設備包括具有被耦接到所述第二控制電路的閘極的相應電晶體。

4. 根據條款1至3中任一項所述的延遲插值器，其中所述上拉設備中的每個上拉設備包括相應p型場效應電晶體，所述相應p型場效應電晶體具有被耦接到所述第一控制電路的閘極、被耦接到所述電源軌的源極、以及被耦接到所述節點的汲極。

5. 根據條款1至4中任一項所述的延遲插值器，其中所述下拉設備中的每個下拉設備包括相應n型場效應電晶體，所述相應n型場效應電晶體具有被耦接到所述第二控制電路的閘極、被耦接到所述節點的汲極、以及被耦接到地的源極。

6. 根據條款1至5中任一項所述的延遲插值器，其中所述第一延遲碼與所述第二延遲碼不同。

7. 根據條款1至5中任一項所述的延遲插值器，其中所述第一延遲碼與所述第二延遲碼相同。

8. 根據條款1至7中任一項所述的延遲插值器，還包括輸出緩衝器，所述輸出緩衝器具有輸出和被耦接到所述節點的輸入。

9. 根據條款8所述的延遲插值器，其中所述輸出緩衝器具有上升邊緣閾值和下降邊緣閾值，並且所述輸出緩衝器被配置為當所述輸出緩衝器的所述輸入處的上升邊緣穿過所述上升邊緣閾值時，將所述輸出緩衝器的所述輸出從第一邏輯狀態轉換為第二邏輯狀態，並且當所述輸出緩衝器的所述輸入處的下降邊緣穿過所述下降邊緣閾值時，將所述輸出緩衝器的所述輸出從所述第二邏輯狀態轉換為所述第一邏輯狀態。

10. 根據條款1至9中任一項所述的延遲插值器，還包括被耦接在所述節點與地之間的電容器。

11. 根據條款1至10中任一項所述的延遲插值器，其中：

所述第一延遲碼包括多個位元；

所述第一控制電路包括第一多個控制設備；並且

所述第一多個控制設備中的每個控制設備具有被耦接到所述第一控制電路的所述第一輸入的相應第一輸入、被耦接到所述第一控制電路的所述第二輸入的相應第二輸入、被配置為接收所述第一延遲碼的所述位元中的相應位元的相應控制輸入、以及被耦接到所述上拉設備中的相應上拉設備的相應輸出。

12. 根據條款11所述的延遲插值器，其中所述第一多個控制設備中的每個控制設備被配置為基於所述第一延遲碼的所述位元中的所述相應位元的邏輯值將所述第一信號或所述第二信號輸入到所述上拉設備中的所述相應上拉設備。

13. 根據條款11或12所述的延遲插值器，其中：

所述第二延遲碼包括多個位元；

所述第二控制電路包括第二多個控制設備；並且

所述第二多個控制設備中的每個控制設備具有被耦接到所述第二控制電路的所述第一輸入的相應第一輸入、被耦接到所述第二控制電路的所述第二輸入的相應第二輸入、被配置為接收所述第二延遲碼的所述位元中的相應位元的相應控制輸入、以及被耦接到所述下拉設備中的相應下拉設備的相應輸出。

14. 根據條款13所述的延遲插值器，其中：

所述第一多個控制設備中的每個控制設備被配置為基於所述第一延遲碼的所述位元中的所述相應位元的邏輯值，將所述第一信號或所述第二信號輸入到所述上拉設備中的所述相應上拉設備；並且

所述第二多個控制設備中的每個控制設備被配置為基於所述第二延遲碼的所述位元中的所述相應位元的邏輯值，將所述第一信號或所述第二信號輸入到所述下拉設備中的所述相應下拉設備。

15. 根據條款1至14中任一項所述的延遲插值器，其中所述第一控制電路被配置為基於所述第一延遲碼，將所述第一信號輸入到可程式設計數目的所述上拉設備，並且將所述第二信號輸入到所述上拉設備中的其餘上拉設備。

16. 根據條款1至15中任一項所述的延遲插值器，其中所述第二控制電路被配置為基於所述第二延遲碼將所述第一信號輸入到可程式設計數目的所述下拉設備，並且將所述第二信號輸入到所述下拉設備中的其餘下拉設備。

17. 一種操作延遲插值器的方法，所述延遲插值器包括上拉設備和下拉設備，所述上拉設備被耦接在電源軌與節點之間，所述下拉設備被耦接在所述節點與地之間，所述方法包括：

接收第一信號；

接收相對於所述第一信號延遲的第二信號；

基於第一延遲碼，將所述第一信號輸入到可程式設計數目的所述上拉設備；

將所述第二信號輸入到所述上拉設備中的其餘上拉設備；

基於第二延遲碼，將所述第一信號輸入到可程式設計數目的所述下拉設備；以及

將所述第二信號輸入到所述下拉設備中的其餘下拉設備。

18. 根據條款17所述的方法，其中所述第一延遲碼與所述第二延遲碼不同。

19. 根據條款17所述的方法，其中所述第一延遲碼與所述第二延遲碼相同。

20. 根據條款17至19中任一項所述的方法，其中：

所述第一延遲碼包括位元；並且

基於所述第一延遲碼，將所述第一信號輸入到可程式設計數目的所述上拉設備包括：

對於所述上拉設備中的每個上拉設備，如果所述第一延遲碼的所述位元中的相應位元具有第一邏輯值，則將所述第一信號輸入到所述上拉設備。

21. 根據條款20所述的方法，其中將所述第二信號輸入到所述上拉設備中的其餘上拉設備包括：

對於所述上拉設備中的每個上拉設備，如果所述第一延遲碼的所述位元中的相應位元具有第二邏輯值，則將所述第二信號輸入到所述上拉設備。

22. 根據條款17至21中任一項所述的方法，其中：

所述第二延遲碼包括位元；並且

基於所述第二延遲碼，將所述第一信號輸入到可程式設計數目的所述下拉設備包括：

對於所述下拉設備中的每個下拉設備，如果所述第二延遲碼的所述位元中的相應位元具有第一邏輯值，則將所述第一信號輸入到所述下拉設備。

23. 根據條款22所述的方法，其中將所述第二信號輸入到所述下拉設備中的其餘下拉設備包括：

對於所述下拉設備中的每個下拉設備，如果所述第二延遲碼的所述位元中的相應位元具有第二邏輯值，則將所述第二信號輸入到所述下拉設備。

24. 一種系統，包括：

延遲電路，具有輸入、第一輸出和第二輸出；以及

延遲插值器，包括：

上拉設備，其中所述上拉設備中的每個上拉設備被耦接在電源軌與節點之間；

下拉設備，其中所述下拉設備中的每個下拉設備被耦接在所述節點與地之間；

第一控制電路，被耦接到所述上拉設備，其中所述第一控制電路具有被耦接到所述延遲電路的所述第一輸出的第一輸入、被耦接到所述延遲電路的所述第二輸出的第二輸入、以及被配置為接收第一延遲碼的控制輸入；以及

第二控制電路，被耦接到所述下拉設備，其中所述第二控制電路具有被耦接到所述延遲電路的所述第一輸出的第一輸入、被耦接到所述延遲電路的所述第二輸出的第二輸入、以及被配置為接收第二延遲碼的控制輸入。

25. 根據條款24所述的系統，其中所述延遲電路被配置為在所述延遲電路的所述輸入處接收輸入信號，將所述輸入信號延遲可調諧延遲，以在所述延遲電路的所述第一輸出處提供第一信號，並且將所述輸入信號延遲所述可調諧延遲和附加延遲，以在所述延遲電路的所述第二輸出處提供第二信號。

26. 根據條款25所述的系統，其中所述延遲電路被配置為基於延遲控制信號，將所述可調諧延遲調諧延遲步長的倍數，並且所述附加延遲等於所述延遲步長。

27. 根據條款25或26中任一項所述的系統，其中所述第一控制電路被配置為基於所述第一延遲碼，將所述第一信號輸入到可程式設計數目的所述上拉設備，並且將所述第二信號輸入到所述上拉設備中的其餘上拉設備。

28. 根據條款25至27中任一項所述的系統，其中所述第二控制電路被配置為基於所述第二延遲碼，將所述第一信號輸入到可程式設計數目的所述下拉設備，並且將所述第二信號輸入到所述下拉設備中的其餘下拉設備。

29. 根據條款24至28中任一項所述的系統，其中所述延遲插值器還包括輸出緩衝器，所述輸出緩衝器具有輸出和被耦接到所述節點的輸入。

30. 根據條款29所述的系統，其中所述輸出緩衝器具有上升邊緣閾值和下降邊緣閾值，並且所述輸出緩衝器被配置為當所述輸出緩衝器的所述輸入處的上升邊緣穿過所述上升邊緣閾值時，將所述輸出緩衝器的所述輸出從第一邏輯狀態轉換為第二邏輯狀態，並且當所述輸出緩衝器的所述輸入處的下降邊緣穿過所述下降邊緣閾值時，將所述輸出緩衝器的所述輸出從所述第二邏輯狀態轉換為所述第一邏輯狀態。

31. 根據條款29或30所述的系統，還包括鎖存器，所述鎖存器具有輸出、資料輸入、被耦接到所述輸出緩衝器的所述輸出的時鐘輸入。

32. 根據條款24至31中任一項所述的系統，其中所述第一延遲碼與所述第二延遲碼不同。

33. 根據條款24至31中任一項所述的系統，其中所述第一延遲碼與所述第二延遲碼相同。

34. 根據條款25所述的系統，其中：

所述第一延遲碼包括多個位元；

所述第一控制電路包括第一多個控制設備；並且

所述第一多個控制設備中的每個控制設備具有被耦接到所述第一控制電路的所述第一輸入的相應第一輸入、被耦接到所述第一控制電路的所述第二輸入的相應第二輸入、被配置為接收所述第一延遲碼的所述位元中的相應位元的相應控制輸入、以及被耦接到所述上拉設備中的相應上拉設備的相應輸出。

35. 根據條款34所述的系統，其中所述第一多個控制設備中的每個控制設備被配置為基於所述第一延遲碼的所述位元中的所述相應位元的邏輯值將所述第一信號或所述第二信號輸入到所述上拉設備中的所述相應上拉設備。

36. 根據條款34或35所述的系統，其中：

所述第二延遲碼包括多個位元；

所述第二控制電路包括第二多個控制設備；並且

所述第二多個控制設備中的每個控制設備具有被耦接到所述第二控制電路的所述第一輸入的相應第一輸入、被耦接到所述第二控制電路的所述第二輸入的相應第二輸入、被配置為接收所述第二延遲碼的所述位元中的相應位元的相應控制輸入、以及被耦接到所述下拉設備中的相應下拉設備的相應輸出。

37. 根據條款36所述的系統，其中：

所述第一多個控制設備中的每個控制設備被配置為基於所述第一延遲碼的所述位元中的所述相應位元的邏輯值將所述第一信號或所述第二信號輸入到所述上拉設備中的所述相應上拉設備；以及

所述第二多個控制設備中的每個控制設備被配置為基於所述第二延遲碼的所述位元中的所述相應位元的邏輯值將所述第一信號或所述第二信號輸入到所述下拉設備中的所述相應下拉設備。

38. 根據條款1所述的延遲插值器，其中所述第一信號和所述第二信號是從延遲電路接收的，並且所述第二信號相對於所述第一信號延遲所述延遲電路的延遲步長。

39. 根據條款1或38所述的延遲插值器，其中所述第一信號和所述第二信號是從延遲電路接收的，並且所述延遲電路被配置為透過使用附加延遲設備延遲所述第一信號來提供所述第二信號。

應當理解的是，本公開內容不限於上面用於描述本公開內容的方面的示例性用語。例如，延遲設備也可以稱為延遲級、延遲緩衝器、延遲元件、延遲單元或其他用語。控制設備也可以稱為控制邏輯、控制電路或其他用語。延遲電路也可以稱為延遲線或其他用語。

延遲控制電路650可以用被設計為執行本文中描述的功能的通用處理器、數位訊號處理器（DSP）、特殊應用積體電路（ASIC）、現場可程式設計閘陣列（FPGA）或其他可程式設計邏輯設備、離散硬體元件（例如，邏輯閘）或其任何組合來實現。處理器可以透過執行包括用於執行功能的碼的軟體來執行本文中描述的功能。軟體可以儲存在電腦可讀儲存介質上，諸如RAM、ROM、EEPROM、光碟和/或磁片。

在本公開內容中，“示例性”一詞用於表示“用作示例、實例或說明”。本文中描述為“示例性”的任何實現或方面不必被解釋為比本公開內容的其他方面更優選或有利。同樣，用語“方面”並不要求本公開內容的所有方面都包括所討論的特徵、優點或操作模式。用語“被耦接”在本文中用於指兩個結構之間的直接或間接電性耦接。還應當理解的是，用語“地”可以是指DC地或AC地，並且因此用語“地”涵蓋這兩種可能性。

提供本公開內容的前述描述以使得本領域任何技術人員能夠製作或使用本公開內容。對於本領域技術人員來說，對本公開內容的各種修改將是很清楚的，並且本文中定義的一般原理可以應用於其他變型而不背離本公開內容的精神或範圍。因此，本公開內容不旨在限於本文中描述的示例，而是應當被賦予與本文中公開的原理和新穎特徵一致的最寬範圍。

110:延遲電路 112:輸入 114:輸出 120:粗略延遲電路 122:輸入 124:輸出 130:精細延遲電路 132:輸入 134:輸出 150:延遲控制電路 210-1:延遲設備 210-2:延遲設備 210-(N-1):延遲設備 210-N:延遲設備 212-1:第一輸入 212-2:第一輸入 212-(N-1):第一輸入 212-N:第一輸入 214-1:第一輸出 214-2:第一輸出 214-(N-1)第一輸出 214-N:第一輸出 216-1:第二輸入 216-2:第二輸入 216-(N-1):第二輸入 216-N:第二輸入 218-1:第二輸出 218-2:第二輸出 218-(N-1):第二輸出 218-N:第二輸出 230:正向路徑 235:返回路徑 240:正向方向 245:返回方向 310:延遲設備 312:第一輸入 314:第一輸出 316:第二輸入 318:第二輸出 320:第一延遲緩衝器 322:輸入 324:輸出 330:第二延遲緩衝器 332:輸入 334:輸出 340:第三延遲緩衝器 342:輸入 344:輸出 350:控制線 355:控制線 410-1:延遲設備 410-2:延遲設備 410-3:延遲設備 410-M:延遲設備 412-1:輸入 412-2:輸入 412-3:輸入 412-M:輸入 414-1:輸出 414-2:輸出 414-3:輸出 414-M:輸出 510:延遲設備 512:輸入 514:輸出 520:延遲緩衝器 522:輸入 524:輸出 530:可變電容器 610:延遲電路 612:輸入 614:輸出 620:粗略延遲電路 622:輸入 624:第一輸出 626:第二輸出 630:延遲插值器 634:第一輸入 636:輸入 638:輸出 650:延遲控制電路 710:第一延遲設備 712:第一輸入 714:第一輸出 716:第二輸入 718:第二輸出 720:延遲設備 722:第一輸入 724:第一輸出 726:第二輸入 728:第二輸出 730:延遲設備 732:第一輸入 734:第一輸出 736:第二輸入 738:第二輸出 810-1:上拉設備 810-K:上拉設備 815-1:下拉設備 815-L:下拉設備 820-1:電晶體 820-K:電晶體 825-1:電晶體 825-L:電晶體 830:節點 840:第一控制電路 842:第一輸入 844:第二輸入 845:電容器 846:控制輸入 850:第二控制電路 852:第一輸入 854:第二輸入 856:控制輸入 860:輸出緩衝器 862:輸入 864:輸出 870:電源軌 910-1:控制設備 910-K:控制設備 912-1:第一輸入 912-K:第一輸入 914-1:控制輸入 914-K:控制輸入 916-1:第二輸入 916-K:第二輸入 918-1:輸出 918-K:輸出 920-1:控制設備 920-L:控制設備 922-1:第一輸入 922-L:第一輸入 924-1:控制輸入 924-L:控制輸入 926-1:第二輸入 926-L:第二輸入 928-1:輸出 928-L:輸出 1030:反及閘 1032:第一輸入 1034:第二輸入 1036:輸出 1040:或閘 1042:第一輸入 1044:第二輸入 1046:輸出 1060:反或閘 1062:第一輸入 1064:第二輸入 1066:輸出 1070:及閘 1072:第一輸入 1074:第二輸入 1076:輸出 1110-1:電壓波形 1110-2:電壓波形 1110-3:電壓波形 1110-4:電壓波形 1110-5:電壓波形 1110-6:電壓波形 1110-7:電壓波形 1110-8:電壓波形 1120:閾值 1218:第一反相器 1220:n型場效應電晶體（NFET） 1222:輸入 1224:輸出 1225:p型場效應電晶體（PFET） 1230:第二開關 1232:控制輸入 1235:NFET 1238:閾值電路 1240:PFET 1245:第一開關 1247:控制輸入 1250:NFET 1252:輸入 1254:輸出 1255:PFET 1258:第二反相器 1320:PFET 1330:NFET 1340:反相器 1342:輸入 1344:輸出 1410-1:延遲設備 1410-2:延遲設備 1410-(N-1):延遲設備 1410-N:延遲設備 1430:多工器 1432-1:輸入 1432-2:輸入 1432-(N-1):輸入 1432-N:輸入 1434:輸出 1436:輸入 1440:附加延遲設備 1505:資料介面 1510:工作週期偵測器 1512:輸入 1514:輸出 1520:鎖存器 1522:時鐘輸入 1524:資料輸入 1526:輸出 1600:方法 1610:步驟 1620:步驟 1630:步驟 1640:步驟 1650:步驟 1660:步驟

圖1示出根據本公開內容的某些方面的延遲電路的示例；

圖2示出根據本公開內容的某些方面的粗略延遲電路的示例性實現；

圖3示出根據本公開內容的某些方面的粗略延遲電路中的延遲設備的示例性實現；

圖4示出根據本公開內容的某些方面的精細延遲電路的示例性實現；

圖5示出根據本公開內容的某些方面的精細延遲電路中的延遲設備的示例性實現；

圖6示出根據本公開內容的某些方面的包括延遲插值器的延遲電路的示例；

圖7示出根據本公開內容的某些方面的被配置為輸出兩個延遲信號的粗略延遲電路的示例性實現；

圖8示出根據本公開內容的某些方面的延遲插值器的示例性實現；

圖9示出根據本公開內容的某些方面的第一控制電路和第二控制電路的示例性實現；

圖10示出根據本公開內容的某些方面的第一控制電路和第二控制電路中的控制設備的示例性實現；

圖11是示出根據本公開內容的某些方面的不同延遲設置的示例性波形的圖表；

圖12示出根據本公開內容的某些方面的輸出緩衝器的示例性實現；

圖13示出根據本公開內容的某些方面的輸出緩衝器中的開關的示例性實現；

圖14示出根據本公開內容的某些方面的粗略延遲電路的另一示例性實現；

圖15示出根據本公開內容的某些方面的包括延遲電路的資料介面的示例；以及

圖16是示出根據本公開內容的某些方面的操作延遲插值器的方法的流程圖。

630:延遲插值器

634:第一輸入

636:輸入

638:輸出

810-1:上拉設備

810-K:上拉設備

815-1:下拉設備

815-L:下拉設備

820-1:電晶體

820-K:電晶體

825-1:電晶體

825-L:電晶體

830:節點

840:第一控制電路

842:第一輸入

844:第二輸入

845:電容器

846:控制輸入

850:第二控制電路

852:第一輸入

854:第二輸入

856:控制輸入

860:輸出緩衝器

862:輸入

864:輸出

870:電源軌

Claims (31)

1. 一種延遲插值器，包括： 上拉設備，其中所述上拉設備中的每個上拉設備被耦接在電源軌與節點之間； 下拉設備，其中所述下拉設備中的每個下拉設備被耦接在所述節點與地之間； 第一控制電路，被耦接到所述上拉設備，其中所述第一控制電路具有被配置為接收第一信號的第一輸入、被配置為接收相對於所述第一信號延遲的第二信號的第二輸入、以及被配置為接收第一延遲碼的控制輸入；以及 第二控制電路，被耦接到所述下拉設備，其中所述第二控制電路具有被配置為接收所述第一信號的第一輸入、被配置為接收所述第二信號的第二輸入、以及被配置為接收第二延遲碼的控制輸入。
2. 根據請求項1所述的延遲插值器，其中所述上拉設備中的每個上拉設備包括具有被耦接到所述第一控制電路的閘極的相應電晶體。
3. 根據請求項2所述的延遲插值器，其中所述下拉設備中的每個下拉設備包括具有被耦接到所述第二控制電路的閘極的相應電晶體。
4. 根據請求項1所述的延遲插值器，其中所述上拉設備中的每個上拉設備包括相應p型場效應電晶體，所述相應p型場效應電晶體具有被耦接到所述第一控制電路的閘極、被耦接到所述電源軌的源極、以及被耦接到所述節點的汲極。
5. 根據請求項4所述的延遲插值器，其中所述下拉設備中的每個下拉設備包括相應n型場效應電晶體，所述相應n型場效應電晶體具有被耦接到所述第二控制電路的閘極、被耦接到所述節點的汲極、以及被耦接到地的源極。
6. 根據請求項1所述的延遲插值器，其中所述第一延遲碼與所述第二延遲碼不同。
7. 根據請求項1所述的延遲插值器，其中所述第一延遲碼與所述第二延遲碼相同。
8. 根據請求項1所述的延遲插值器，還包括輸出緩衝器，所述輸出緩衝器具有輸出和被耦接到所述節點的輸入。
9. 根據請求項8所述的延遲插值器，其中所述輸出緩衝器具有上升邊緣閾值和下降邊緣閾值，並且所述輸出緩衝器被配置為當所述輸出緩衝器的所述輸入處的上升邊緣穿過所述上升邊緣閾值時，將所述輸出緩衝器的所述輸出從第一邏輯狀態轉換為第二邏輯狀態，並且當所述輸出緩衝器的所述輸入處的下降邊緣穿過所述下降邊緣閾值時，將所述輸出緩衝器的所述輸出從所述第二邏輯狀態轉換為所述第一邏輯狀態。
10. 根據請求項8所述的延遲插值器，還包括被耦接在所述節點與地之間的電容器。
11. 根據請求項1所述的延遲插值器，其中： 所述第一延遲碼包括多個位元； 所述第一控制電路包括第一多個控制設備；並且 所述第一多個控制設備中的每個控制設備具有被耦接到所述第一控制電路的所述第一輸入的相應第一輸入、被耦接到所述第一控制電路的所述第二輸入的相應第二輸入、被配置為接收所述第一延遲碼的所述位元中的相應位元的相應控制輸入、以及被耦接到所述上拉設備中的相應上拉設備的相應輸出。
12. 根據請求項11所述的延遲插值器，其中所述第一多個控制設備中的每個控制設備被配置為基於所述第一延遲碼的所述位元中的所述相應位元的邏輯值，將所述第一信號或所述第二信號輸入到所述上拉設備中的所述相應上拉設備。
13. 根據請求項11所述的延遲插值器，其中： 所述第二延遲碼包括多個位元； 所述第二控制電路包括第二多個控制設備；並且 所述第二多個控制設備中的每個控制設備具有被耦接到所述第二控制電路的所述第一輸入的相應第一輸入、被耦接到所述第二控制電路的所述第二輸入的相應第二輸入、被配置為接收所述第二延遲碼的所述位元中的相應位元的相應控制輸入、以及被耦接到所述下拉設備中的相應下拉設備的相應輸出。
14. 根據請求項13所述的延遲插值器，其中： 所述第一多個控制設備中的每個控制設備被配置為基於所述第一延遲碼的所述位元中的所述相應位元的邏輯值，將所述第一信號或所述第二信號輸入到所述上拉設備中的所述相應上拉設備；並且 所述第二多個控制設備中的每個控制設備被配置為基於所述第二延遲碼的所述位元中的所述相應位元的邏輯值，將所述第一信號或所述第二信號輸入到所述下拉設備中的所述相應下拉設備。
15. 根據請求項1所述的延遲插值器，其中所述第一控制電路被配置為基於所述第一延遲碼，將所述第一信號輸入到可程式設計數目的所述上拉設備，並且將所述第二信號輸入到所述上拉設備中的其餘上拉設備。
16. 根據請求項15所述的延遲插值器，其中所述第二控制電路被配置為基於所述第二延遲碼，將所述第一信號輸入到可程式設計數目的所述下拉設備，並且將所述第二信號輸入到所述下拉設備中的其餘下拉設備。
17. 一種操作延遲插值器的方法，所述延遲插值器包括上拉設備和下拉設備，所述上拉設備被耦接在電源軌與節點之間，所述下拉設備被耦接在所述節點與地之間，所述方法包括： 接收第一信號； 接收相對於所述第一信號延遲的第二信號； 基於第一延遲碼，將所述第一信號輸入到可程式設計數目的所述上拉設備； 將所述第二信號輸入到所述上拉設備中的其餘上拉設備； 基於第二延遲碼，將所述第一信號輸入到可程式設計數目的所述下拉設備；以及 將所述第二信號輸入到所述下拉設備中的其餘下拉設備。
18. 根據請求項17所述的方法，其中所述第一延遲碼與所述第二延遲碼不同。
19. 根據請求項17所述的方法，其中所述第一延遲碼與所述第二延遲碼相同。
20. 根據請求項17所述的方法，其中： 所述第一延遲碼包括位元；並且 基於所述第一延遲碼，將所述第一信號輸入到可程式設計數目的所述上拉設備包括： 對於所述上拉設備中的每個上拉設備，如果所述第一延遲碼的所述位元中的相應位元具有第一邏輯值，則將所述第一信號輸入到所述上拉設備。
21. 根據請求項20所述的方法，其中將所述第二信號輸入到所述上拉設備中的其餘上拉設備包括： 對於所述上拉設備中的每個上拉設備，如果所述第一延遲碼的所述位元中的相應位元具有第二邏輯值，則將所述第二信號輸入到所述上拉設備。
22. 根據請求項17所述的方法，其中： 所述第二延遲碼包括位元；並且 基於所述第二延遲碼，將所述第一信號輸入到可程式設計數目的所述下拉設備包括： 對於所述下拉設備中的每個下拉設備，如果所述第二延遲碼的所述位元中的相應位元具有第一邏輯值，則將所述第一信號輸入到所述下拉設備。
23. 根據請求項22所述的方法，其中將所述第二信號輸入到所述下拉設備中的其餘下拉設備包括： 對於所述下拉設備中的每個下拉設備，如果所述第二延遲碼的所述位元中的相應位元具有第二邏輯值，則將所述第二信號輸入到所述下拉設備。
24. 一種系統，包括： 延遲電路，具有輸入、第一輸出和第二輸出；以及 延遲插值器，包括： 上拉設備，其中所述上拉設備中的每個上拉設備被耦接在電源軌與節點之間； 下拉設備，其中所述下拉設備中的每個下拉設備被耦接在所述節點與地之間； 第一控制電路，被耦接到所述上拉設備，其中所述第一控制電路具有被耦接到所述延遲電路的所述第一輸出的第一輸入、被耦接到所述延遲電路的所述第二輸出的第二輸入、以及被配置為接收第一延遲碼的控制輸入；以及 第二控制電路，被耦接到所述下拉設備，其中所述第二控制電路具有被耦接到所述延遲電路的所述第一輸出的第一輸入、被耦接到所述延遲電路的所述第二輸出的第二輸入、以及被配置為接收第二延遲碼的控制輸入。
25. 根據請求項24所述的系統，其中所述延遲電路被配置為在所述延遲電路的所述輸入處接收輸入信號，將所述輸入信號延遲可調諧延遲，以在所述延遲電路的所述第一輸出處提供第一信號，並且將所述輸入信號延遲所述可調諧延遲和附加延遲，以在所述延遲電路的所述第二輸出處提供第二信號。
26. 根據請求項25所述的系統，其中所述延遲電路被配置為基於延遲控制信號，將所述可調諧延遲調諧延遲步長的倍數，並且所述附加延遲等於所述延遲步長。
27. 根據請求項25所述的系統，其中所述第一控制電路被配置為基於所述第一延遲碼，將所述第一信號輸入到可程式設計數目的所述上拉設備，並且將所述第二信號輸入到所述上拉設備中的其餘上拉設備。
28. 根據請求項27所述的系統，其中所述第二控制電路被配置為基於所述第二延遲碼，將所述第一信號輸入到可程式設計數目的所述下拉設備，並且將所述第二信號輸入到所述下拉設備中的其餘下拉設備。
29. 根據請求項24所述的系統，其中所述延遲插值器還包括輸出緩衝器，所述輸出緩衝器具有輸出和被耦接到所述節點的輸入。
30. 根據請求項29所述的系統，其中所述輸出緩衝器具有上升邊緣閾值和下降邊緣閾值，並且所述輸出緩衝器被配置為當所述輸出緩衝器的所述輸入處的上升邊緣穿過所述上升邊緣閾值時，將所述輸出緩衝器的所述輸出從第一邏輯狀態轉換為第二邏輯狀態，並且當所述輸出緩衝器的所述輸入處的下降邊緣穿過所述下降邊緣閾值時，將所述輸出緩衝器的所述輸出從所述第二邏輯狀態轉換為所述第一邏輯狀態。
31. 根據請求項29所述的系統，還包括鎖存器，所述鎖存器具有輸出、資料輸入、以及被耦接到所述輸出緩衝器的所述輸出的時鐘輸入。

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