JP3954011B2 - サブシステム間で通信するための方法およびコンピュータ・システム - Google Patents
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Description
「The CoreConnect Bus Architecture」、http://www-3.ibm.com/chips/products/coreconnect
120 クロック信号
130 OPB調停器
140.1 OPBマスタ1
140.2 OPBマスタ2
150.1 OPBスレーブ3
200 システム
210 オンチップ周辺バス(OPB)
215 OPBクロック分配器
220 外部クロック信号
230 OPB調停器
240.1 OPBマスタ1
240.2 OPBマスタ2
250.1 OPBスレーブ3
310 論理回路
312 論理回路セクション
314 論理回路セクション
320 クロック分割器
330 クロック分割器
340 クロック分割器
350 クロック分割器
410 独立クロック動作モード
412 ループ
414 遷移
420 クロック変化モード
422 遷移
430 同期クロック動作モード
432 ループ
434 遷移
440 クロック復元モード
442 遷移
510 マスタ周波数範囲
520 ターゲット周波数範囲
530 共通周波数範囲
Claims (4)
- 一のバスに結合された複数のサブシステムおよび複数のクロック線を介して前記サブシステムにそれぞれ接続されたクロック分配器を備え、前記サブシステム間の通信が、前記バスに対するアクセスを許可された前記サブシステムの1つが前記バスを排他的に使用できるバスベースのプロトコルによって行われ、前記サブシステムがそれぞれのクロック周波数範囲で動作可能であるコンピュータ・システムにおいて、前記サブシステム間で通信するための方法であって、
(a)前記サブシステムが前記バスを介して互いに通信していないときは、前記クロック分配器から前記クロック線を介して前記サブシステムに対し、前記サブシステムそれぞれに固有な範囲内にある所定の独立した周波数で、それぞれのサブシステム・クロック信号を供給することにより、前記サブシステムを独立したクロック周波数でそれぞれ動作させるステップと、
(b)前記バスを介して通信を行うために前記サブシステムのうちの第1のサブシステムおよび第2のサブシステムを選択するステップと、
(c)前記選択された第1のサブシステムおよび前記第2のサブシステムのための一の共有クロック周波数範囲を、前記クロック分配器によって識別するステップと、
(d)前記第1のサブシステムおよび前記第2のサブシステムの間の通信期間中のトランザクションのための単一の共有クロック周波数を、前記クロック分配器によって前記共有クロック周波数範囲内から選択するステップと、
(e)前記クロック分配器から前記第1のサブシステムおよび前記第2のサブシステムに対し、それぞれのクロック線を介してそれぞれのサブシステム・クロック信号を前記選択された単一の共有クロック周波数で供給することにより、前記第1のサブシステムおよび前記第2のサブシステムを、前記通信期間中、前記選択された単一の共有クロック周波数で動作させて、前記第1のサブシステムおよび前記第2のサブシステムの間の通信を行えるようにするとともに、前記サブシステムのうちのその他のサブシステムには、前記クロック分配器からそれぞれのクロック線を介してそれぞれのクロック信号をそれぞれ前記所定の独立した周波数で供給するステップとを含む方法。 - 前記通信の完了に応答して、前記第1のサブシステムおよび前記第2のサブシステムを、それぞれ独立のクロック周波数での動作に復帰させるステップを含む、請求項1に記載の方法。
- 一のバスに結合された複数のサブシステムを備え、前記サブシステム間の通信が、前記バスに対するアクセスを許可された前記サブシステムの1つが前記バスを排他的に使用できるバスベースのプロトコルによって行われ、前記サブシステムがそれぞれのクロック周波数範囲で動作可能であるコンピュータ・システムであって、
第1のモードにおいて、前記サブシステムに、前記サブシステムそれぞれに固有な範囲内にある所定の独立した周波数で、それぞれのサブシステム・クロック信号を供給するように動作可能なクロック分配器と、
前記サブシステムのいくつかによる前記バスに対するアクセス要求を調停するための調停器とを備え、
前記サブシステムのうちの第1のサブシステムが、前記サブシステムのうちの第2のサブシステムと通信するために、前記調停器によって前記バスに対するアクセスを許可されたと判断したことに応答して、前記クロック分配器が、前記第1のサブシステムおよび前記第2のサブシステムのための一の共有クロック周波数範囲を識別し、かつ前記通信のための単一の共有クロック周波数を前記共有クロック周波数範囲内から選択するように動作可能であり、
前記クロック分配器が、前記第1のサブシステム、前記第2のサブシステム、および前記調停器に対しては第2のモードで動作するように動作可能であり、前記第2のモードでは、前記クロック分配器が、前記第1のサブシステム、前記第2のサブシステム、および前記調停器にそれぞれのサブシステム・クロック信号を前記選択された単一の共有クロック周波数で供給し、また前記システム内のその他のサブシステムには、それぞれのサブシステム・クロック信号をそれぞれ前記所定の独立した周波数で供給し、
前記第1のモードおよび前記第2のモードの両方において、前記クロック分配器が、前記サブシステムにそれぞれ接続された複数のクロック線を介して、前記サブシステムにそれぞれのサブシステム・クロック信号を供給する、コンピュータ・システム。 - 前記通信の完了に応答して、前記第1のサブシステムおよび前記第2のサブシステムが、前記第1のモードでの動作に復帰する、請求項3に記載のコンピュータ・システム。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/324,741 US6948017B2 (en) | 2002-12-18 | 2002-12-18 | Method and apparatus having dynamically scalable clock domains for selectively interconnecting subsystems on a synchronous bus |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004199664A JP2004199664A (ja) | 2004-07-15 |
JP3954011B2 true JP3954011B2 (ja) | 2007-08-08 |
Family
ID=32593540
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003394561A Expired - Fee Related JP3954011B2 (ja) | 2002-12-18 | 2003-11-25 | サブシステム間で通信するための方法およびコンピュータ・システム |
Country Status (3)
Country | Link |
---|---|
US (1) | US6948017B2 (ja) |
JP (1) | JP3954011B2 (ja) |
CN (1) | CN1243296C (ja) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7174403B2 (en) * | 2005-02-24 | 2007-02-06 | Qualcomm Incorporated | Plural bus arbitrations per cycle via higher-frequency arbiter |
CN100395714C (zh) * | 2005-05-28 | 2008-06-18 | 鸿富锦精密工业(深圳)有限公司 | 识别中央处理器前端总线的电路 |
JP4624928B2 (ja) * | 2006-01-12 | 2011-02-02 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
DE102008004857B4 (de) | 2008-01-17 | 2013-08-22 | Entropic Communications, Inc. | Verfahren zur Übertragung von Daten zwischen wenigstens zwei Taktdomänen |
WO2009105699A1 (en) | 2008-02-22 | 2009-08-27 | Endologix, Inc. | Design and method of placement of a graft or graft system |
US20110054586A1 (en) | 2009-04-28 | 2011-03-03 | Endologix, Inc. | Apparatus and method of placement of a graft or graft system |
DE102010029349A1 (de) * | 2010-05-27 | 2011-12-01 | Robert Bosch Gmbh | Steuereinheit zum Austausch von Daten mit einer Peripherieeinheit, Peripherieeinheit, und Verfahren zum Datenaustausch |
EP2635241B1 (en) | 2010-11-02 | 2019-02-20 | Endologix, Inc. | Apparatus for placement of a graft or graft system |
WO2012106875A1 (zh) * | 2011-07-08 | 2012-08-16 | 华为技术有限公司 | 一种工作时钟切换方法、智能门控电路及系统 |
CN102722132B (zh) * | 2012-05-25 | 2014-07-30 | 深圳市亿维自动化技术有限公司 | 一种plc扩展总线的动态调频方法及其控制系统 |
KR102206313B1 (ko) | 2014-02-07 | 2021-01-22 | 삼성전자주식회사 | 시스템 인터커넥트 및 시스템 인터커넥트의 동작 방법 |
KR102363181B1 (ko) * | 2015-03-27 | 2022-02-15 | 삼성전자 주식회사 | 기지국의 디지털 신호 처리 장치 및 이의 데이터 처리 방법 |
US10282347B2 (en) * | 2015-04-08 | 2019-05-07 | Louisana State University Research & Technology Foundation | Architecture for configuration of a reconfigurable integrated circuit |
EP3139860B1 (en) | 2015-06-30 | 2024-06-12 | Endologix LLC | Locking assembly for coupling guidewire to delivery system |
US10205672B2 (en) * | 2015-09-11 | 2019-02-12 | Cirrus Logic, Inc. | Multi-device synchronization of devices |
CN106209542B (zh) * | 2016-06-23 | 2019-08-02 | 北京东土科技股份有限公司 | 工业互联网现场层宽带总线架构系统 |
CN113946937B (zh) * | 2021-08-27 | 2023-01-10 | 芯华章科技股份有限公司 | 同步方法及仿真器 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
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-
2002
- 2002-12-18 US US10/324,741 patent/US6948017B2/en not_active Expired - Fee Related
-
2003
- 2003-11-25 JP JP2003394561A patent/JP3954011B2/ja not_active Expired - Fee Related
- 2003-12-16 CN CNB200310121432XA patent/CN1243296C/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN1508646A (zh) | 2004-06-30 |
US20040123178A1 (en) | 2004-06-24 |
JP2004199664A (ja) | 2004-07-15 |
CN1243296C (zh) | 2006-02-22 |
US6948017B2 (en) | 2005-09-20 |
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Legal Events
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A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060425 |
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A601 | Written request for extension of time |
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A602 | Written permission of extension of time |
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