JP2003108516A - 高速バスインタフェース - Google Patents
高速バスインタフェースInfo
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- JP2003108516A JP2003108516A JP2001296164A JP2001296164A JP2003108516A JP 2003108516 A JP2003108516 A JP 2003108516A JP 2001296164 A JP2001296164 A JP 2001296164A JP 2001296164 A JP2001296164 A JP 2001296164A JP 2003108516 A JP2003108516 A JP 2003108516A
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- bus
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Abstract
(57)【要約】
【課題】 本発明は、転送容量を増加し、バスの信号線
数を削減し、信号線の順番を自由に設定できる半導体試
験装置の高速バスインタフェースを提供する。 【解決手段】 半導体試験装置の高速バスインタフェー
スにおいて、バスの信号を受けて、受けた信号の順番を
選択出力する入力部と、入力信号のシリアル信号をパラ
レル信号に変換出力するシリアルパラレル変換部と、パ
ラレル信号をシリアル信号に変換出力するパラレルシリ
アル変換部と、バス信号を出力し、イニシャライズの信
号を後段の入力部に出力する出力部とを具備しているこ
と。
数を削減し、信号線の順番を自由に設定できる半導体試
験装置の高速バスインタフェースを提供する。 【解決手段】 半導体試験装置の高速バスインタフェー
スにおいて、バスの信号を受けて、受けた信号の順番を
選択出力する入力部と、入力信号のシリアル信号をパラ
レル信号に変換出力するシリアルパラレル変換部と、パ
ラレル信号をシリアル信号に変換出力するパラレルシリ
アル変換部と、バス信号を出力し、イニシャライズの信
号を後段の入力部に出力する出力部とを具備しているこ
と。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体試験装置に
おいて、コントローラと各ボード間とに信号を伝送する
高速バスインタフェースに関する。
おいて、コントローラと各ボード間とに信号を伝送する
高速バスインタフェースに関する。
【０００２】
【従来の技術】従来技術の半導体試験装置のバスインタ
フェースの例について、図６と図７とを参照して各構成
と動作について説明する。図７に示すように、従来の半
導体試験装置のバスインタフェースの関連要部は、コン
トローラ１０と、バス１３０と、ボード２３０とで構成
している。
フェースの例について、図６と図７とを参照して各構成
と動作について説明する。図７に示すように、従来の半
導体試験装置のバスインタフェースの関連要部は、コン
トローラ１０と、バス１３０と、ボード２３０とで構成
している。
【０００３】コントローラ１０は、制御信号や情報信号
を入出力するコンピュータ等である。
を入出力するコンピュータ等である。
【０００４】バス１３０は、コントローラ１０と各ボー
ド２３０のコネクタを介してループ状に接続して信号伝
送する伝送線路である。例えば、バス１３０の各信号
は、ツイストペア線を使用して差動信号で受け渡しを行
う。
ド２３０のコネクタを介してループ状に接続して信号伝
送する伝送線路である。例えば、バス１３０の各信号
は、ツイストペア線を使用して差動信号で受け渡しを行
う。
【０００５】ボード２３０は、バスインタフェース２２
０と、信号接続された各ボード内回路１２とで構成して
いる。
０と、信号接続された各ボード内回路１２とで構成して
いる。
【０００６】次に、従来のバスインタフェース２２０に
ついて図６を参照して構成と動作について説明する。図
６に示すように、従来のバスインタフェース２２０は、
バス１３０からの信号を複数のレシーバ３１で受け、受
けた信号をボード内回路１２へ出力し、またバス１３０
へ出力する複数のドライバ４１とで構成している。
ついて図６を参照して構成と動作について説明する。図
６に示すように、従来のバスインタフェース２２０は、
バス１３０からの信号を複数のレシーバ３１で受け、受
けた信号をボード内回路１２へ出力し、またバス１３０
へ出力する複数のドライバ４１とで構成している。
【０００７】例えば、バス１３０から複数のレシーバ３
１に受ける信号は、制御信号のクロック、スタート、Ｄ
ＴＶ（データ有効）、ＬＯＣＫ（割り込み要求ロッ
ク）、その他の６ビットと、情報信号０〜情報信号３１
の３２ビットとがある。
１に受ける信号は、制御信号のクロック、スタート、Ｄ
ＴＶ（データ有効）、ＬＯＣＫ（割り込み要求ロッ
ク）、その他の６ビットと、情報信号０〜情報信号３１
の３２ビットとがある。
【０００８】次に、バスインタフェース２２０のクロッ
クは１０ＭＨｚ（周期：１００ｎｓ）で、データ幅が３
２ビットのバスによる情報信号転送量をデータバースト
転送とデータ１ワード転送との場合について説明する。
ここで、データバースト転送は、最初にアドレスを転送
し、データを連続して転送する方式で、データ１ワード
転送は、アドレスに対してデータを１ワードずつ転送す
る方式である。
クは１０ＭＨｚ（周期：１００ｎｓ）で、データ幅が３
２ビットのバスによる情報信号転送量をデータバースト
転送とデータ１ワード転送との場合について説明する。
ここで、データバースト転送は、最初にアドレスを転送
し、データを連続して転送する方式で、データ１ワード
転送は、アドレスに対してデータを１ワードずつ転送す
る方式である。
【０００９】データバースト転送の場合、情報信号線１
組で１秒で転送できるバーストデータのビット転送量
は、最初のアドレス信号の１００ｎｓを控除すると下記
式（１）となる。 （１ｓ−１００ｎｓ）／１００ｎｓ≒１０Ｍビット ・・・・・（１） 従って、情報信号線３２組で転送できるバイト（８ビッ
ト）転送量は、下記式（２）となる。 １０（Ｍビット）×３２／８ビット＝４０ＭＢ／ｓ ・・・・・（２）
組で１秒で転送できるバーストデータのビット転送量
は、最初のアドレス信号の１００ｎｓを控除すると下記
式（１）となる。 （１ｓ−１００ｎｓ）／１００ｎｓ≒１０Ｍビット ・・・・・（１） 従って、情報信号線３２組で転送できるバイト（８ビッ
ト）転送量は、下記式（２）となる。 １０（Ｍビット）×３２／８ビット＝４０ＭＢ／ｓ ・・・・・（２）
【００１０】データ１ワード転送の場合、情報信号線１
組で１秒で転送できるビット転送量は下記式（３）とな
る。 １ｓ／（１００ｎｓ＋１００ｎｓ）＝５Ｍビット ・・・・・（３） 従って、情報信号線３２組で転送できるバイト（８ビッ
ト）転送量は、下記式（４）となる。 ５（Ｍビット）×３２／８ビット＝２０ＭＢ／ｓ ・・・・・（４）
組で１秒で転送できるビット転送量は下記式（３）とな
る。 １ｓ／（１００ｎｓ＋１００ｎｓ）＝５Ｍビット ・・・・・（３） 従って、情報信号線３２組で転送できるバイト（８ビッ
ト）転送量は、下記式（４）となる。 ５（Ｍビット）×３２／８ビット＝２０ＭＢ／ｓ ・・・・・（４）
【００１１】半導体試験装置では各ボードに機能が集約
され、他のボード間と多くの信号をやりとりするように
なり、そのため信号接続するコネクタの余裕が無くなっ
てきている。また、半導体試験装置の試験パターンと被
試験デバイスＤＵＴのピン数の増大によりデータ転送量
が増加した。さらに、従来のバスインタフェースでは信
号の順番が固定されていて設計上の容易性がなかった。
され、他のボード間と多くの信号をやりとりするように
なり、そのため信号接続するコネクタの余裕が無くなっ
てきている。また、半導体試験装置の試験パターンと被
試験デバイスＤＵＴのピン数の増大によりデータ転送量
が増加した。さらに、従来のバスインタフェースでは信
号の順番が固定されていて設計上の容易性がなかった。
【００１２】
【発明が解決しようとする課題】上記説明のように、従
来のバスインタフェースは、転送容量が少ない、信号線
数が多い、バスの信号の順番が固定されている、などの
実用上の問題があった。そこで、本発明は、こうした問
題に鑑みなされたもので、その目的は、転送容量を増加
し、バスの信号線数を削減し、信号線の順番を自由に設
定できる半導体試験装置の高速バスインタフェースを提
供することにある。
来のバスインタフェースは、転送容量が少ない、信号線
数が多い、バスの信号の順番が固定されている、などの
実用上の問題があった。そこで、本発明は、こうした問
題に鑑みなされたもので、その目的は、転送容量を増加
し、バスの信号線数を削減し、信号線の順番を自由に設
定できる半導体試験装置の高速バスインタフェースを提
供することにある。
【００１３】
【課題を解決するための手段】即ち、上記目的を達成す
るためになされた本発明の第１は、半導体試験装置の高
速バスインタフェースにおいて、バスの信号を受けて、
受けた信号の順番を選択出力する入力部と、入力信号の
シリアル信号をパラレル信号に変換出力するシリアルパ
ラレル変換部と、パラレル信号をシリアル信号に変換出
力するパラレルシリアル変換部と、バス信号を出力し、
イニシャライズの信号を後段の入力部に出力する出力部
と、を具備していることを特徴とした高速バスインタフ
ェースを要旨としている。
るためになされた本発明の第１は、半導体試験装置の高
速バスインタフェースにおいて、バスの信号を受けて、
受けた信号の順番を選択出力する入力部と、入力信号の
シリアル信号をパラレル信号に変換出力するシリアルパ
ラレル変換部と、パラレル信号をシリアル信号に変換出
力するパラレルシリアル変換部と、バス信号を出力し、
イニシャライズの信号を後段の入力部に出力する出力部
と、を具備していることを特徴とした高速バスインタフ
ェースを要旨としている。
【００１４】また、上記目的を達成するためになされた
本発明の第２は、前記パラレルシリアル変換した信号に
パリティチェックの信号を付加するパリティジェネレー
タ部と、前記入力部の出力信号を受けてパリティチェッ
クするパリティチェック部とを設けた請求項１記載の高
速バスインタフェースを要旨としている。
本発明の第２は、前記パラレルシリアル変換した信号に
パリティチェックの信号を付加するパリティジェネレー
タ部と、前記入力部の出力信号を受けてパリティチェッ
クするパリティチェック部とを設けた請求項１記載の高
速バスインタフェースを要旨としている。
【００１５】また、上記目的を達成するためになされた
本発明の第３は、本発明第１記載の入力部が、バスの信
号を受ける複数のレシーバと、該レシーバで受けた信号
を制御信号で可変遅延出力する可変遅延回路と、該可変
遅延回路の出力とクロックとを受けてクロックのステッ
プで遅延出力できる縦接した複数のフリップフロップ
と、該フリップフロップの複数の出力を受けて、また選
択信号により所定の順序で信号を出力するマルチプレク
サと、を具備していることを特徴とした高速バスインタ
フェースを要旨としている。
本発明の第３は、本発明第１記載の入力部が、バスの信
号を受ける複数のレシーバと、該レシーバで受けた信号
を制御信号で可変遅延出力する可変遅延回路と、該可変
遅延回路の出力とクロックとを受けてクロックのステッ
プで遅延出力できる縦接した複数のフリップフロップ
と、該フリップフロップの複数の出力を受けて、また選
択信号により所定の順序で信号を出力するマルチプレク
サと、を具備していることを特徴とした高速バスインタ
フェースを要旨としている。
【００１６】
【発明の実施の形態】本発明の実施例について、図１〜
図５を参照して構成と動作について説明する。図５に示
すように、本発明の半導体試験装置の高速バスインタフ
ェースの関連要部は、コントローラ１０と、バス１１０
と、ボード２００とで構成している。
図５を参照して構成と動作について説明する。図５に示
すように、本発明の半導体試験装置の高速バスインタフ
ェースの関連要部は、コントローラ１０と、バス１１０
と、ボード２００とで構成している。
【００１７】コントローラ１０は、従来技術の構成と同
じで、制御信号や情報信号を入出力するコンピュータ等
である。
じで、制御信号や情報信号を入出力するコンピュータ等
である。
【００１８】バス１１０は、コントローラ１０と各ボー
ド２００のコネクタを介してループ状に接続して信号伝
送する伝送線路である。例えば、バス１１０の各信号
は、ツイストペア線を使用して差動信号で受け渡しを行
う。
ド２００のコネクタを介してループ状に接続して信号伝
送する伝送線路である。例えば、バス１１０の各信号
は、ツイストペア線を使用して差動信号で受け渡しを行
う。
【００１９】ボード２００は、高速バスインタフェース
２１０と、内部バス１２０で接続された各ボード内回路
１１とで構成している。
２１０と、内部バス１２０で接続された各ボード内回路
１１とで構成している。
【００２０】次に、本発明の高速バスインタフェース２
１０について、図１を参照して各構成と動作について説
明する。図１に示すように、本発明の高速バスインタフ
ェース２１０は、入力部１と、制御部２と、パリティチ
ェック部３と、シリアルパラレル変換部４と、ボード内
インタフェース５と、パラレルシリアル変換部６と、パ
リティジェネレータ部７と、出力部８と、制御部９とで
構成している。
１０について、図１を参照して各構成と動作について説
明する。図１に示すように、本発明の高速バスインタフ
ェース２１０は、入力部１と、制御部２と、パリティチ
ェック部３と、シリアルパラレル変換部４と、ボード内
インタフェース５と、パラレルシリアル変換部６と、パ
リティジェネレータ部７と、出力部８と、制御部９とで
構成している。
【００２１】入力部１は、図３に示すように、レシーバ
３１と、可変遅延回路５１と、フリップフロップ６１、
６２、６３、６４と、マルチプレクサ７０とで構成して
いる。
３１と、可変遅延回路５１と、フリップフロップ６１、
６２、６３、６４と、マルチプレクサ７０とで構成して
いる。
【００２２】バス１３０からのクロック以外の５ビット
の差動信号を各レシーバ３１で受け、その信号を可変遅
延回路５１で制御部２からの信号で遅延させ、次のフリ
ップフロップ６１のデータとクロックとのタイミングを
それぞれ合わせて出力している。ここで、５ビットの信
号は決まった順番の並びである必要はなく、また位相も
ずれていてもかまわない。
の差動信号を各レシーバ３１で受け、その信号を可変遅
延回路５１で制御部２からの信号で遅延させ、次のフリ
ップフロップ６１のデータとクロックとのタイミングを
それぞれ合わせて出力している。ここで、５ビットの信
号は決まった順番の並びである必要はなく、また位相も
ずれていてもかまわない。
【００２３】さらに、フリップフロップ６１にフリップ
フロップ６２とフリップフロップ６３とを縦接させて、
マルチプレクサ７０に各出力を接続している。
フロップ６２とフリップフロップ６３とを縦接させて、
マルチプレクサ７０に各出力を接続している。
【００２４】マルチプレクサ７０は、制御部２からの選
択信号で、信号の順番を選択し、各信号のフリップフロ
ップ６１、６２、６３からの出力を選択して出力し、そ
の出力をフリップフロップ６４でラッチして、シリアル
パラレル変換部４へ出力している。
択信号で、信号の順番を選択し、各信号のフリップフロ
ップ６１、６２、６３からの出力を選択して出力し、そ
の出力をフリップフロップ６４でラッチして、シリアル
パラレル変換部４へ出力している。
【００２５】また、バス１３０からのクロック（ＣＬ
Ｋ）は、インタフェース内の各フリップフロップ６１、
６２、６３、６４等へ供給している。なお、本実施例で
は差動入出力の方式としたが、クロックは高周波信号な
ので、伝送線として同軸線を使用したアンバランス入出
力の方式としても良い。
Ｋ）は、インタフェース内の各フリップフロップ６１、
６２、６３、６４等へ供給している。なお、本実施例で
は差動入出力の方式としたが、クロックは高周波信号な
ので、伝送線として同軸線を使用したアンバランス入出
力の方式としても良い。
【００２６】図１に示す、制御部２は、図１に示すよう
に、各種の制御を行うが、主な制御としてイニシャライ
ズ（初期化）をおこなう場合、制御部２から前段の出力
部８の制御部９に電源が投入されたときに低速のシリア
ル命令を出力して入力部の回路の設定を自動的におこな
う。
に、各種の制御を行うが、主な制御としてイニシャライ
ズ（初期化）をおこなう場合、制御部２から前段の出力
部８の制御部９に電源が投入されたときに低速のシリア
ル命令を出力して入力部の回路の設定を自動的におこな
う。
【００２７】パリティチェック部３は、パリティ信号の
付加されたバス信号が正しいかどうかのチェックをおこ
なう。
付加されたバス信号が正しいかどうかのチェックをおこ
なう。
【００２８】シリアルパラレル変換部４は、シリアル転
送された４ビットの情報信号を３２ビットのパラレルの
アドレスやデータ等に変換し、データ幅を大きくし転送
の周波数を低くする。
送された４ビットの情報信号を３２ビットのパラレルの
アドレスやデータ等に変換し、データ幅を大きくし転送
の周波数を低くする。
【００２９】ボード内インタフェース５は、パラレル信
号を図５に示す内部バス１２０の仕様に変換し、また内
部バス１２０の信号をパラレル信号に変換する回路で、
バッファ機能を持たせることにより高速信号の転送に対
応できる。
号を図５に示す内部バス１２０の仕様に変換し、また内
部バス１２０の信号をパラレル信号に変換する回路で、
バッファ機能を持たせることにより高速信号の転送に対
応できる。
【００３０】図１に示す、パラレルシリアル変換部６
は、ボード内インタフェース５からの３２ビットのパラ
レル信号を４ビットのシリアル信号に変換する。
は、ボード内インタフェース５からの３２ビットのパラ
レル信号を４ビットのシリアル信号に変換する。
【００３１】パリティジェネレータ部７は、シリアル信
号にパリティ信号を付加して出力する回路である。
号にパリティ信号を付加して出力する回路である。
【００３２】出力部８は、図４に示すように、スイッチ
９１と、フリップフロップ６５と、ドライバ４１とで構
成している。スイッチ９１は、バス信号を伝送するとき
はａ側に、制御部９から出力するイニシャライズのパタ
ーンを選択するときはｂ側に、制御部９からの制御信号
で切り換えて出力する。フリップフロップ６５は、スイ
ッチ９１からの信号をクロックでラッチしてドライバ４
１へ出力する。ドライバ４１は、信号を差動信号として
バス１１０へ出力する。
９１と、フリップフロップ６５と、ドライバ４１とで構
成している。スイッチ９１は、バス信号を伝送するとき
はａ側に、制御部９から出力するイニシャライズのパタ
ーンを選択するときはｂ側に、制御部９からの制御信号
で切り換えて出力する。フリップフロップ６５は、スイ
ッチ９１からの信号をクロックでラッチしてドライバ４
１へ出力する。ドライバ４１は、信号を差動信号として
バス１１０へ出力する。
【００３３】制御部９は、後段のボード２００の制御部
２からシリアル信号で制御信号を受けてイニシャライズ
信号の発生とスイッチ９１の切り換え制御をする。
２からシリアル信号で制御信号を受けてイニシャライズ
信号の発生とスイッチ９１の切り換え制御をする。
【００３４】次に、入力部１をイニシャライズする方法
について図３を参照して説明する。５ビットの各入力信
号は、可変遅延回路５１により遅延時間を変化させて次
のフリップフロップ６１のセットアップタイムとホール
ドタイムの裕度が最大となるようにタイミングを合わせ
る。また、決まった順番の並びとなっていない５ビット
の各信号をマルチプレクサ７０により所定の順番となる
ように選択し、また各信号はフリップフロップ６１、６
２、６３の出力位相から１ｎｓステップで選択して設定
する。従って、イニシャライズにより高速バスインタフ
ェースとしての安定性と簡便性を持たせることができ
る。なお、図５に示すコントローラ１０にもインタフェ
ース部分はボード２００と同様の機能を設け、コントロ
ーラ１０に接続されたボード２００の入力部１のイニシ
ャライズを同様におこなう。
について図３を参照して説明する。５ビットの各入力信
号は、可変遅延回路５１により遅延時間を変化させて次
のフリップフロップ６１のセットアップタイムとホール
ドタイムの裕度が最大となるようにタイミングを合わせ
る。また、決まった順番の並びとなっていない５ビット
の各信号をマルチプレクサ７０により所定の順番となる
ように選択し、また各信号はフリップフロップ６１、６
２、６３の出力位相から１ｎｓステップで選択して設定
する。従って、イニシャライズにより高速バスインタフ
ェースとしての安定性と簡便性を持たせることができ
る。なお、図５に示すコントローラ１０にもインタフェ
ース部分はボード２００と同様の機能を設け、コントロ
ーラ１０に接続されたボード２００の入力部１のイニシ
ャライズを同様におこなう。
【００３５】次に、本発明の高速バスインタフェースの
信号について、図２のタイミングチャートを参照して説
明する。本発明の高速バスインタフェースは、例えば、
クロック、スタート信号、情報信号（ビット０、ビット
１、ビット２、ビット３）の６種類の信号で構成してい
る。
信号について、図２のタイミングチャートを参照して説
明する。本発明の高速バスインタフェースは、例えば、
クロック、スタート信号、情報信号（ビット０、ビット
１、ビット２、ビット３）の６種類の信号で構成してい
る。
【００３６】クロックは、例えば、周波数１ＧＨｚ（周
期：１ｎｓ）の信号を使用する。スタート信号の最初の
１ビットはコマンドビットとし、最後の２ビットをパリ
ティビットとする。例えば、情報信号の４ビット幅で、
コマンドとしてＤＴＶ（データ有効）、ＬＯＣＫ（割り
込み要求ロック）、その他の１６種類のコマンドが送信
できる。また、情報信号の４ビット幅で、コマンドビッ
トに続く３２ビットをアドレスとし、次の３２ビットを
データとし、さらに次の２ビットでパリティチェックと
して送信する。
期：１ｎｓ）の信号を使用する。スタート信号の最初の
１ビットはコマンドビットとし、最後の２ビットをパリ
ティビットとする。例えば、情報信号の４ビット幅で、
コマンドとしてＤＴＶ（データ有効）、ＬＯＣＫ（割り
込み要求ロック）、その他の１６種類のコマンドが送信
できる。また、情報信号の４ビット幅で、コマンドビッ
トに続く３２ビットをアドレスとし、次の３２ビットを
データとし、さらに次の２ビットでパリティチェックと
して送信する。
【００３７】次に、本発明の高速バスインタフェースの
クロックが１ＧＨｚ（周期：１ｎｓ）で、情報信号幅が
４ビットのバスによる情報信号転送容量をデータ１６ワ
ードバースト転送とデータ１ワード転送との場合につい
て説明する。ここで、データ１６ワードバースト転送
は、最初にアドレスを転送し、データを連続して１６ワ
ード転送する方式で、データ１ワード転送は、アドレス
に対してデータを１ワードずつ転送する方式である。
クロックが１ＧＨｚ（周期：１ｎｓ）で、情報信号幅が
４ビットのバスによる情報信号転送容量をデータ１６ワ
ードバースト転送とデータ１ワード転送との場合につい
て説明する。ここで、データ１６ワードバースト転送
は、最初にアドレスを転送し、データを連続して１６ワ
ード転送する方式で、データ１ワード転送は、アドレス
に対してデータを１ワードずつ転送する方式である。
【００３８】本発明の方式により１秒で転送できる１６
ワードバーストによるデータのビット転送回数は、下記
式（５）となる。アドレス３２ビットの転送時間（４ビ
ット×８回＝３２ビット）＝８ｎｓデータ３２ビットの
転送時間（４ビット×８回＝３２ビット）＝８ｎｓ １ｓ／（１＋８＋８×１６＋２）ｎｓ＝１ｓ／１３９ｎｓ・・・・・（５） 従って、情報信号線で転送できるデータ１６ワードバー
スト転送によるバイト（８ビット）転送量は、下記式
（６）となる。 （１ｓ／１３９ｎｓ）×（３２／８）×１６≒４６０ＭＢ／ｓ・・・・・（６ ）
ワードバーストによるデータのビット転送回数は、下記
式（５）となる。アドレス３２ビットの転送時間（４ビ
ット×８回＝３２ビット）＝８ｎｓデータ３２ビットの
転送時間（４ビット×８回＝３２ビット）＝８ｎｓ １ｓ／（１＋８＋８×１６＋２）ｎｓ＝１ｓ／１３９ｎｓ・・・・・（５） 従って、情報信号線で転送できるデータ１６ワードバー
スト転送によるバイト（８ビット）転送量は、下記式
（６）となる。 （１ｓ／１３９ｎｓ）×（３２／８）×１６≒４６０ＭＢ／ｓ・・・・・（６ ）
【００３９】データ１ワード転送の場合、１秒で転送で
きる回数は、下記式（７）となる。アドレス３２ビット
の転送時間（４ビット×８回＝３２ビット）＝８ｎｓデ
ータ３２ビットの転送時間（４ビット×８回＝３２ビッ
ト）＝８ｎｓ １ｓ／（１＋８＋８＋２）ｎｓ＝１ｓ／１９ｎｓ ・・・・・（７） 従って、情報信号線で転送できるデータ１６ワードバー
スト転送によるバイト（８ビット）転送量は、下記式
（８）となる。 （１ｓ／１９ｎｓ）×（３２／８）≒２１０ＭＢ／ｓ ・・・・・（８）
きる回数は、下記式（７）となる。アドレス３２ビット
の転送時間（４ビット×８回＝３２ビット）＝８ｎｓデ
ータ３２ビットの転送時間（４ビット×８回＝３２ビッ
ト）＝８ｎｓ １ｓ／（１＋８＋８＋２）ｎｓ＝１ｓ／１９ｎｓ ・・・・・（７） 従って、情報信号線で転送できるデータ１６ワードバー
スト転送によるバイト（８ビット）転送量は、下記式
（８）となる。 （１ｓ／１９ｎｓ）×（３２／８）≒２１０ＭＢ／ｓ ・・・・・（８）
【００４０】従って、従来のバスインタフェースに比較
して本発明の高速バスインタフェースでは１０倍以上の
データ転送量が得られる。従来のバスインタフェース
は、３２ビット幅の情報信号を伝送する場合、４０本程
度のツイスト線が必要であったが、本発明の高速バスイ
ンタフェースでは６本のツイスト線で伝送できる。ま
た、制御信号もクロックとスタート信号以外は情報信号
線の４本のコマンドの４ビットで１６種類も伝送できる
のでバスの本数を少なくできる。さらに、従来のバスイ
ンタフェースでは信号の順番が固定されていて設計上の
容易性が少なかったが、本発明の高速バスインタフェー
スでは信号の順番が任意に設定できるので設計の容易性
が高い。
して本発明の高速バスインタフェースでは１０倍以上の
データ転送量が得られる。従来のバスインタフェース
は、３２ビット幅の情報信号を伝送する場合、４０本程
度のツイスト線が必要であったが、本発明の高速バスイ
ンタフェースでは６本のツイスト線で伝送できる。ま
た、制御信号もクロックとスタート信号以外は情報信号
線の４本のコマンドの４ビットで１６種類も伝送できる
のでバスの本数を少なくできる。さらに、従来のバスイ
ンタフェースでは信号の順番が固定されていて設計上の
容易性が少なかったが、本発明の高速バスインタフェー
スでは信号の順番が任意に設定できるので設計の容易性
が高い。
【００４１】
【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。即ち、
本発明の半導体試験装置のバスインタフェースは従来に
比して、転送容量を増加でき、バスの信号線数を削減で
き、信号線の順番を自由に設定できる効果がある。
施され、以下に記載されるような効果を奏する。即ち、
本発明の半導体試験装置のバスインタフェースは従来に
比して、転送容量を増加でき、バスの信号線数を削減で
き、信号線の順番を自由に設定できる効果がある。
【図１】本発明の高速バスインタフェースのブロック図
である。
である。
【図２】本発明の高速バスインタフェースのタイミング
チャートである。
チャートである。
【図３】本発明の高速バスインタフェースの入力部の回
路図である。
路図である。
【図４】本発明の高速バスインタフェースの出力部の回
路図である。
路図である。
【図５】本発明の高速バスインタフェースの接続図であ
る。
る。
【図６】従来のバスインタフェースの回路図である。
【図７】従来のバスインタフェースの接続図である。
１ 入力部
２ 制御部
３ パリティチェック部
４ シリアルパラレル変換部
５ ボード内インタフェース
６ パラレルシリアル変換部
７ パリティジェネレータ部
８ 出力部
９ 制御部
１０ コントローラ
１１、１２ ボード内回路
３１ レシーバ
４１ ドライバ
５１ 可変遅延回路
６１、６２、６３、６４ フリップフロップ
７０ マルチプレクサ
１１０ バスライン
１２０ 内部バス
１３０ バス
２００、２３０ ボード
２１０ 高速バスインタフェース
２２０ バスインタフェース
Claims (3)
- 【請求項１】 半導体試験装置の高速バスインタフェー
スにおいて、 バスの信号を受けて、受けた信号の順番を選択出力する
入力部と、 入力信号のシリアル信号をパラレル信号に変換出力する
シリアルパラレル変換部と、 パラレル信号をシリアル信号に変換出力するパラレルシ
リアル変換部と、 バス信号を出力し、イニシャライズの信号を後段の入力
部に出力する出力部と、 を具備していることを特徴とした高速バスインタフェー
ス。 - 【請求項２】 前記パラレルシリアル変換した信号にパ
リティチェックの信号を付加するパリティジェネレータ
部と、前記入力部の出力信号を受けてパリティチェック
するパリティチェック部とを設けた請求項１記載の高速
バスインタフェース。 - 【請求項３】 請求項１記載の入力部は、 バスの信号を受ける複数のレシーバと、 該レシーバで受けた信号を制御信号で可変遅延出力する
可変遅延回路と、 該可変遅延回路の出力とクロックとを受けてクロックの
ステップで遅延出力できる縦接した複数のフリップフロ
ップと、 該フリップフロップの複数の出力を受けて、また選択信
号により所定の順序で信号を出力するマルチプレクサ
と、 を具備していることを特徴とした高速バスインタフェー
ス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001296164A JP2003108516A (ja) | 2001-09-27 | 2001-09-27 | 高速バスインタフェース |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001296164A JP2003108516A (ja) | 2001-09-27 | 2001-09-27 | 高速バスインタフェース |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003108516A true JP2003108516A (ja) | 2003-04-11 |
Family
ID=19117458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001296164A Withdrawn JP2003108516A (ja) | 2001-09-27 | 2001-09-27 | 高速バスインタフェース |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003108516A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7847595B2 (en) | 2006-01-26 | 2010-12-07 | Nec Corporation | Input circuit and semiconductor integrated circuit comprising the input circuit |
-
2001
- 2001-09-27 JP JP2001296164A patent/JP2003108516A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7847595B2 (en) | 2006-01-26 | 2010-12-07 | Nec Corporation | Input circuit and semiconductor integrated circuit comprising the input circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20081202 |