JP2003108516A - 高速バスインタフェース - Google Patents
高速バスインタフェースInfo
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- JP2003108516A JP2003108516A JP2001296164A JP2001296164A JP2003108516A JP 2003108516 A JP2003108516 A JP 2003108516A JP 2001296164 A JP2001296164 A JP 2001296164A JP 2001296164 A JP2001296164 A JP 2001296164A JP 2003108516 A JP2003108516 A JP 2003108516A
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- parallel
- serial
- bus
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Abstract
(57)【要約】
【課題】 本発明は、転送容量を増加し、バスの信号線
数を削減し、信号線の順番を自由に設定できる半導体試
験装置の高速バスインタフェースを提供する。 【解決手段】 半導体試験装置の高速バスインタフェー
スにおいて、バスの信号を受けて、受けた信号の順番を
選択出力する入力部と、入力信号のシリアル信号をパラ
レル信号に変換出力するシリアルパラレル変換部と、パ
ラレル信号をシリアル信号に変換出力するパラレルシリ
アル変換部と、バス信号を出力し、イニシャライズの信
号を後段の入力部に出力する出力部とを具備しているこ
と。
数を削減し、信号線の順番を自由に設定できる半導体試
験装置の高速バスインタフェースを提供する。 【解決手段】 半導体試験装置の高速バスインタフェー
スにおいて、バスの信号を受けて、受けた信号の順番を
選択出力する入力部と、入力信号のシリアル信号をパラ
レル信号に変換出力するシリアルパラレル変換部と、パ
ラレル信号をシリアル信号に変換出力するパラレルシリ
アル変換部と、バス信号を出力し、イニシャライズの信
号を後段の入力部に出力する出力部とを具備しているこ
と。
Description
【0001】
【発明の属する技術分野】本発明は、半導体試験装置に
おいて、コントローラと各ボード間とに信号を伝送する
高速バスインタフェースに関する。
おいて、コントローラと各ボード間とに信号を伝送する
高速バスインタフェースに関する。
【0002】
【従来の技術】従来技術の半導体試験装置のバスインタ
フェースの例について、図6と図7とを参照して各構成
と動作について説明する。図7に示すように、従来の半
導体試験装置のバスインタフェースの関連要部は、コン
トローラ10と、バス130と、ボード230とで構成
している。
フェースの例について、図6と図7とを参照して各構成
と動作について説明する。図7に示すように、従来の半
導体試験装置のバスインタフェースの関連要部は、コン
トローラ10と、バス130と、ボード230とで構成
している。
【0003】コントローラ10は、制御信号や情報信号
を入出力するコンピュータ等である。
を入出力するコンピュータ等である。
【0004】バス130は、コントローラ10と各ボー
ド230のコネクタを介してループ状に接続して信号伝
送する伝送線路である。例えば、バス130の各信号
は、ツイストペア線を使用して差動信号で受け渡しを行
う。
ド230のコネクタを介してループ状に接続して信号伝
送する伝送線路である。例えば、バス130の各信号
は、ツイストペア線を使用して差動信号で受け渡しを行
う。
【0005】ボード230は、バスインタフェース22
0と、信号接続された各ボード内回路12とで構成して
いる。
0と、信号接続された各ボード内回路12とで構成して
いる。
【0006】次に、従来のバスインタフェース220に
ついて図6を参照して構成と動作について説明する。図
6に示すように、従来のバスインタフェース220は、
バス130からの信号を複数のレシーバ31で受け、受
けた信号をボード内回路12へ出力し、またバス130
へ出力する複数のドライバ41とで構成している。
ついて図6を参照して構成と動作について説明する。図
6に示すように、従来のバスインタフェース220は、
バス130からの信号を複数のレシーバ31で受け、受
けた信号をボード内回路12へ出力し、またバス130
へ出力する複数のドライバ41とで構成している。
【0007】例えば、バス130から複数のレシーバ3
1に受ける信号は、制御信号のクロック、スタート、D
TV(データ有効)、LOCK(割り込み要求ロッ
ク)、その他の6ビットと、情報信号0〜情報信号31
の32ビットとがある。
1に受ける信号は、制御信号のクロック、スタート、D
TV(データ有効)、LOCK(割り込み要求ロッ
ク)、その他の6ビットと、情報信号0〜情報信号31
の32ビットとがある。
【0008】次に、バスインタフェース220のクロッ
クは10MHz(周期:100ns)で、データ幅が3
2ビットのバスによる情報信号転送量をデータバースト
転送とデータ1ワード転送との場合について説明する。
ここで、データバースト転送は、最初にアドレスを転送
し、データを連続して転送する方式で、データ1ワード
転送は、アドレスに対してデータを1ワードずつ転送す
る方式である。
クは10MHz(周期:100ns)で、データ幅が3
2ビットのバスによる情報信号転送量をデータバースト
転送とデータ1ワード転送との場合について説明する。
ここで、データバースト転送は、最初にアドレスを転送
し、データを連続して転送する方式で、データ1ワード
転送は、アドレスに対してデータを1ワードずつ転送す
る方式である。
【0009】データバースト転送の場合、情報信号線1
組で1秒で転送できるバーストデータのビット転送量
は、最初のアドレス信号の100nsを控除すると下記
式(1)となる。 (1s−100ns)/100ns≒10Mビット ・・・・・(1) 従って、情報信号線32組で転送できるバイト(8ビッ
ト)転送量は、下記式(2)となる。 10(Mビット)×32/8ビット=40MB/s ・・・・・(2)
組で1秒で転送できるバーストデータのビット転送量
は、最初のアドレス信号の100nsを控除すると下記
式(1)となる。 (1s−100ns)/100ns≒10Mビット ・・・・・(1) 従って、情報信号線32組で転送できるバイト(8ビッ
ト)転送量は、下記式(2)となる。 10(Mビット)×32/8ビット=40MB/s ・・・・・(2)
【0010】データ1ワード転送の場合、情報信号線1
組で1秒で転送できるビット転送量は下記式(3)とな
る。 1s/(100ns+100ns)=5Mビット ・・・・・(3) 従って、情報信号線32組で転送できるバイト(8ビッ
ト)転送量は、下記式(4)となる。 5(Mビット)×32/8ビット=20MB/s ・・・・・(4)
組で1秒で転送できるビット転送量は下記式(3)とな
る。 1s/(100ns+100ns)=5Mビット ・・・・・(3) 従って、情報信号線32組で転送できるバイト(8ビッ
ト)転送量は、下記式(4)となる。 5(Mビット)×32/8ビット=20MB/s ・・・・・(4)
【0011】半導体試験装置では各ボードに機能が集約
され、他のボード間と多くの信号をやりとりするように
なり、そのため信号接続するコネクタの余裕が無くなっ
てきている。また、半導体試験装置の試験パターンと被
試験デバイスDUTのピン数の増大によりデータ転送量
が増加した。さらに、従来のバスインタフェースでは信
号の順番が固定されていて設計上の容易性がなかった。
され、他のボード間と多くの信号をやりとりするように
なり、そのため信号接続するコネクタの余裕が無くなっ
てきている。また、半導体試験装置の試験パターンと被
試験デバイスDUTのピン数の増大によりデータ転送量
が増加した。さらに、従来のバスインタフェースでは信
号の順番が固定されていて設計上の容易性がなかった。
【0012】
【発明が解決しようとする課題】上記説明のように、従
来のバスインタフェースは、転送容量が少ない、信号線
数が多い、バスの信号の順番が固定されている、などの
実用上の問題があった。そこで、本発明は、こうした問
題に鑑みなされたもので、その目的は、転送容量を増加
し、バスの信号線数を削減し、信号線の順番を自由に設
定できる半導体試験装置の高速バスインタフェースを提
供することにある。
来のバスインタフェースは、転送容量が少ない、信号線
数が多い、バスの信号の順番が固定されている、などの
実用上の問題があった。そこで、本発明は、こうした問
題に鑑みなされたもので、その目的は、転送容量を増加
し、バスの信号線数を削減し、信号線の順番を自由に設
定できる半導体試験装置の高速バスインタフェースを提
供することにある。
【0013】
【課題を解決するための手段】即ち、上記目的を達成す
るためになされた本発明の第1は、半導体試験装置の高
速バスインタフェースにおいて、バスの信号を受けて、
受けた信号の順番を選択出力する入力部と、入力信号の
シリアル信号をパラレル信号に変換出力するシリアルパ
ラレル変換部と、パラレル信号をシリアル信号に変換出
力するパラレルシリアル変換部と、バス信号を出力し、
イニシャライズの信号を後段の入力部に出力する出力部
と、を具備していることを特徴とした高速バスインタフ
ェースを要旨としている。
るためになされた本発明の第1は、半導体試験装置の高
速バスインタフェースにおいて、バスの信号を受けて、
受けた信号の順番を選択出力する入力部と、入力信号の
シリアル信号をパラレル信号に変換出力するシリアルパ
ラレル変換部と、パラレル信号をシリアル信号に変換出
力するパラレルシリアル変換部と、バス信号を出力し、
イニシャライズの信号を後段の入力部に出力する出力部
と、を具備していることを特徴とした高速バスインタフ
ェースを要旨としている。
【0014】また、上記目的を達成するためになされた
本発明の第2は、前記パラレルシリアル変換した信号に
パリティチェックの信号を付加するパリティジェネレー
タ部と、前記入力部の出力信号を受けてパリティチェッ
クするパリティチェック部とを設けた請求項1記載の高
速バスインタフェースを要旨としている。
本発明の第2は、前記パラレルシリアル変換した信号に
パリティチェックの信号を付加するパリティジェネレー
タ部と、前記入力部の出力信号を受けてパリティチェッ
クするパリティチェック部とを設けた請求項1記載の高
速バスインタフェースを要旨としている。
【0015】また、上記目的を達成するためになされた
本発明の第3は、本発明第1記載の入力部が、バスの信
号を受ける複数のレシーバと、該レシーバで受けた信号
を制御信号で可変遅延出力する可変遅延回路と、該可変
遅延回路の出力とクロックとを受けてクロックのステッ
プで遅延出力できる縦接した複数のフリップフロップ
と、該フリップフロップの複数の出力を受けて、また選
択信号により所定の順序で信号を出力するマルチプレク
サと、を具備していることを特徴とした高速バスインタ
フェースを要旨としている。
本発明の第3は、本発明第1記載の入力部が、バスの信
号を受ける複数のレシーバと、該レシーバで受けた信号
を制御信号で可変遅延出力する可変遅延回路と、該可変
遅延回路の出力とクロックとを受けてクロックのステッ
プで遅延出力できる縦接した複数のフリップフロップ
と、該フリップフロップの複数の出力を受けて、また選
択信号により所定の順序で信号を出力するマルチプレク
サと、を具備していることを特徴とした高速バスインタ
フェースを要旨としている。
【0016】
【発明の実施の形態】本発明の実施例について、図1〜
図5を参照して構成と動作について説明する。図5に示
すように、本発明の半導体試験装置の高速バスインタフ
ェースの関連要部は、コントローラ10と、バス110
と、ボード200とで構成している。
図5を参照して構成と動作について説明する。図5に示
すように、本発明の半導体試験装置の高速バスインタフ
ェースの関連要部は、コントローラ10と、バス110
と、ボード200とで構成している。
【0017】コントローラ10は、従来技術の構成と同
じで、制御信号や情報信号を入出力するコンピュータ等
である。
じで、制御信号や情報信号を入出力するコンピュータ等
である。
【0018】バス110は、コントローラ10と各ボー
ド200のコネクタを介してループ状に接続して信号伝
送する伝送線路である。例えば、バス110の各信号
は、ツイストペア線を使用して差動信号で受け渡しを行
う。
ド200のコネクタを介してループ状に接続して信号伝
送する伝送線路である。例えば、バス110の各信号
は、ツイストペア線を使用して差動信号で受け渡しを行
う。
【0019】ボード200は、高速バスインタフェース
210と、内部バス120で接続された各ボード内回路
11とで構成している。
210と、内部バス120で接続された各ボード内回路
11とで構成している。
【0020】次に、本発明の高速バスインタフェース2
10について、図1を参照して各構成と動作について説
明する。図1に示すように、本発明の高速バスインタフ
ェース210は、入力部1と、制御部2と、パリティチ
ェック部3と、シリアルパラレル変換部4と、ボード内
インタフェース5と、パラレルシリアル変換部6と、パ
リティジェネレータ部7と、出力部8と、制御部9とで
構成している。
10について、図1を参照して各構成と動作について説
明する。図1に示すように、本発明の高速バスインタフ
ェース210は、入力部1と、制御部2と、パリティチ
ェック部3と、シリアルパラレル変換部4と、ボード内
インタフェース5と、パラレルシリアル変換部6と、パ
リティジェネレータ部7と、出力部8と、制御部9とで
構成している。
【0021】入力部1は、図3に示すように、レシーバ
31と、可変遅延回路51と、フリップフロップ61、
62、63、64と、マルチプレクサ70とで構成して
いる。
31と、可変遅延回路51と、フリップフロップ61、
62、63、64と、マルチプレクサ70とで構成して
いる。
【0022】バス130からのクロック以外の5ビット
の差動信号を各レシーバ31で受け、その信号を可変遅
延回路51で制御部2からの信号で遅延させ、次のフリ
ップフロップ61のデータとクロックとのタイミングを
それぞれ合わせて出力している。ここで、5ビットの信
号は決まった順番の並びである必要はなく、また位相も
ずれていてもかまわない。
の差動信号を各レシーバ31で受け、その信号を可変遅
延回路51で制御部2からの信号で遅延させ、次のフリ
ップフロップ61のデータとクロックとのタイミングを
それぞれ合わせて出力している。ここで、5ビットの信
号は決まった順番の並びである必要はなく、また位相も
ずれていてもかまわない。
【0023】さらに、フリップフロップ61にフリップ
フロップ62とフリップフロップ63とを縦接させて、
マルチプレクサ70に各出力を接続している。
フロップ62とフリップフロップ63とを縦接させて、
マルチプレクサ70に各出力を接続している。
【0024】マルチプレクサ70は、制御部2からの選
択信号で、信号の順番を選択し、各信号のフリップフロ
ップ61、62、63からの出力を選択して出力し、そ
の出力をフリップフロップ64でラッチして、シリアル
パラレル変換部4へ出力している。
択信号で、信号の順番を選択し、各信号のフリップフロ
ップ61、62、63からの出力を選択して出力し、そ
の出力をフリップフロップ64でラッチして、シリアル
パラレル変換部4へ出力している。
【0025】また、バス130からのクロック(CL
K)は、インタフェース内の各フリップフロップ61、
62、63、64等へ供給している。なお、本実施例で
は差動入出力の方式としたが、クロックは高周波信号な
ので、伝送線として同軸線を使用したアンバランス入出
力の方式としても良い。
K)は、インタフェース内の各フリップフロップ61、
62、63、64等へ供給している。なお、本実施例で
は差動入出力の方式としたが、クロックは高周波信号な
ので、伝送線として同軸線を使用したアンバランス入出
力の方式としても良い。
【0026】図1に示す、制御部2は、図1に示すよう
に、各種の制御を行うが、主な制御としてイニシャライ
ズ(初期化)をおこなう場合、制御部2から前段の出力
部8の制御部9に電源が投入されたときに低速のシリア
ル命令を出力して入力部の回路の設定を自動的におこな
う。
に、各種の制御を行うが、主な制御としてイニシャライ
ズ(初期化)をおこなう場合、制御部2から前段の出力
部8の制御部9に電源が投入されたときに低速のシリア
ル命令を出力して入力部の回路の設定を自動的におこな
う。
【0027】パリティチェック部3は、パリティ信号の
付加されたバス信号が正しいかどうかのチェックをおこ
なう。
付加されたバス信号が正しいかどうかのチェックをおこ
なう。
【0028】シリアルパラレル変換部4は、シリアル転
送された4ビットの情報信号を32ビットのパラレルの
アドレスやデータ等に変換し、データ幅を大きくし転送
の周波数を低くする。
送された4ビットの情報信号を32ビットのパラレルの
アドレスやデータ等に変換し、データ幅を大きくし転送
の周波数を低くする。
【0029】ボード内インタフェース5は、パラレル信
号を図5に示す内部バス120の仕様に変換し、また内
部バス120の信号をパラレル信号に変換する回路で、
バッファ機能を持たせることにより高速信号の転送に対
応できる。
号を図5に示す内部バス120の仕様に変換し、また内
部バス120の信号をパラレル信号に変換する回路で、
バッファ機能を持たせることにより高速信号の転送に対
応できる。
【0030】図1に示す、パラレルシリアル変換部6
は、ボード内インタフェース5からの32ビットのパラ
レル信号を4ビットのシリアル信号に変換する。
は、ボード内インタフェース5からの32ビットのパラ
レル信号を4ビットのシリアル信号に変換する。
【0031】パリティジェネレータ部7は、シリアル信
号にパリティ信号を付加して出力する回路である。
号にパリティ信号を付加して出力する回路である。
【0032】出力部8は、図4に示すように、スイッチ
91と、フリップフロップ65と、ドライバ41とで構
成している。スイッチ91は、バス信号を伝送するとき
はa側に、制御部9から出力するイニシャライズのパタ
ーンを選択するときはb側に、制御部9からの制御信号
で切り換えて出力する。フリップフロップ65は、スイ
ッチ91からの信号をクロックでラッチしてドライバ4
1へ出力する。ドライバ41は、信号を差動信号として
バス110へ出力する。
91と、フリップフロップ65と、ドライバ41とで構
成している。スイッチ91は、バス信号を伝送するとき
はa側に、制御部9から出力するイニシャライズのパタ
ーンを選択するときはb側に、制御部9からの制御信号
で切り換えて出力する。フリップフロップ65は、スイ
ッチ91からの信号をクロックでラッチしてドライバ4
1へ出力する。ドライバ41は、信号を差動信号として
バス110へ出力する。
【0033】制御部9は、後段のボード200の制御部
2からシリアル信号で制御信号を受けてイニシャライズ
信号の発生とスイッチ91の切り換え制御をする。
2からシリアル信号で制御信号を受けてイニシャライズ
信号の発生とスイッチ91の切り換え制御をする。
【0034】次に、入力部1をイニシャライズする方法
について図3を参照して説明する。5ビットの各入力信
号は、可変遅延回路51により遅延時間を変化させて次
のフリップフロップ61のセットアップタイムとホール
ドタイムの裕度が最大となるようにタイミングを合わせ
る。また、決まった順番の並びとなっていない5ビット
の各信号をマルチプレクサ70により所定の順番となる
ように選択し、また各信号はフリップフロップ61、6
2、63の出力位相から1nsステップで選択して設定
する。従って、イニシャライズにより高速バスインタフ
ェースとしての安定性と簡便性を持たせることができ
る。なお、図5に示すコントローラ10にもインタフェ
ース部分はボード200と同様の機能を設け、コントロ
ーラ10に接続されたボード200の入力部1のイニシ
ャライズを同様におこなう。
について図3を参照して説明する。5ビットの各入力信
号は、可変遅延回路51により遅延時間を変化させて次
のフリップフロップ61のセットアップタイムとホール
ドタイムの裕度が最大となるようにタイミングを合わせ
る。また、決まった順番の並びとなっていない5ビット
の各信号をマルチプレクサ70により所定の順番となる
ように選択し、また各信号はフリップフロップ61、6
2、63の出力位相から1nsステップで選択して設定
する。従って、イニシャライズにより高速バスインタフ
ェースとしての安定性と簡便性を持たせることができ
る。なお、図5に示すコントローラ10にもインタフェ
ース部分はボード200と同様の機能を設け、コントロ
ーラ10に接続されたボード200の入力部1のイニシ
ャライズを同様におこなう。
【0035】次に、本発明の高速バスインタフェースの
信号について、図2のタイミングチャートを参照して説
明する。本発明の高速バスインタフェースは、例えば、
クロック、スタート信号、情報信号(ビット0、ビット
1、ビット2、ビット3)の6種類の信号で構成してい
る。
信号について、図2のタイミングチャートを参照して説
明する。本発明の高速バスインタフェースは、例えば、
クロック、スタート信号、情報信号(ビット0、ビット
1、ビット2、ビット3)の6種類の信号で構成してい
る。
【0036】クロックは、例えば、周波数1GHz(周
期:1ns)の信号を使用する。スタート信号の最初の
1ビットはコマンドビットとし、最後の2ビットをパリ
ティビットとする。例えば、情報信号の4ビット幅で、
コマンドとしてDTV(データ有効)、LOCK(割り
込み要求ロック)、その他の16種類のコマンドが送信
できる。また、情報信号の4ビット幅で、コマンドビッ
トに続く32ビットをアドレスとし、次の32ビットを
データとし、さらに次の2ビットでパリティチェックと
して送信する。
期:1ns)の信号を使用する。スタート信号の最初の
1ビットはコマンドビットとし、最後の2ビットをパリ
ティビットとする。例えば、情報信号の4ビット幅で、
コマンドとしてDTV(データ有効)、LOCK(割り
込み要求ロック)、その他の16種類のコマンドが送信
できる。また、情報信号の4ビット幅で、コマンドビッ
トに続く32ビットをアドレスとし、次の32ビットを
データとし、さらに次の2ビットでパリティチェックと
して送信する。
【0037】次に、本発明の高速バスインタフェースの
クロックが1GHz(周期:1ns)で、情報信号幅が
4ビットのバスによる情報信号転送容量をデータ16ワ
ードバースト転送とデータ1ワード転送との場合につい
て説明する。ここで、データ16ワードバースト転送
は、最初にアドレスを転送し、データを連続して16ワ
ード転送する方式で、データ1ワード転送は、アドレス
に対してデータを1ワードずつ転送する方式である。
クロックが1GHz(周期:1ns)で、情報信号幅が
4ビットのバスによる情報信号転送容量をデータ16ワ
ードバースト転送とデータ1ワード転送との場合につい
て説明する。ここで、データ16ワードバースト転送
は、最初にアドレスを転送し、データを連続して16ワ
ード転送する方式で、データ1ワード転送は、アドレス
に対してデータを1ワードずつ転送する方式である。
【0038】本発明の方式により1秒で転送できる16
ワードバーストによるデータのビット転送回数は、下記
式(5)となる。アドレス32ビットの転送時間(4ビ
ット×8回=32ビット)=8nsデータ32ビットの
転送時間(4ビット×8回=32ビット)=8ns 1s/(1+8+8×16+2)ns=1s/139ns・・・・・(5) 従って、情報信号線で転送できるデータ16ワードバー
スト転送によるバイト(8ビット)転送量は、下記式
(6)となる。 (1s/139ns)×(32/8)×16≒460MB/s・・・・・(6 )
ワードバーストによるデータのビット転送回数は、下記
式(5)となる。アドレス32ビットの転送時間(4ビ
ット×8回=32ビット)=8nsデータ32ビットの
転送時間(4ビット×8回=32ビット)=8ns 1s/(1+8+8×16+2)ns=1s/139ns・・・・・(5) 従って、情報信号線で転送できるデータ16ワードバー
スト転送によるバイト(8ビット)転送量は、下記式
(6)となる。 (1s/139ns)×(32/8)×16≒460MB/s・・・・・(6 )
【0039】データ1ワード転送の場合、1秒で転送で
きる回数は、下記式(7)となる。アドレス32ビット
の転送時間(4ビット×8回=32ビット)=8nsデ
ータ32ビットの転送時間(4ビット×8回=32ビッ
ト)=8ns 1s/(1+8+8+2)ns=1s/19ns ・・・・・(7) 従って、情報信号線で転送できるデータ16ワードバー
スト転送によるバイト(8ビット)転送量は、下記式
(8)となる。 (1s/19ns)×(32/8)≒210MB/s ・・・・・(8)
きる回数は、下記式(7)となる。アドレス32ビット
の転送時間(4ビット×8回=32ビット)=8nsデ
ータ32ビットの転送時間(4ビット×8回=32ビッ
ト)=8ns 1s/(1+8+8+2)ns=1s/19ns ・・・・・(7) 従って、情報信号線で転送できるデータ16ワードバー
スト転送によるバイト(8ビット)転送量は、下記式
(8)となる。 (1s/19ns)×(32/8)≒210MB/s ・・・・・(8)
【0040】従って、従来のバスインタフェースに比較
して本発明の高速バスインタフェースでは10倍以上の
データ転送量が得られる。従来のバスインタフェース
は、32ビット幅の情報信号を伝送する場合、40本程
度のツイスト線が必要であったが、本発明の高速バスイ
ンタフェースでは6本のツイスト線で伝送できる。ま
た、制御信号もクロックとスタート信号以外は情報信号
線の4本のコマンドの4ビットで16種類も伝送できる
のでバスの本数を少なくできる。さらに、従来のバスイ
ンタフェースでは信号の順番が固定されていて設計上の
容易性が少なかったが、本発明の高速バスインタフェー
スでは信号の順番が任意に設定できるので設計の容易性
が高い。
して本発明の高速バスインタフェースでは10倍以上の
データ転送量が得られる。従来のバスインタフェース
は、32ビット幅の情報信号を伝送する場合、40本程
度のツイスト線が必要であったが、本発明の高速バスイ
ンタフェースでは6本のツイスト線で伝送できる。ま
た、制御信号もクロックとスタート信号以外は情報信号
線の4本のコマンドの4ビットで16種類も伝送できる
のでバスの本数を少なくできる。さらに、従来のバスイ
ンタフェースでは信号の順番が固定されていて設計上の
容易性が少なかったが、本発明の高速バスインタフェー
スでは信号の順番が任意に設定できるので設計の容易性
が高い。
【0041】
【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。即ち、
本発明の半導体試験装置のバスインタフェースは従来に
比して、転送容量を増加でき、バスの信号線数を削減で
き、信号線の順番を自由に設定できる効果がある。
施され、以下に記載されるような効果を奏する。即ち、
本発明の半導体試験装置のバスインタフェースは従来に
比して、転送容量を増加でき、バスの信号線数を削減で
き、信号線の順番を自由に設定できる効果がある。
【図1】本発明の高速バスインタフェースのブロック図
である。
である。
【図2】本発明の高速バスインタフェースのタイミング
チャートである。
チャートである。
【図3】本発明の高速バスインタフェースの入力部の回
路図である。
路図である。
【図4】本発明の高速バスインタフェースの出力部の回
路図である。
路図である。
【図5】本発明の高速バスインタフェースの接続図であ
る。
る。
【図6】従来のバスインタフェースの回路図である。
【図7】従来のバスインタフェースの接続図である。
1 入力部
2 制御部
3 パリティチェック部
4 シリアルパラレル変換部
5 ボード内インタフェース
6 パラレルシリアル変換部
7 パリティジェネレータ部
8 出力部
9 制御部
10 コントローラ
11、12 ボード内回路
31 レシーバ
41 ドライバ
51 可変遅延回路
61、62、63、64 フリップフロップ
70 マルチプレクサ
110 バスライン
120 内部バス
130 バス
200、230 ボード
210 高速バスインタフェース
220 バスインタフェース
Claims (3)
- 【請求項1】 半導体試験装置の高速バスインタフェー
スにおいて、 バスの信号を受けて、受けた信号の順番を選択出力する
入力部と、 入力信号のシリアル信号をパラレル信号に変換出力する
シリアルパラレル変換部と、 パラレル信号をシリアル信号に変換出力するパラレルシ
リアル変換部と、 バス信号を出力し、イニシャライズの信号を後段の入力
部に出力する出力部と、 を具備していることを特徴とした高速バスインタフェー
ス。 - 【請求項2】 前記パラレルシリアル変換した信号にパ
リティチェックの信号を付加するパリティジェネレータ
部と、前記入力部の出力信号を受けてパリティチェック
するパリティチェック部とを設けた請求項1記載の高速
バスインタフェース。 - 【請求項3】 請求項1記載の入力部は、 バスの信号を受ける複数のレシーバと、 該レシーバで受けた信号を制御信号で可変遅延出力する
可変遅延回路と、 該可変遅延回路の出力とクロックとを受けてクロックの
ステップで遅延出力できる縦接した複数のフリップフロ
ップと、 該フリップフロップの複数の出力を受けて、また選択信
号により所定の順序で信号を出力するマルチプレクサ
と、 を具備していることを特徴とした高速バスインタフェー
ス。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001296164A JP2003108516A (ja) | 2001-09-27 | 2001-09-27 | 高速バスインタフェース |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001296164A JP2003108516A (ja) | 2001-09-27 | 2001-09-27 | 高速バスインタフェース |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003108516A true JP2003108516A (ja) | 2003-04-11 |
Family
ID=19117458
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001296164A Withdrawn JP2003108516A (ja) | 2001-09-27 | 2001-09-27 | 高速バスインタフェース |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2003108516A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7847595B2 (en) | 2006-01-26 | 2010-12-07 | Nec Corporation | Input circuit and semiconductor integrated circuit comprising the input circuit |
-
2001
- 2001-09-27 JP JP2001296164A patent/JP2003108516A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7847595B2 (en) | 2006-01-26 | 2010-12-07 | Nec Corporation | Input circuit and semiconductor integrated circuit comprising the input circuit |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20081202 |