JPS63164555A - 伝送ラインモニタ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は複数の局間での伝送路上の伝送データを監視す
る伝送ラインモニタ装置に利用される。

（従来の技術） 近年分散・独立した複数の制御機器、被制御機器間を伝
送路で結び制御信号、データ等を受は渡し運営するシス
テムが増えている。そこでこの伝送データが正常に送ら
れているかを監視する伝送ラインモニタ装置が伝送路に
設けられる。

従来の伝送ラインモニタ装置を第５図を用いて説明する
。伝送ラインモニタ装置１は複数の局が接続される伝送
路２に設けられ、伝送路２からの伝送データを表示し監
視する。つまり、伝送ラインモニタ装置１は受信同期回
路３、シリアルパラレル変換回路４、バッファメモリ５
、表示回路６および表示器７から成るここで、ある局か
ら他の局へ伝送データをビットシリアル方式により伝送
する場合、伝送データは所定の伝送フォーマットに設定
される。この伝送フォーマットの一例を第４図に示す。

伝送フォーマットは受信の際の同期確立に用いるフラグ
シーケンス部８、受信局を示すデイステイネーシミンア
ドレス部（以下、ＤＡ部と言う）９、送信局を示すソー
スアドレス部（以下、ＳＡ部と言う）１０、制御情報な
どを設定する情報部１１に設定されているとする。受信
同期回路３は伝送路１から伝送データを伝送フォーマッ
トのフラグシーケンス部８に同期して取込み信号レベル
を変換する。シリアルパラレル変換回路４は受信同期回
路３から伝送データのＤＡ部９、ＳＡＡｌＯ２情報部１
１を入力し、これらのデータをビットシリアルからビッ
トパラレルに変換して各々をバッファメモリ５に書き込
む。また、シリアルパラレル変換回路４はバッファメモ
リ５に書き込み中のときは０′、それ以外のときは１′
となる書き込み中を表わすパルス信号を表示回路６に出
力する。表示回路６は書き込み終了後つまりこのパルス
信号が１１′になっている時にバッファメモリ５から伝
送データのＤＡ部９、ＳＡＡｌＯ２情報部１１を読出し
表示器７に表示する。

（発明が解決しようとする問題点） 上述のようにこの伝送ラインモニタ装置は、伝送データ
のＤＡ部９、ＳＡＡｌＯ２情報部１１を致着類にすべて
表示する。このため、通信手順などの命令集合体である
プロトコルを解析する際は注目する伝送データだけを表
示するなどの表示パタン選択ができず、確実な監視が困
難であった。

よって、本発明の目的は設定した所望の伝送データだけ
を表示させ確実な監視を行う伝送ラインモニタ装置を提
供することである。

〔発明の構成〕

（問題点を解決するための手段） 本発明の伝送ラインモニタ装置は受信同期回路、＝３− シリアルパラレル変換回路、パタン検出回路および表示
回路を具備する。受信同期回路は複数の局が接続される
伝送路から伝送フォーマットに従う複数部の伝送データ
を同期し受信する。シリアルパラレル変換回路は受信同
期回路の受信した伝送データの各部をバッファメモリに
書き込みこの伝送データの書き込み中を表わすパルス信
号を出力する。パタン検出回路は比較部、パルス発生部
、選択部から成る。比較部は受信同期回路から伝送デー
タを入力し各伝送データ部に対して設定パタンと比較し
て一致する伝送データ部の出力信号を成立させる。パル
ス発生部はシリアルパラレル変換回路からパルス信号を
入力し書き込み終了後に比較部からの出力信号が成立す
る伝送データ部の出力信号を成立させる。選択部はパル
ス発生部の各伝送データ部からの出力信号を組合せ選択
した表示パタンに対応する表示信号を出力する。表示回
路はパタン検出回路からの表示信号に従いバッファメモ
リに書き込まれた伝送データを表示器に表示する。

（作　用） 受信同期回路を介して伝送データを入力するパタン検出
回路は書き込み終了後に選択した表示パタンの伝送デー
タ部が設定パタンと一致するとき表示信号を出力する。

表示回路はパタン検出回路からの表示信号に従いバッフ
ァメモリに書き込まれた伝送データを表示器に表示する
。

（実施例） 本発明の一実施例を図面を参照して説明する。

第１図は本発明の伝送ラインモニタ装置を示す構成図で
あり、第５図と同様の機能をもつ回路には同じ符号を付
ける。本発明の伝送ラインモニタ装置１２の特徴点は伝
送データが設定パタンと一致した場合でバッファメモリ
５の読出許可のときに表示回路６に表示信号を出力する
パタン検出回路１３を備えることである。このパタン検
出回路１３は比較部１４、パルス発生部１５および選択
部１６から成る。

比較部１４は各伝送データ部がそれぞれの設定パタンと
一致したとき出力信号を生じる。パルス発生部１５はシ
リアルパラレル変換回路４からのパルス信号を入力し書
き込み終了後に比較部１４が成立すると出力信号を生じ
る。選択部１６は表示パタンつまり伝送データと設定パ
タンとの一致させる部分を選択し、表示回路６に表示信
号を出力する。

ここで、−例として伝送フォーマットのフラグシーケン
ス部８．ＤＡ部９、ＳＡＡｌＯ２４ビツト、情報部１１
の制御情報部を４ビツトとするときの伝送ラインモニタ
装置１２を第２図を参照して説明する。今、パタン検出
回路１３はＤＡ部９、ＳＡＡｌＯ２よび制御情報部の３
つの伝送データのパタンを選択し検出できるものを説明
する。

比較部１４は、受信同期回路３からの伝送データのＤＡ
部、ＳＡ部、制御情報部をそれぞれ入力する４ビツトの
レジスタ１７Ａ、　１７Ｂ、　１７Ｃと、それぞれＤＡ
部、ＳＡ部、制御情報部の設定パタンを記憶するレジス
タ１８Ａ、　１８Ｂ、　１８Ｃと、伝送データの各部の
レジスタの内容を比較して一致したとき成立する信号ａ
、ｄ、ｅを出力するマグニチュードコンパレータ１９Ａ
、　１９Ｂ、　１９Ｃから成る。これにより比較部１４
は伝送データの各部が設定パタンと一７一 致したとき出力信号を生じる。例えばレジスタ１８Ａ、
　１８Ｂ、　１８Ｃはビット毎にスイッチを介して駆動
電源またはグランドに接続すれば、各スイッチの切替え
で設定パタンを変更することができる。

パルス発生部１５はそれぞれＲＳフリップフロップ２０
Ａ、　２０Ｂ、　２０Ｃから成り、各々マグニチュード
コンパレータ１９Ａ、　１９Ｂ、　１９Ｃからの出力信
号Ｃ９ｄ、ｅをセット入力Ｓとしシリアルパラレル変換
回路４からのパルス信号すをリセット入力Ｒとし出力信
号ｆ＋　ｇｅ　Ｋは出力Ｑとする。これによりパルス信
号すを入力し、書き込み終了後に出方信号ａ、ｄ、が成
立する伝送データ部の出方信号を成立させる。

選択部１６は、それぞれのＲＳフリッププロップ２０Ａ
、　２０Ｂ、　２０Ｃの出力Ｑまたは成立する信号Ｖｃ
ｃのいずれか一方を切替えて出方する選択スイッチ２１
Ａ、　２１Ｂ、　２１Ｃとそれぞれの選択スイッチ２１
Ａ。

２１Ｂ、　２１Ｃの出力信号を入力するＮＡＮＤ回路２
２とがら成る。選択部１６はこれら選択スイッチ２１Ａ
、　２１Ｂ。

２１Ｃの切替えの組み合せにより表示パタンと一致Ｑ− させる伝送データの部分を選択した表示信号を表示回路
６に出力する。

以上説明した伝送ラインモニタ装置において、伝送デー
タのＤＡ部、ＳＡ部、制御情報部のすべてが設定パタン
と一致したちの表示する場合を説明する。既にレジスタ
１８Ａ、　１８Ｂ、　１８Ｃには各部の設定パタンか設
定され、選択スイッチ２１Ａ、　２１Ｂ。

２１ＣはすべてＲＳフリップフロップ２０Ａ、　２０Ｂ
、　２０Ｃの出力Ｑを選択しであるとする。今、伝送デ
ータが各部の設定パタンと一致する場合を第３図の信号
波形図を参照して説明する。伝送路１から取り込む伝送
データを受信同期回路３が伝送データのＤＡ部、ＳＡ部
、情報部の信号ａを出力する。レジスタ１７Ａ、　１７
Ｂ、　１７Ｃがそれぞれ信号ａから入力した各伝送デー
タ部がレジスタ１８Ａ、　１８Ｂ、　１８Ｇの設定パタ
ンと一致すると、マグニチュードコンパレータ１９Ａ、
　１９Ｂはそれぞれのデータの最下位ビットＬＳＢでの
み成立する信号ｃ、ｄを出力し、マグニチュードコンパ
レータ１９Ｃは情報部内の制御情報のＬＳＢでのみ成立
する信号ｅを出力する。

また、シリアルパラレル変換回路からのパルス信号すは
受信同期回路３からの出力信号ａの書き込み終了時に成
立する。これによりＲＳフリップフロップ２０Ａ、　２
０Ｂ、　２０Ｇはそれぞれマグニチュードコンパレータ
１９Ａ、　１９Ｂ、　１９Ｇの出力信号Ｑ、ｄ。

ｅの成立時に成立し、シリアルパラレル変換回路のパル
ス信号すの成立時に復帰する出力信号ｆ。

ｇ、ｈを出力する。この出力信号ｆ、ｇ、ｈを選択スイ
ッチ２１Ａ、　２１Ｂ、　２１Ｃを介して入力するＮＡ
ＮＤ回路２２はすべての信号が成立するとき復帰し、そ
れ以外で成立する表示信号ｉを表示回路６に出力する。

表示回路６は表示信号ｉが成立するとバッファメモリ５
に書き込まれた伝送データを表示器７に表示する。

上述では、伝送データの各部が設定パタンと一致する伝
送データだけを表示される場合を説明したが、例えば選
択スイッチ２１ＡをＶｃｅ側に切替れば常に出力信号が
成立しているので、伝送データのＤＡ部の一致が不問と
なり、ＳＡ部と制御情報部が設定パタンと一致する伝送
データだけを表示させることかできる。同様にして選択
スイッチ２１Ａ。

２１Ｂ、　２１Ｃの切替えの組み合せにより必要なデー
タの一致部分を選択することができる。

尚、以上の説明では一例として伝送フォーマットをフラ
グシーケンス部４ビット、ＤＡ部４ビット、ＳＡ部４ビ
ット、情報部８ビツト中の制御情報部４ビツトとしてい
る。しかし、この伝送フォーマットに限らず任意のデー
タ長においても、各レジスタのビット数を対応させれば
よく、また伝送データの３部分のパターン検出に限らず
複数部分に適用できる。

また、選択スイッチ２１Ａ、　２１Ｂ、　２１Ｃは機械
的なスイッチに限らず電子スイッチに置き換えＣＰＵに
より制御する構成とし、またレジスタ１８Ａ、　１８Ｂ
。

１８Ｃの設定パタンの変更はレジスタとＣＰＵをバスで
接続しＣＰＵにより制御する構成とすればより容易に切
替えや変更を行うことができる。

〔発明の効果〕

したがって、本発明では伝送データの必要な部分が設定
パタンと一致したときに表示信号を出力するパタン検出
回路を具備したので、注目する伝送データだけを表示さ
せることができ信頼性の高い伝送データの監視が行える
伝送ラインモニタ装置を提供することができる。

【図面の簡単な説明】

第１図および第２図は本発明の伝送ラインモニタ装置を
示す構成図、第３図は本発明の伝送ラインモニタ装置の
信号波形図、第４図は伝送データの伝送フォーマット図
、第５図は従来の伝送ラインモニタ装置の構成図である
。 １．１２・・・伝送ラインモニタ装置　　２・・・伝送
路３・・・受信同期回路 ４・・・シリアルパラレル変換回路　５・・・バッファ
メモリ６・・・表示回路　　　　　　　　　７・・・表
示器１３・・・パタン検出回路　　　　　　１４・・・
比較部１５・・・パルス発生部　　　　　　　１６・・
・選択部１７．１８・・・レジスタ １９・・・マグネチュードコンパレータ２０・・・ＲＳ
フリップフロップ　　　　２１・・・選択スイッチ２２
・・・ＮＡＮＤ回路

Claims (1)

1. 【特許請求の範囲】 複数の局が接続される伝送路から伝送フォーマットに従
   う複数部の伝送データを同期し受信する受信同期回路と
   、 この受信同期回路の受信した伝送データの各部をバッフ
   ァメモリに書き込みこの前記伝送データの書き込み中を
   表わすパルス信号を出力するシリアルパラレル変換回路
   と、 前記受信同期回路から前記伝送データを入力し各伝送デ
   ータ部に対して設定パタンと比較して一致する伝送デー
   タ部の出力信号を成立させる比較部、 前記シリアルパラレル変換回路からパルス信号を入力し
   書き込み終了後に前記比較部からの出力信号が成立する
   伝送データ部の出力信号を成立させるパルス発生部およ
   びこのパルス発生部からの各伝送データ部の出力信号を
   組合せ選択した表示パタンに対応する表示信号を出力す
   る選択部からなるパタン検出回路と、 このパタン検出回路からの表示信号に従い前記バッファ
   メモリに書き込まれた伝送データを表示器に表示する表
   示回路とを具備することを特徴とする伝送ラインモニタ
   装置。