JPH09293374A - 同期型半導体記憶装置 - Google Patents

同期型半導体記憶装置

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JPH09293374A
JPH09293374A JP8107926A JP10792696A JPH09293374A JP H09293374 A JPH09293374 A JP H09293374A JP 8107926 A JP8107926 A JP 8107926A JP 10792696 A JP10792696 A JP 10792696A JP H09293374 A JPH09293374 A JP H09293374A
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Abstract

(57)【要約】 【課題】 外部クロック信号に対する同期動作完了まで
の時間を短縮することが可能な内部同期信号発生回路を
有する同期型半導体記憶装置を提供する。 【解決手段】 同期信号発生回路１００は、外部クロッ
ク信号Ｅｘｔ．ＣＬＫを受けて、所定の時間遅延して出
力する遅延回路１１０と、遅延回路１１０の出力と外部
クロック信号Ｅｘｔ．ＣＬＫの位相を比較する位相比較
器１２０と、位相比較器１２０の比較結果に基づいて、
出力ノード１４０ａに供給する定電流値をディジタル的
に変化させる可変定電流源回路１４０と、出力ノード１
４０ａに供給される定電流値に応じて、遅延回路１１０
の遅延量を調整する遅延制御回路１５０とを含む。遅延
回路１１０の遅延量が、位相比較結果に応じて線形に変
化する定電流値に応じて制御される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、外部クロック信号に同期してアドレス信
号および入力データを含む外部信号を取込み、記憶デー
タを外部に出力する同期型半導体記憶装置に関する。よ
り特定的には、外部クロック信号を受けて、同期した内
部クロック信号を発生するＰＬＬ（Phase Locked Loop
）回路やＤＬＬ（Delay Locked Loop ）回路のような
内部同期信号発生回路を有する半導体記憶装置に関す
る。
【０００２】
【従来の技術】近年のマイクロプロセッサ（以下、ＭＰ
Ｕと称す）の動作速度の向上に伴い、主記憶装置として
用いられるダイナミックランダムアクセスメモリ（以
下、ＤＲＡＭと称す）等の高速アクセスを実現するため
に、クロック信号に同期して動作する同期型ＤＲＡＭ
（シンクロナスＤＲＡＭ；以下、ＳＤＲＡＭと称す）等
を用いることが提案されている。このような、外部クロ
ック信号に同期して動作する半導体記憶装置において
は、半導体記憶装置内部に、外部クロック信号に同期し
た内部クロック信号を発生するためのＰＬＬ回路やＤＬ
Ｌ回路等が搭載されていることが一般的である。
【０００３】図４１は、従来の同期型半導体記憶装置２
０００の構成を示す概略ブロック図である。
【０００４】制御信号入力端子２に与えられた外部クロ
ック信号Ｅｘｔ．ＣＬＫは、クロックバッファ回路２０
を介して、内部同期信号発生回路５０に入力する。内部
同期信号発生回路５０は、外部クロック信号Ｅｘｔ．Ｃ
ＬＫに同期した内部クロック信号ｉｎｔ．ＣＬＫを出力
し、この内部クロック信号ｉｎｔ．ＣＬＫを受けて、内
部制御信号発生回路２６が内部回路の動作を制御する内
部制御信号を出力する。
【０００５】同期型半導体記憶装置２０００は、さら
に、外部制御信号入力端子４または６を介して与えられ
る外部制御信号／ＲＡＳおよび／ＣＡＳをそれぞれ受け
て、内部回路の動作を制御する内部ロウアドレスストロ
ーブ信号および内部列アドレスストローブ信号を発生す
るＲＡＳバッファ２２およびＣＡＳバッファ２４と、メ
モリセルが行列状に配列されるメモリセルアレイ１０
と、アドレス信号入力端子８を介して与えられる外部ア
ドレス信号Ａ０〜Ａｉを受け、ＲＡＳバッファ２２およ
びＣＡＳバッファ２４の制御のもとに、内部行アドレス
信号および内部列アドレス信号を発生するアドレスバッ
ファ１８と、アドレスバッファ１８から与えられる内部
行アドレス信号をデコードし、メモリセルアレイ１０の
対応する行（ワード線）を選択するロウデコーダ１２
と、内部制御信号発生回路２６からの内部制御信号に制
御され、アドレスバッファ１８からの内部列アドレス信
号をデコードし、メモリセルアレイ１０の対応する複数
の列を同時に選択するための列選択信号を発生するコラ
ムデコーダ１４と、内部制御信号発生回路２６からの内
部制御信号に制御され、メモリセルアレイ１０の選択さ
れた行に接続する複数のメモリセルのデータをそれぞれ
検知し増幅する複数のセンスアンプと、内部制御信号発
生回路２６に制御され、コラムデコーダ１４からの列選
択信号に応答して、メモリセルアレイ１０の選択された
複数の列を内部データバスに接続するＩ／Ｏ回路と、内
部制御信号発生回路２６の制御のもとに、内部データバ
スに出力されたメモリセルのデータのうち、アドレスバ
ッファ１８から与えられる内部セレクトアドレスに対応
するデータを選択して出力するセレクタ回路２８と、内
部制御信号発生回路２６の制御のもとに、セレクタ回路
２８の出力を受けて、データ入出力端子３２に外部出力
データを出力する出力回路３０とを含む。
【０００６】以下では、センスアンプとＩ／Ｏ回路とを
センスアンプ＋Ｉ／Ｏ回路１６と呼ぶことにする。
【０００７】図４２は、図４１に示した従来の同期型半
導体記憶装置２０００の動作を示すタイミングチャート
である。
【０００８】以下では、電源投入後、内部同期信号発生
回路５０が同期動作を開始した後、外部クロック信号Ｅ
ｘｔ．ＣＬＫと同期した内部クロック信号ｉｎｔ．ＣＬ
Ｋを出力する定常状態となった後の動作について説明す
る。
【０００９】時刻ｔ１における外部クロック信号Ｅｘ
ｔ．ＣＬＫの立上がりのエッジに応答して、外部制御信
号入力端子８を介して与えられる行アドレス信号Ａｘが
アドレスバッファ１８に取込まれる。この行アドレス信
号Ａｘに対応して、メモリセルアレイ１０中の選択され
たワード線の電位を、ロウデコーダ１２が“Ｈ”レベル
へと変化させる。これに応じて、選択されたワード線に
接続するメモリセル中の記憶情報に応じて、これらメモ
リセルに接続するビット線対に応じて配置されるセンス
アンプにより、ビット線対に生じた電位差が増幅され
る。
【００１０】ビット線対の電位レベルがフルスケールに
増幅された後、時刻ｔ１から、外部クロック信号Ｅｘ
ｔ．ＣＬＫの４サイクル目の立上がりのエッジの時刻ｔ
６において、外部アドレス信号入力端子８を介して、コ
ラムアドレスＡｙがアドレスバッファ１８に取込まれ
る。これに応じて、コラムアドレス信号Ａｙに対応する
複数のビット線対、たとえば４対のビット線対がＩ／Ｏ
線対と接続され、ビット線対の電位レベルがＩ／Ｏ線対
に伝達される。
【００１１】Ｉ／Ｏ線対に読出された記憶データは、内
部データバスを経由してセレクタ２８に入力する。セレ
クタ２８では、内部制御信号発生回路２６からの内部制
御信号に応じて、アドレスバッファ１８から与えられる
内部セレクタアドレスに対応するメモリセルからのデー
タを選択し、出力回路３０に出力する。出力回路３０に
おいて、ラッチされた読出データは、内部制御信号発生
回路２６からの内部制御信号に応じて、時刻ｔ８におけ
る外部クロック信号Ｅｘｔ．ＣＬＫの立上がりのエッ
ジ、すなわち列アドレス信号がアドレスバッファ１８に
取込まれた後の外部クロック信号Ｅｘｔ．ＣＬＫの２サ
イクル目の立上がりのエッジにおいて、データ入出力端
子３２に出力される。
【００１２】すなわち、同期型半導体記憶装置２０００
においては、アドレス信号の取込や、データの読出およ
びデータの出力動作は、すべて、内部同期信号発生回路
５０から出力される内部クロック信号ｉｎｔ．ＣＬＫに
応じて内部制御信号発生回路２６から出力される内部制
御信号により制御される。特に、データの出力のタイミ
ングは、外部クロック信号Ｅｘｔ．ＣＬＫに同期して行
なわれ、外部クロック信号Ｅｘｔ．ＣＬＫの立上がりの
エッジにおいて、データ入出力端子３２に出力されるデ
ータが、読出データとして外部装置、たとえばＭＰＵに
取込まれる。
【００１３】上記の例においては、行アドレスの取込の
後、列アドレス信号の取込が行なわれるまでの外部クロ
ック信号のサイクル数および列アドレス信号の取込が行
なわれた後、データ出力が行なわれるまでのサイクル数
が、それぞれ４サイクルおよび２サイクルの場合につい
て説明したが、それぞれのサイクル数は、外部クロック
信号の周波数や、同期型半導体記憶装置２０００の内部
回路の動作速度等に応じて所定の値に定められるもので
ある。
【００１４】図４３は、従来の内部同期信号発生回路５
０のＰＬＬ回路の構成を示す回路図である。
【００１５】図４３を参照して、電源電位ノード５１ａ
には電源電位Ｖｃｃが与えられ、接地電位ノード５１ｂ
には接地電位ＧＮＤが与えられる。位相比較回路５２
は、内部クロック信号ｉｎｔ．ＣＬＫおよび外部クロッ
ク信号Ｅｘｔ．ＣＬＫを受け、内部クロック信号ｉｎ
ｔ．ＣＬＫと外部クロック信号Ｅｘｔ．ＣＬＫとの周波
数および位相のずれに応じた制御信号ＵＰおよび／ＤＯ
ＷＮを出力する。
【００１６】位相比較回路５２は、内部クロック信号ｉ
ｎｔ．ＣＬＫの周波数が外部クロック信号Ｅｘｔ．ＣＬ
Ｋの周波数よりも大きいとき、または内部クロック信号
ｉｎｔ．ＣＬＫの位相が外部クロック信号Ｅｘｔ．ＣＬ
Ｋの位相よりも速いときには制御信号ＵＰを“Ｌ”レベ
ルに、内部クロック信号ｉｎｔ．ＣＬＫの周波数が外部
クロック信号Ｅｘｔ．ＣＬＫの周波数よりも小さいとき
または内部クロック信号ｉｎｔ．ＣＬＫの位相が外部ク
ロック信号Ｅｘｔ．ＣＬＫの位相よりも遅いときは、制
御信号ＵＰを“Ｈ”レベルにする。
【００１７】一方、位相比較回路５２は、内部クロック
信号ｉｎｔ．ＣＬＫの周波数が外部クロック信号Ｅｘ
ｔ．ＣＬＫの周波数よりも大きいとき、または内部クロ
ック信号ｉｎｔ．ＣＬＫの位相が外部クロック信号Ｅｘ
ｔ．ＣＬＫの位相よりも速いときは、制御信号／ＤＯＷ
Ｎを“Ｌ”レベルに、内部クロック信号ｉｎｔ．ＣＬＫ
の周波数が外部クロック信号Ｅｘｔ．ＣＬＫの周波数よ
りも小さいとき、または内部クロック信号ｉｎｔ．ＣＬ
Ｋの位相が外部クロック信号Ｅｘｔ．ＣＬＫの位相より
も遅いときには、制御信号／ＤＯＷＮを“Ｈ”レベルに
する。
【００１８】チャージポンプ回路５３は、位相比較回路
５２からの制御信号ＵＰおよび／ＤＯＷＮを受け、制御
信号ＵＰが“Ｌ”レベルであって、制御信号／ＤＯＷＮ
が“Ｌ”レベルのときは充放電ノード５３ａに電荷を供
給する。一方、チャージポンプ回路５３は、制御信号Ｕ
Ｐが“Ｈ”レベルで、制御信号／ＤＯＷＮが“Ｈ”レベ
ルのときは、充放電ノード５３ａから電荷を引抜く。
【００１９】チャージポンプ回路５３は、電源電位ノー
ド５１ａとノード５３ｂとの間に定電流を流すための定
電流回路５３ｃと、ノード５３ｂと充放電ノード５３ａ
との間に接続され、ゲートに位相比較回路５２からの制
御信号ＵＰを受けるｐチャネルＭＯＳトランジスタ５３
ｄと、充放電ノード５３ａとノード５３ｅとの間に接続
され、ゲートに位相比較回路５２からの制御信号／ＤＯ
ＷＮを受けるｎチャネルＭＯＳトランジスタ５３ｆと、
ノード５３ｅと接地電位ノード５１ｂとの間に定電流を
流すための定電流回路５３ｇを含む。
【００２０】ループフィルタ５４は、チャージポンプ回
路５３における充放電ノード５３ａから電荷が供給され
または引抜かれるのに応じて、変化する出力電位Ｖｐを
ノード５４ａに出力する。
【００２１】ループフィルタ５４は、充放電ノード５３
ａとノード５４ａとの間に接続された抵抗素子５４ｂ、
ノード５４ａとノード５４ｃとの間に接続された抵抗素
子５４ｄと、ノード５４ｃと接地電位ノード５１ｂとの
間に接続されたキャパシタ５４ｅを含む。
【００２２】電流調整電位出力回路５５は、ループフィ
ルタ５４におけるノード５４ａからの出力電位Ｖｐを受
け、この出力電位Ｖｐに応じた出力電位Ｖｎを出力す
る。電流調整電位出力回路５５は、電源電位ノード５１
ａとノード５５ａとの間に接続され、ゲートがループフ
ィルタ５４におけるノード５４ａに接続されたｐチャネ
ルＭＯＳトランジスタ５５ｂおよびノード５５ａと接地
電位ノード５１ｂとの間に接続され、ゲートがノード５
５ａに接続されたｎチャネルＭＯＳトランジスタ５５ｃ
を含む。
【００２３】リングオシレータ５６は、リフレッシュ５
４からの出力電位Ｖｐおよび電流調整電位出力回路５５
からの出力電位Ｖｎを受け、この出力電位ＶｐおよびＶ
ｎに応じて駆動電流が調整され、この駆動電流の値に応
じて発振する内部クロック信号ｉｎｔ．ＣＬＫの周波数
を調整する。リングオシレータ５６は、リング状に接続
された奇数個のインバータ５６ａを含む。各インバータ
５６ａは、電源電位ノード５１ａとノード５６ａａとの
間に接続され、ゲートにループフィルタ５４からの出力
電位Ｖｐを受ける電流調整用ｐチャネルＭＯＳトランジ
スタ５６ａｂと、ノード５６ａａと出力ノード５６ａｃ
との間に接続され、ゲートが入力ノード５６ａｄに接続
されたｐチャネルＭＯＳトランジスタ５６ａｃと、出力
ノード５６ａｃと、ノード５６ａｆとの間に接続され、
ゲートが入力ノード５６ａｄに接続されたｎチャネルＭ
ＯＳトランジスタ５６ａｇと、ノード５６ａｆと接地電
位ノード５１ｂとの間に接続され、ゲートに電流調整電
位出力回路５５からの出力電位Ｖｎを受ける電流調整用
ｎチャネルＭＯＳトランジスタ５６ａｈを含む。
【００２４】次に、ＰＬＬかろ５０の動作について簡単
に説明する。まず、内部クロック信号ｉｎｔ．ＣＬＫの
周波数が外部クロック信号Ｅｘｔ．ＣＬＫの周波数より
も大きいときまたは内部クロック信号ｉｎｔ．ＣＬＫの
位相が外部クロック信号Ｅｘｔ．ＣＬＫの位相よりも速
いときは、位相比較回路５２は、制御信号ＵＰおよび／
ＤＯＷＮを“Ｌ”レベルにする。制御信号ＵＰおよび／
ＤＯＷＮを受けるチャージポンプ回路５３においてｐチ
ャネルＭＯＳトランジスタ５３ｄが導通状態となり、ｎ
チャネルＭＯＳトランジスタ５３ｆが非導通状態とな
る。これに応じて、充放電ノード５３ａに電荷が供給さ
れ、これによってループフィルタ５４におけるノード５
４ａの出力電位Ｖｐが上昇する。そして、この出力電位
Ｖｐを受ける電流調整電位出力回路５５におけるｐチャ
ネルＭＯＳトランジスタ５５ｂに流れる電流値が減少
し、ノード５５ａの出力電位Ｖｎが低下する。ｎチャネ
ルＭＯＳトランジスタ５５ｃに流れる電流がｐチャネル
ＭＯＳトランジスタ５５ｂを流れる電流に等しくなるレ
ベルにおいて出力電位Ｖｎが定常な値となる。
【００２５】さらに、出力電位Ｖｐが上昇して出力電位
Ｖｎが下降したのを受けて、リングオシレータ５６の各
インバータ５６ａにおいて、電流調整用ｐチャネルＭＯ
Ｓトランジスタ５６ａｂおよび電流調整用ｎチャネルＭ
ＯＳ寺５６ａｈに流れる電流が減少する。これに応じ
て、各インバータ５６ａの遅延時間が増大する。その結
果、リングオシレータ５６から出力される内部クロック
信号ｉｎｔ．ＣＬＫの周波数が小さくなり、さらに、こ
の信号ｉｎｔ．ＣＬＫの周波数が小さくなることによっ
て、次の周期における信号ｉｎｔ．ＣＬＫの立上がりが
遅れて出力されることとなり、進んでいた位相が同期す
る側に変化する。
【００２６】一方、内部クロック信号ｉｎｔ．ＣＬＫの
周波数が外部クロック信号Ｅｘｔ．ＣＬＫの周波数より
も小さいとき、または内部クロックｉｎｔ．ＣＬＫの位
相が外部クロック信号Ｅｘｔ．ＣＬＫの位相よりも遅い
ときは、位相比較回路５２から出力される制御錣ＵＰお
よび／ＤＯＷＮが“Ｈ”レベルとなる。以下は、上述と
全く逆の過程を経て、リングオシレータ５６から出力さ
れる内部クロック信号ｉｎｔ．ＣＬＫの遅れていた位相
が、同期する側に変化することになる。
【００２７】このようにして、ＰＬＬ回路５０は、外部
クロック信号Ｅｘｔ．ＣＬＫと周波数および位相ともに
一致した内部クロック信号ｉｎｔ．ＣＬＫを発生する。
【００２８】
【発明が解決しようとする課題】ここで、上述したとお
り、リングオシレータ５６の発振周波数は、各インバー
タ５６ａを流れる電流値に大きく依存する。すなわち、
この電流値が大きいほど、発振周波数は上昇することと
なるが、上記のように構成されたＰＬＬ回路５０におけ
るリングオシレータ５６においては、ループフィルタ５
４の出力電位Ｖｐに対して、リングオシレータの駆動電
流は比例して変化しない。
【００２９】これは、ループフィルタ回路５４の出力電
位Ｖｐの電位が、ｐチャネルＭＯＳトランジスタ５５ｂ
のゲートに印加されることで、各インバータに流れる電
流値が決定される構成となっているためである。すなわ
ち、インバータ回路５６ａに流れる電流値は、このｐチ
ャネルＭＯＳトランジスタ５５ｂを流れるドレイン電流
のゲート電圧依存性に従うこととなり、その依存性が正
確にはゲート電圧に線形でないために、チャージポンプ
回路５３の出力電位、すなわち、ループフィルタ回路５
４の出力電位Ｖｐとリングオシレータを構成するインバ
ータ５６ａを流れる電流の関係が線形でなくなるためで
ある。
【００３０】したがって、ＰＬＬ回路５０が同期をとろ
うとする対象の外部クロック信号Ｅｘｔ．ＣＬＫの周波
数が大きすぎる状態、すなわち、チャージポンプ回路５
３の出力が電源電位Ｖｃｃに近く、ｐチャネルＭＯＳト
ランジスタ５５ｂを流れるドレイン電流が大きい状態、
あるいは、外部クロック信号Ｅｘｔ．ＣＬＫの周波数が
低すぎる状態、すなわち、チャージポンプ回路５３の出
力レベルが接地電位ＧＮＤに近く、ｐチャネルＭＯＳト
ランジスタ５５ｂを流れるドレイン電流が小さい状態で
は、チャージポンプ回路５３の出力、すなわち、ループ
フィルタ回路５４の出力電位ＶｐとｐチャネルＭＯＳト
ランジスタ５５ｂを流れるドレイン電流との関係が、大
きく線形から外れてしまう。
【００３１】つまり、外部クロック信号Ｅｘｔ．ＣＬＫ
の周波数領域によっては、外部クロック信号Ｅｘｔ．Ｃ
ＬＫの周波数前後で、発振される内部クロック信号ｉｎ
ｔ．ＣＬＫが大きく振動してしまうこととなり、信号ｉ
ｎｔ．ＣＬＫのジッタが大きくなるという可能性があっ
た。
【００３２】また、上記ジッタを生じさせる原因として
は、その他にチャージポンプ回路５３から出力される定
電流値がある。
【００３３】図４４は、チャージポンプ回路５３が供給
する定電流値が所定の値よりも大きい場合と小さい場合
について、リングオシレータ回路５６の出力する周波数
の時間依存性を示す図である。チャージポンプ回路５３
が供給する定電流値が大きい場合には、ループフィルタ
５４が駆動される電流値が大きくなることとなり、ＰＬ
Ｌ回路５０が外部クロック信号Ｅｘｔ．ＣＬＫに対して
同期動作を完了するまでの時間は短くなる。しかしなが
ら、同期した後、位相比較回路５２からの制御信号に応
じてチャージポンプ回路５３が出力する電流値の変化も
大きくなり、同期完了後の出力周波数のぶれが大きく、
ジッタが大きくなる。
【００３４】逆に、チャージポンプ回路５３が供給する
定電流値が小さい場合には、同期動作が完了した後の周
波数のぶれは小さくなるが、同期が完了するまでの時間
が長くなってしまうという問題がある。このことは、同
期型半導体記憶装置２０００においては、外部クロック
信号Ｅｘｔ．ＣＬＫに対して同期した内部クロック信号
ｉｎｔ．ＣＬＫを発生させるためには、同期信号発生回
路５０が、常に同期動作を持続している必要があること
を意味する。そうでない場合は、データの入出力動作に
おいて、同期型半導体記憶装置２０００が外部クロック
信号Ｅｘｔ．ＣＬＫに追随できないことになる。したが
って、常時同期信号発生回路５０が動作することによ
り、同期型半導体記憶装置２０００のスタンバイ状態に
おける消費電力が増加するという問題点があった。
【００３５】この発明は、上記のような問題点を解決す
るためになされたものであって、その目的は、待機動作
中における消費電力を低減することが可能な同期型半導
体記憶装置を提供することである。
【００３６】この発明の他の目的は、外部クロック信号
に対して同期動作が完了するまでの時間を短縮し、高速
動作に追随可能な内部同期信号発生回路を有する同期型
半導体記憶装置を提供することである。
【００３７】この発明のさらに他の目的は、テストモー
ド期間中は、内部クロック信号を所定の周波数に設定
し、加速試験を行なうことが可能な同期型半導体記憶装
置を提供することである。
【００３８】
【課題を解決するための手段】請求項１記載の同期型半
導体記憶装置は、外部クロック信号に同期して記憶デー
タを出力する同期型半導体記憶装置であって、行列状に
配置される複数のメモリセルを有するメモリセルアレイ
と、ロウアドレスストローブ信号の活性化時に活性化さ
れ、行アドレス信号に応じてメモリセルアレイの対応す
る行を選択する行選択手段と、ロウアドレスストローブ
信号の活性化に応じて外部クロック信号に対する同期動
作を開始し、外部クロック信号に同期した内部クロック
信号を出力する内部同期信号発生手段と、コラムアドレ
スストローブ信号の活性化時に活性化され、列アドレス
信号に応じてメモリセルアレイの対応する列を選択し、
選択された行および列に対応するメモリセルの記憶デー
タを読出す列選択手段と、列選択手段からの記憶データ
を受けて、内部クロック信号に同期して出力するデータ
出力手段とを備える。
【００３９】請求項２記載の同期型半導体記憶装置は、
請求項１記載の同期型半導体記憶装置の構成に加えて、
内部クロック信号をそれぞれ所定時間遅延させた複数の
内部制御信号を出力する内部制御信号発生手段をさらに
備え、列選択手段の列選択動作および記憶データ読出動
作ならびにデータ出力手段の記憶データ出力動作は、内
部制御信号に制御される。
【００４０】請求項３記載の同期型半導体記憶装置、請
求項１記載の同期型半導体記憶装置の構成において、内
部同期信号発生手段は、外部クロック信号を受け、遅延
して内部クロック信号として出力する可変遅延手段と、
外部クロック信号および可変遅延手段の出力を受けて、
位相差を検出する位相比較手段と、位相比較手段の検出
結果に応じて、定電流値制御信号を出力するデコード手
段と、定電流値制御信号に応じて、出力ノードに供給す
る定電流値を変化させる可変定電流供給手段とを含み、
可変定電流供給手段は、各々が所定の電流を供給する複
数の第１の定電流源と、複数の第１の定電流源と出力ノ
ードとの間にそれぞれ接続され、定電流値制御信号に制
御されて開閉する複数の第１のスイッチ手段と、各々が
所定の電流を受入れる複数の第２の定電流源と、出力ノ
ードと複数の第２の定電流源との間にそれぞれ接続さ
れ、定電流値制御信号に制御されて開閉する複数の第２
のスイッチ手段とを有し、可変定電流供給手段の出力す
る定電流値に応じて、可変遅延手段の遅延量を制御する
遅延制御手段とを含む。
【００４１】請求項４記載の同期型半導体記憶装置は、
請求項３記載の同期型半導体記憶装置の構成において、
可変遅延手段は、外部クロック信号を受け、遅延して内
部クロック信号として出力する、互いにカスケード接続
された複数の遅延バッファ回路と、遅延バッファ回路に
第１の電源電位をそれぞれ供給する複数の第１のｐチャ
ネルＭＯＳＦＥＴと、遅延バッファ回路に第２の電源電
位をそれぞれ供給する複数の第２のｎチャネルＭＯＳＦ
ＥＴとを含み、遅延制御手段は、第１および第２の入力
ノードならびに第１および第２の出力ノードを有し、可
変定電流供給手段の出力する定電流を第１の入力ノード
に受け、第１および第２の出力ノードが第２の電源電位
と接続するカレントミラー回路と、ソースが第１の電源
電位と接続し、ゲートが自身のドレインおよび複数の第
１のｐチャネルＭＯＳＦＥＴのゲートと接続する第３の
ｐチャネルＭＯＳＦＥＴとを含み、カレントミラー回路
は、ソースおよびドレインがそれぞれ第１の入力ノード
と第２の電源電位とに接続され、ゲートとドレインとが
接続する第４のｎチャネルＭＯＳＦＥＴと、ソースおよ
びドレインがそれぞれ第２の電源電位と第２の入力ノー
ドに接続され、ゲートが第３のｎチャネルＭＯＳＦＥＴ
のゲートおよび複数の第２のｎチャネルＭＯＳＦＥＴの
ゲートと接続する第５のｎチャネルＭＯＳＦＥＴとを有
し、第２の入力ノードと第３のｐチャネルＭＯＳＦＥＴ
のドレインとが接続する。
【００４２】請求項５記載の同期型半導体記憶装置は、
請求項４記載の同期型半導体記憶装置の構成に加えて、
カスケード接続された遅延バッファ回路のそれぞれの出
力を受けて所定時間遅延した複数の内部制御信号を出力
する内部制御信号発生手段をさらに備え、列選択手段の
列選択動作および記憶データ読出動作ならびにデータ出
力手段の記憶データ出力動作は内部制御信号に制御され
る。
【００４３】請求項６記載の同期型半導体記憶装置は、
請求項３記載の同期型半導体記憶装置の構成に加えて、
可変遅延手段と位相比較手段との間に接続され、可変遅
延手段の出力のサイクル数を計数して、所定サイクル分
周した出力を位相比較手段に与えるカウント手段をさら
に備える。
【００４４】請求項７記載の同期型半導体記憶装置は、
請求項５記載の同期型半導体記憶装置の構成において、
可変定電流供給手段は、さらに、可変遅延手段のスタン
バイ動作用電流を供給する待機動作電流供給手段を含
む。
【００４５】請求項８記載の同期型半導体記憶装置は、
請求項７記載の同期型半導体記憶装置の構成に加えて、
コラムアドレスストローブ信号活性化後、記憶データ出
力までの外部クロック信号のサイクル数を表わすレイテ
ンシデータを外部から受けて保持する命令レジスタとを
さらに備え、待機動作電流供給手段は、レイテンシデー
タに応じて、スタンバイ動作用電流値を変化させる可変
定電流源をさらに含む。
【００４６】請求項９記載の同期型半導体記憶装置は、
請求項８記載の同期型半導体記憶装置の構成に加えて、
外部からのテストモード指定信号に応じて、待機動作電
流供給手段を制御し、可変遅延手段のスタンバイ動作用
電流を所定の値とするテストモード制御手段をさらに備
える。
【００４７】請求項１０記載の同期型半導体記憶装置
は、請求項１記載の同期型半導体記憶装置の構成におい
て、内部同期信号発生手段は、外部クロック信号を受
け、遅延して内部クロック信号として出力する可変遅延
手段と、外部クロック信号および内部クロック信号を受
けて、位相差を検出する位相比較手段と、位相比較手段
の検出結果に応じて、ディジタル信号である定電流値制
御信号を出力するデコード手段とを含み、定電流値制御
信号は、定電流値制御信号の所定の上位ビットに対応す
る第１の制御信号と、定電流値制御信号の所定の下位ビ
ットに対応する第２の制御信号とを含み、定電流値制御
信号に応じて、出力ノードに供給する定電流値を変化さ
せる可変定電流供給手段をさらに含み、可変定電流供給
手段は、第１の制御信号に応じて、出力ノードに供給す
る定電流値を変化させる第１の可変定電流源回路と、第
２の制御信号に応じて、出力ノードに供給する定電流値
を変化させる第２の可変定電流源回路とを有し、可変定
電流供給手段の出力する定電流値に応じて、可変遅延手
段の遅延量を制御する遅延制御手段とを含む。
【００４８】請求項１１記載の同期型半導体記憶装置
は、請求項１０記載の同期型半導体記憶装置の構成にお
いて、第１の可変定電流源回路は、各々が第１の所定の
電流を供給する複数の第１の定電流源と、複数の第１の
定電流源と出力ノードとの間に接続され、定電流値制御
信号に制御されて開閉する複数の第１のスイッチ手段
と、各々が第１の所定の電流を受入れる複数の第２の定
電流源と、出力ノードと複数の第２の定電流源との間に
それぞれ接続され、定電流値制御信号に制御されて開閉
する複数の第２のスイッチ手段とを含み、第２の可変定
電流源回路は、各々が第１の所定の電流よりも小さい第
２の所定電流を供給する複数の第３の定電流源と、複数
の第３の定電流源と出力ノードとの間にそれぞれ接続さ
れ、定電流値制御信号に制御されて開閉する複数の第３
のスイッチ手段と、各々が第２の所定の電流を受入れる
複数の第４の定電流源と、出力ノードと複数の第４の定
電流源との間にそれぞれ接続され、定電流値制御信号に
制御されて開閉する複数の第４のスイッチ手段とを含
む。
【００４９】請求項１２記載の同期型半導体記憶装置
は、請求項１１記載の同期型半導体記憶装置の構成にお
いて、可変定電流供給手段は、さらに、可変遅延手段の
スタンバイ動作用電流を供給する待機動作電流供給手段
を含む。
【００５０】請求項１３記載の同期型半導体記憶装置
は、請求項１２記載の同期型半導体記憶装置の構成に加
えて、コラムアドレスストローブ信号活性化後、記憶デ
ータ出力までの外部クロック信号のサイクル数を表わす
レイテンシデータを外部から受けて保持する命令レジス
タとをさらに備え、待機動作電流供給手段は、レイテン
シデータに応じて、スタンバイ動作用電流値を変化させ
る可変定電流源をさらに含む。
【００５１】請求項１４記載の同期型半導体記憶装置
は、請求項１３記載の同期型半導体記憶装置の構成に加
えて、外部からのテストモード指定信号に応じて、待機
動作電流供給手段を制御し、可変遅延手段のスタンバイ
動作用電流を所定の値とするテストモード制御手段をさ
らに備える。
【００５２】請求項１５記載の同期型半導体記憶装置
は、請求項１記載の同期型半導体記憶装置の構成におい
て、内部同期信号発生手段は、外部クロック信号を受
け、遅延して内部クロック信号として出力する可変遅延
手段を含み、可変遅延手段は、外部クロック信号を受け
遅延して出力する、互いにカスケード接続された複数段
の遅延バッファ回路を有し、外部クロック信号および複
数段の遅延バッファ回路の出力をそれぞれ受けて、外部
クロック信号の周期に対応する遅延バッファ回路の段数
を検知し、定電流値制御信号を出力する演算手段と、定
電流値制御信号に応じて、出力ノードに供給する定電流
値をディジタル的に変化させる可変定電流供給手段と、
可変定電流供給手段の出力する定電流値に応じて、各遅
延バッファ回路の遅延量を制御する遅延制御手段とをさ
らに含み、演算手段は、所定段数の遅延バッファ回路の
出力遅延が外部クロック信号の周期と一致するように定
電流値制御信号を更新する。
【００５３】請求項１６記載の同期型半導体記憶装置
は、請求項１５記載の同期型半導体記憶装置の構成にお
いて、可変定電流供給手段は、各々が所定の電流を供給
する複数の第１の定電流源と、複数の第１の定電流源と
出力ノードとの間にそれぞれ接続され、定電流値制御信
号に制御されて開閉する複数の第１のスイッチ手段と、
各々が所定の電流を受入れる複数の第２の定電流源と、
出力ノードと複数の第２の定電流源との間にそれぞれ接
続され、定電流値制御信号に制御されて開閉する複数の
第２のスイッチ手段とを含む。
【００５４】請求項１７記載の同期型半導体記憶装置
は、請求項１５記載の同期型半導体記憶装置の構成に加
えて、カスケード接続された遅延バッファ回路のそれぞ
れの出力を受けて所定時間遅延した複数の内部制御信号
を出力する内部制御信号発生手段をさらに備え、列選択
手段の列選択動作および記憶データ読出動作ならびにデ
ータ出力手段の記憶データ出力動作は、内部制御信号に
制御される。
【００５５】請求項１８記載の同期型半導体記憶装置
は、請求項１６記載の同期型半導体記憶装置の構成にお
いて、可変定電流供給手段は、さらに、可変遅延手段の
スタンバイ動作用電流を供給する待機動作電流供給手段
を含む。
【００５６】請求項１９記載の同期型半導体記憶装置
は、請求項１８記載の同期型半導体記憶装置の構成に加
えて、コラムアドレスストローブ信号活性化後、記憶デ
ータ出力までの外部クロック信号のサイクル数を表わす
レイテンシデータを外部から受けて保持する命令レジス
タとをさらに備え、待機動作電流供給手段は、レイテン
シデータに応じて、スタンバイ動作用電流値を変化させ
る可変定電流源をさらに含む。
【００５７】請求項２０記載の同期型半導体記憶装置
は、請求項１９記載の同期型半導体記憶装置の構成に加
えて、外部からのテストモード指定信号に応じて、待機
動作電流供給手段を制御し、可変遅延手段のスタンバイ
動作用電流を所定の値とするテストモード制御手段をさ
らに備える。
【００５８】請求項２１記載の同期型半導体記憶装置
は、請求項１記載の同期型半導体記憶装置の構成におい
て、内部同期信号発生手段は、外部クロック信号を受
け、遅延して出力する第１の可変遅延手段を含み、第１
の可変遅延手段は、外部クロック信号を受け遅延して出
力する、互いにカスケード接続された複数段の第１の遅
延バッファ回路を有し、所定の段数の第１の遅延バッフ
ァ回路からの分岐出力を受け、遅延して内部クロック信
号として出力する第２の可変遅延手段をさらに含み、第
２の可変遅延手段は、分岐出力を受け遅延して出力す
る、各々が第１の遅延バッファ回路よりも遅延量の小さ
い互いにカスケード接続された複数段の第２の遅延バッ
ファ回路を有し、外部クロック信号および複数段の第１
の遅延バッファ回路の出力をそれぞれ受けて、外部クロ
ック信号の周期以内の遅延量の第１の遅延バッファ回路
の段数を検知し、第１の定電流値制御信号を出力する第
１の演算手段と、外部クロック信号および複数段の第２
の遅延バッファ回路の出力をそれぞれ受けて、外部クロ
ック信号の周期以内の遅延量の第２の遅延バッファ回路
の段数を検知し、第２の定電流値制御信号を出力する第
２の演算手段と、第１の定電流値制御信号に応じて、出
力ノードに供給する定電流値をディジタル的に変化させ
る第１の可変定電流供給手段と、第２の定電流値制御信
号に応じて、出力ノードに供給する定電流値をディジタ
ル的に変化させる第２の可変定電流供給手段と、出力ノ
ードに出力される定電流値に応じて、第１および第２の
各遅延バッファ回路の遅延量を制御する遅延制御手段と
をさらに含み、第１および第２の演算手段は、第２の可
変遅延手段の出力遅延が外部クロック信号の周期と一致
するように第１および第２の定電流値制御信号を更新す
る。
【００５９】請求項２２記載の同期型半導体記憶装置
は、請求項２１記載の同期型半導体記憶装置の構成にお
いて、第１の可変定電流供給手段は、さらに、第１の可
変遅延手段のスタンバイ動作用電流を供給する待機動作
電流供給手段を含む。
【００６０】請求項２３記載の同期型半導体記憶装置
は、請求項２２記載の同期型半導体記憶装置の構成に加
えて、コラムアドレスストローブ信号活性化後、記憶デ
ータ出力までの外部クロック信号のサイクル数を表わす
レイテンシデータを外部から受けて保持する命令レジス
タとをさらに備え、待機動作電流供給手段は、レイテン
シデータに応じて、スタンバイ動作用電流値を変化させ
る可変定電流源をさらに含む。
【００６１】請求項２４記載の同期型半導体記憶装置
は、請求項２３記載の同期型半導体記憶装置の構成に加
えて、外部からのテストモード指定信号に応じて、待機
動作電流供給手段を制御し、可変遅延手段のスタンバイ
動作用電流を所定の値とするテストモード制御手段をさ
らに備える。
【００６２】請求項２５記載の同期型半導体記憶装置
は、請求項１記載の同期型半導体記憶装置の構成におい
て、内部同期信号発生手段は、内部クロック信号を出力
する可変周波数発振手段と、外部クロック信号および可
変周波数発振手段の出力を受けて、位相差を検出する位
相比較手段と、位相比較手段の検出結果に応じて、定電
流値制御信号を出力するデコード手段と、定電流値制御
信号に応じて、出力ノードに供給する定電流値を変化さ
せる可変定電流供給手段とを含み、可変定電流供給手段
は、各々が所定の電流を供給する複数の第１の定電流源
と、複数の第１の定電流源と出力ノードとの間にそれぞ
れ接続され、定電流値制御信号に制御されて開閉する複
数の第１のスイッチ手段と、各々が所定の電流を受入れ
る複数の第２の定電流源と、出力ノードと複数の第２の
定電流源との間にそれぞれ接続され、定電流値制御信号
に制御されて開閉する複数の第２のスイッチ手段とを有
し、可変定電流供給手段の出力する定電流値に応じて、
可変周波数発振手段の発振周波数を制御する発振制御手
段とを含む。
【００６３】請求項２６記載の同期型半導体記憶装置
は、請求項２５記載の同期型半導体記憶装置の構成に加
えて、可変発振手段と位相比較手段との間に接続され、
可変発振手段の出力のサイクル数を計数して、所定サイ
クル分周した出力を位相比較手段に与えるカウント手段
をさらに備える。
【００６４】請求項２７記載の同期型半導体記憶装置
は、請求項２６記載の同期型半導体記憶装置の構成にお
いて、可変定電流供給手段は、さらに、可変周波数発振
手段のスタンバイ動作用電流を供給する待機動作電流供
給手段を含む。
【００６５】請求項２８記載の同期型半導体記憶装置
は、請求項２７記載の同期型半導体記憶装置の構成に加
えて、コラムアドレスストローブ信号活性化後、記憶デ
ータ出力までの外部クロック信号のサイクル数を表わす
レイテンシデータを外部から受けて保持する命令レジス
タとをさらに備え、待機動作電流供給手段は、レイテン
シデータに応じて、スタンバイ動作用電流値を変化させ
る可変定電流源をさらに含む。
【００６６】請求項２９記載の同期型半導体記憶装置
は、請求項２８記載の同期型半導体記憶装置の構成に加
えて、外部からのテストモード指定信号に応じて、待機
動作電流供給手段を制御し、可変遅延手段のスタンバイ
動作用電流を所定の値とするテストモード制御手段をさ
らに備える。
【００６７】請求項３０記載の同期型半導体記憶装置
は、請求項１記載の同期型半導体記憶装置の構成におい
て、内部同期信号発生手段は、外部クロック信号を受
け、遅延して出力する第１の可変遅延手段を含み、第１
の可変遅延手段は、外部クロック信号を受け遅延して出
力する、互いにカスケード接続された複数段の第１の遅
延バッファ回路を有し、外部クロック信号を受け、遅延
して出力する第２の可変遅延手段をさらに含み、第２の
可変遅延手段は、外部クロック信号を受け遅延して出力
する、互いにカスケード接続された複数段の第２の遅延
バッファ回路を有し、外部クロック信号および複数段の
第１の遅延バッファ回路の出力をそれぞれ受けて、外部
クロック信号の周期以内の遅延量の第１の遅延バッファ
回路の段数を検知し、定電流値制御信号を出力する演算
手段をさらに含み、演算手段は、所定段数の第１の遅延
バッファ回路の出力遅延が外部クロック信号の周期と一
致するように定電流値制御信号を更新し、定電流値制御
信号に応じて、出力ノードに供給する定電流値をディジ
タル的に変化させる可変定電流供給手段と、可変定電流
供給手段の出力する定電流値に応じて、第１および第２
の各遅延バッファ回路の遅延量を制御する遅延制御手段
と、カスケード接続された第２の遅延バッファ回路のそ
れぞれの出力を受けて所定時間遅延した複数の内部制御
信号を出力する内部制御信号発生手段をさらに含み、列
選択手段の列選択動作および記憶データ読出動作ならび
にデータ出力手段の記憶データ出力動作は、内部制御信
号に制御される。
【００６８】請求項３１記載の同期型半導体記憶装置
は、請求項１記載の同期型半導体記憶装置の構成におい
て、内部同期信号発生手段は、内部クロック信号を出力
する可変周波数発振手段と、外部クロック信号および内
部クロック信号を受けて、位相差を検出し、第１および
第２の比較信号を出力する位相比較手段と、第１および
第２の比較信号を受け、第１の比較信号に応じて充放電
ノードを充電し、第２の比較信号に応じて充放電ノード
を放電するチャージポンプ手段と、充放電ノードの電位
レベルを平滑化して、出力ノードに出力するループフィ
ルタ回路と、出力ノードの電位レベルに応じて、可変周
波数発振手段の発振周波数を制御する発振制御手段と、
外部電源電位の供給開始を検知して、出力ノードを所定
の電位レベルに充電する充電手段を備える。
【００６９】請求項３２記載の同期型半導体記憶装置
は、請求項１記載の同期型半導体記憶装置の構成におい
て、内部同期信号発生手段は、外部クロック信号を受け
遅延して２周期ごとに複数の内部制御信号を出力する第
１の内部制御信号発生手段と、外部クロック信号を受け
遅延して２周期ごとに第１の内部制御信号発生手段と交
互に複数の内部制御信号を出力する第２の内部制御信号
発生手段とを含み、第１の内部制御信号発生手段は、外
部クロック信号の第１の立上がりのエッジが検出される
ことに応じて、外部クロック信号を受けて遅延し出力す
る第１の遅延手段と、第１の遅延手段の出力と外部クロ
ック信号とを受けて、第１の遅延手段の遅延時間と外部
クロック信号の１周期との時間差を検出し、第１の立上
がりエッジを含む周期の次の周期の第２の立上がりエッ
ジに応じて時間差経過後に出力レベルを変化させる可変
遅延手段と、可変遅延手段の出力を受けて、順次遅延さ
せて複数の内部制御信号を出力する第２の遅延手段とを
有し、第２の内部制御信号発生手段は、外部クロック信
号の第２の立上がりのエッジが検出されることに応じ
て、外部クロック信号を受けて遅延し出力する第３の遅
延手段と、第３の遅延手段の出力と外部クロック信号と
を受けて、第３の遅延手段の遅延時間と外部クロック信
号の１周期との時間差を検出し、第２の立上がりエッジ
を含む周期の次の周期の第３の立上がりエッジに応じ
て、時間差経過後に出力レベルを変化させる可変遅延手
段と、可変遅延手段の出力を受けて、順次遅延させて複
数の内部制御信号を出力する第４の遅延手段とを有し、
列選択手段の列選択動作および記憶データ読出動作なら
びにデータ出力手段の記憶データ出力動作は、複数の内
部制御信号に制御される。
【００７０】
【発明の実施の形態】
［実施の形態１］図１は本発明の実施の形態１の内部同
期信号発生回路１００の構成を示す概略ブロック図であ
り、図２は、実施の形態１の同期型半導体記憶装置１０
００の構成を示す概略ブロック図である。
【００７１】図１および第２を参照して、まず、実施の
形態１の同期型半導体記憶装置１０００の構成について
説明する。
【００７２】図２を参照して、同期型半導体記憶装置１
０００は、外部制御信号入力端子２ないし８を介して与
えられる外部クロック信号Ｅｘｔ．ＣＬＫおよび外部制
御信号／ＲＡＳ、／ＣＡＳを受けて、内部制御信号を発
生するコントロール回路９０と、メモリセルが行列状に
配列されるメモリセルアレイ１０と、アドレス信号入力
端子８を介して与えられる外部アドレス信号Ａ０〜Ａｉ
を受け、コントロール回路９０の制御のもとに内部行ア
ドレス信号および内部列アドレス信号を発生するアドレ
スバッファ１８と、コントロール回路９０の制御のもと
に、活性化され、アドレスバッファ１８から与えられる
内部行アドレス信号をデコードし、メモリセルアレイ１
０の対応する行（ワード線）を選択するロウデコーダ１
２とを含む。
【００７３】外部制御信号入力端子４へ与えられる信号
／ＲＡＳは、半導体記憶装置の内部動作を開始させ、か
つ内部動作の活性期間を決定するロウアドレスストロー
ブ信号である。この信号／ＲＡＳの活性化時、ロウデコ
ーダ１２等のメモリセルアレイ１０の行を選択する動作
を関連する回路は活性状態とされる。外部制御信号入力
端子６へ与えられる信号／ＣＡＳは、コラムアドレスス
トローブ信号であり、メモリセルアレイ１０における列
を選択する回路を活性状態とする。
【００７４】後に説明するように、信号／ＲＡＳおよび
信号／ＣＡＳの取込動作は、外部信号Ｅｘｔ．ＣＬＫに
同期して行なわれるが、内部クロック信号ｉｎｔ．ＣＬ
Ｋを発生する内部同期信号発生回路１００の同期動作
は、この信号／ＲＡＳの入力をトリガとして開始され
る。
【００７５】同期型半導体記憶装置１０００は、さら
に、コントロール回路９０の制御のもとに活性化され、
アドレスバッファ１８からの内部列アドレス信号をデコ
ードし、メモリセルアレイ１０の対応する複数の列を同
時に選択する列選択信号を発生するコラムデコーダ１４
と、メモリセルアレイ１０の選択された行に接続するメ
モリセルのデータを検知し増幅するセンスアンプと、コ
ラムデコーダ１４からの列選択信号に応答して、メモリ
セルアレイ１０の選択された複数の列を内部データバス
に接続するＩ／Ｏ回路と、コントロール回路９０の制御
のもとに、内部データバスに出力された読出データを受
けて、アドレスバッファ１８から与えられる内部セレク
タアドレスに応じて、対応するメモリセルのデータを選
択して出力するセレクタ回路２８と、コントロール回路
９０の制御のもとに、内部クロック信号ｉｎｔ．ＣＬＫ
に同期して、セレクタ回路２８からの読出データをデー
タ入出力端子３２に出力する出力回路３０とを含む。
【００７６】コントロール回路９０は、信号入力端子２
に与えられる外部クロック信号Ｅｘｔ．ＣＬＫを受ける
クロックバッファ２０からの出力に基づいて、外部制御
信号入力端子４に与えられる行アドレスストローブ信号
／ＲＡＳを受けてＲＡＳバッファ２２から出力される内
部行アドレスストローブ信号の活性化に応じて同期動作
を開始する内部同期信号発生回路１００と、内部同期信
号発生回路１００からの内部クロック信号ｉｎｔ．ＣＬ
Ｋを受けて、所定の時間ずつ遅延して内部制御信号を出
力する内部制御信号発生回路２６とを含む。
【００７７】外部制御信号入力端子６に与えられる列ア
ドレスストローブ信号／ＣＡＳを受けるＣＡＳバッファ
２４や、アドレス信号入力端子８を介して与えられるア
ドレス信号に対するアドレスバッファ１８の列アドレス
信号の取込動作は内部クロック信号ｉｎｔ．ＣＬＫに同
期して行なわれる。
【００７８】次に、内部同期信号発生回路１００の構成
について説明する。図１を参照して、同期信号発生回路
１００は、外部クロック信号Ｅｘｔ．ＣＬＫを受けて、
所定の時間遅延して出力する遅延回路１１０と、外部ク
ロック信号Ｅｘｔ．ＣＬＫおよび遅延回路１１０の出力
を受けて、両者の位相差を検出する位相比較器１２０
と、位相比較器１２０の検出結果に応じて、定電流源ス
イッチ信号ＣＳを出力するスイッチ用デコーダ１３０
と、信号ＣＳを受けて、対応する定電流値を供給する可
変定電流源回路１４０と、可変定電流源回路１４０の出
力する定電流値に応じて、遅延回路１１０の遅延量を制
御する制御信号を出力する遅延制御回路１５０とを含
む。
【００７９】遅延回路１１０は、ｎ段のカスケード接続
されたインバータ回路Ｉｎｖ．１〜Ｉｎｖ．ｎを含む。
各インバータ回路Ｉｎｖ．ｉ（ｉ＝１，２，…ｎ）は、
各々ｐチャネルＭＯＳトランジスタＰ１ｉを介して電源
電位Ｖｃｃと結合し、ｎチャネルＭＯＳトランジスタＮ
１ｉを介して接地電位ＧＮＤと結合する。各ｐチャネル
ＭＯＳトランジスタＰ１ｉのゲート電位レベルおよびｎ
チャネルＭＯＳトランジスタＮ１ｉのゲート電位レベル
は、遅延制御回路１５０により制御される構成となって
いる。
【００８０】すなわち、遅延回路１１０を構成するイン
バータ回路Ｉｎｖ．１〜Ｉｎｖ．ｎに供給される電流値
は遅延制御回路１５０により制御される。言い換えれ
ば、各インバータ回路Ｉｎｖ．ｉ（ｉ＝１，２，…ｎ）
における遅延時間は、遅延制御回路１５０からの制御信
号により変化する構成となっている。
【００８１】可変定電流源回路１４０は、ｍ個の内部定
電流源回路ＣＳ１１，ＣＳ２１，…ＣＳｍ１と、ｍ個の
内部定電流源回路ＣＳ１２，ＣＳ２２，…ＣＳｍ２とを
含む。定電流源回路ＣＳ１１は、一端が電源電位Ｖｃｃ
と接続し、他端定電流源スイッチ信号ＣＳにより開閉さ
れるスイッチ回路ＳＷ１１を介して出力ノード１４０ａ
と接続している。
【００８２】その他の定電流源回路ＣＳ２１，…ＣＳｍ
１は、同様にそれぞれ一端が電源電位Ｖｃｃと接続し、
他端はスイッチ回路ＳＷ２１，…ＳＷｍ１をそれぞれ介
して出力ノード１４０ａと接続している。
【００８３】一方、内部定電流源回路ＣＳ１２，ＣＳ２
２，…，ＣＳｍ２も、それぞれ一端は、定電流源スイッ
チ信号ＣＳにより制御されて開閉するスイッチ回路ＳＷ
１２，ＳＷ２２，…，ＳＷｍ２を介して出力ノード１４
０ａと接続し、他端は、それぞれ電源電位ＧＮＤと接続
している。
【００８４】したがって、出力ノード１４０ａに供給さ
れる定電流値はスイッチ回路ＳＷ１１，ＳＷ２１，…Ｓ
Ｗｍ１が導通状態となることにより増加し、スイッチ回
路ＳＷ１２，ＳＷ２２，…ＳＷｍ２がそれぞれ導通状態
となることにより減少する構成となっている。
【００８５】したがって、定電流源スイッチ信号ＣＳの
値に応じて、スイッチ回路ＳＷ１１，ＳＷ２１，…ＳＷ
ｍ１およびスイッチ回路ＳＷ１２，ＳＷ２２，…，ＳＷ
ｍ２が開閉されることで、対応する定電流値が１４０ａ
に出力され、この定電流値に応じて、後に説明するよう
に遅延制御回路１５０が動作することになる。
【００８６】可変定電流源回路１４０は、さらに、常時
出力ノード１４０ａに対して、所定の定電流値を供給す
るフリーラン用電流源１４４を含む。すなわち、スイッ
チ回路ＳＷ１１〜ＳＷｍ１およびＳＷ１２〜ＳＷｍ２が
すべて非導通状態となっている場合でも、常に一定のフ
リーラン用電流が出力ノードに供給される構成となって
いる。
【００８７】遅延制御回路１５０は、出力ノード１４０
ａとドレインが、接地電位ＧＮＤとソースが接続するｎ
チャネルＭＯＳトランジスタＮ３１と、ソースが接地電
位ＧＮＤと、ゲートがｎチャネルＭＯＳトランジスタＮ
３１のゲートと接続するｎチャネルＭＯＳトランジスタ
Ｎ３２とを含む。ｎチャネルＭＯＳトランジスタＮ３１
のドレインとゲートは接続されており、ｎチャネルＭＯ
ＳトランジスタＮ３１とＮ３２とでカレントミラー回路
を構成している。
【００８８】遅延制御回路１５０は、さらに、ソースが
電源電位Ｖｃｃと、ドレインがｎチャネルＭＯＳトラン
ジスタＮ３２のドレインと接続するｐチャネルＭＯＳト
ランジスタＰ３１を含む。ｎチャネルＭＯＳトランジス
タＮ３２のゲートと、遅延回路１１０のｎチャネルＭＯ
ＳトランジスタＮ１１〜Ｎ１ｎのゲートとが接続し、こ
れらｎチャネルＭＯＳトランジスタＮ１１〜Ｎ１ｎを流
れるドレイン電流値がカレントミラー回路を構成するｎ
チャネルＭＯＳトランジスタＮ３１およびＮ３２を流れ
る電流値により制御される。
【００８９】一方、ｐチャネルＭＯＳトランジスタＰ３
１のゲートと遅延回路１１０中のｐチャネルＭＯＳトラ
ンジスタＰ１１〜Ｐ１ｎのゲートとが接続している。こ
こで、ｐチャネルＭＯＳトランジスタＰ３１のゲートと
ドレインとが接続されているため、ｐチャネルＭＯＳト
ランジスタＰ３１とＰ１１とでカレントミラー回路を構
成している。したがって、ｐチャネルＭＯＳトランジス
タＰ１１〜Ｐ１ｎのそれぞれに流れるドレイン電流は、
ｐチャネルＭＯＳトランジスタＰ３１に流れるドレイン
電流、すなわち、カレントミラー回路を構成するｎチャ
ネルＭＯＳトランジスタＮ３１およびＮ３２に流れるド
レイン電流値と同一の値となる構成となっている。
【００９０】したがって、遅延回路１１０を構成するイ
ンバータ回路Ｉｎｖ．１〜Ｉｎｖ．ｎの各々に供給され
る電流値は、可変定電流源回路１４０の出力ノード１４
０ａに供給される電流値により制御される。
【００９１】次に、内部同期信号発生回路１００の動作
について説明する。まず、外部クロック信号Ｅｘｔ．Ｃ
ＬＫの１周期の時間に対して、遅延回路１１０の遅延時
間が小さい場合について考える。この場合、外部クロッ
ク信号Ｅｘｔ．ＣＬＫを受けて、遅延回路１１０から出
力される信号は、外部クロック信号Ｅｘｔ．ＣＬＫに比
べて位相が進んでいることになる。位相比較器１２０に
おいて検出された、上記位相差に応じて、スイッチ用デ
コーダ１３０は、遅延回路１１０から出力される信号の
位相の進みを遅らせるように、定電流源スイッチ信号Ｃ
Ｓにより、可変定電流源回路１４０を制御して、出力ノ
ード１４０ａに出力される定電流値を減少させる。これ
に応じて、ｎチャネルＭＯＳトランジスタＮ３１および
Ｎ３２より構成されるカレントミラー回路を流れるドレ
イン電流値が減少し、遅延回路１１０を構成する各イン
バータ回路Ｉｎｖ．ｉ（ｉ＝１，２，…ｎ）に供給され
る電流値も減少する。
【００９２】したがって、インバータ回路Ｉｎｖ．１〜
Ｉｎｖ．ｎの遅延時間が増大し、外部クロック信号Ｅｘ
ｔ．ＣＬＫを受けて、遅延回路１１０から出力される信
号の位相が遅れることになる。
【００９３】すなわち、外部クロック信号Ｅｘｔ．ＣＬ
Ｋの位相と、遅延回路１１０から出力される信号との位
相差は、両者が同期する方向に変化することになる。
【００９４】一方、遅延回路１１０の遅延時間が、外部
クロック信号Ｅｘｔ．ＣＬＫの１周期の時間よりも大き
い場合は、上記と逆の動作を行なうことで、外部クロッ
ク信号Ｅｘｔ．ＣＬＫと、遅延回路１１０から出力され
る内部クロック信号ｉｎｔ．ＣＬＫとが同期することに
なる。
【００９５】内部同期信号発生回路１００においては、
従来のＰＬＬ回路５０と異なり、位相比較器１２０にお
ける位相比較結果に応じて、遅延回路１１０を構成する
インバータ回路Ｉｎｖ．１〜Ｉｎｖ．ｎに供給される電
流値が、ディジタル的にかつ位相比較器の比較結果に対
して線形に変化することが可能であるため、出力される
内部クロック信号ｉｎｔ．ＣＬＫのジッタの発生を抑制
することが可能である。
【００９６】さらに、遅延回路１１０を構成するインバ
ータ回路Ｉｎｖ．１〜Ｉｎｖ．ｎのそれぞれに供給され
る電流値が広い範囲にわたって線形に変化するため、こ
れらインバータ回路Ｉｎｖ．１〜Ｉｎｖ．ｎに供給され
る電流値が大きい状態、すなわち、外部クロック信号Ｅ
ｘｔ．ＣＬＫに対して同期動作が完了するまでの時間が
短い動作領域においても、ジッタの発生を抑制すること
が可能となる。
【００９７】可変定電流源回路１４０は、さらに、出力
ノード１４０ａに対して所定電流値を常に供給するフリ
ーラン用電流源１４４を有しているので、遅延回路１１
０のスタンバイ状態における遅延量をこのフリーラン用
電流源１４４が供給する電流値により制御することが可
能で、予め、外部クロック信号Ｅｘｔ．ＣＬＫの周期に
対して同期がとりやすいように遅延回路１１０の遅延量
を設定しておくことができ、さらに外部クロック信号Ｅ
ｘｔ．ＣＬＫに対する同期完了までの時間をさらに低減
することが可能となる。
【００９８】図３は、ＳＤＲＡＭ等の高速ＤＲＡＭにお
いて、行アドレス信号のアクセスが終了した後、列アド
レス信号のアクセスをするまでの外部クロック信号の変
化の様子を示すタイミングチャートである。
【００９９】図３（ａ）は所定の外部クロック信号にお
けるローアクセスからコラムアクセスまでの外部クロッ
ク信号の変化を、（ｂ）は、（ａ）における外部クロッ
ク信号Ｅｘｔ．ＣＬＫの周期の２分の１の外部クロック
信号に対するローアクセスからコラムアクセスまでの波
形の変化を、（ｃ）は、（ａ）におけるよりもさらに４
分の１の周期の外部クロック信号Ｅｘｔ．ＣＬＫにおけ
る場合のローアクセスからコラムアクセスまでの外部ク
ロック信号の変化を示すタイミングチャートである。
【０１００】すなわち、図３（ａ）に示した場合から、
順次（ｂ）に示す場合、（ｃ）に示す場合というよう
に、外部クロック信号を高速化した場合でも、同期型半
導体記憶装置における内部回路の動作は、それに応じて
高速化されるわけではなく、外部クロック信号に合わせ
て行アドレスのアクセスを開始してからデータが出力す
るまでの時間数は変化せず、たとえば、ローアクセスか
らコラムアクセスまでのクロック数が増加していくこと
になる。
【０１０１】このような傾向は、外部クロック信号の周
波数が高周波になればなるほど顕著になり、アクセスを
開始してからデータが出力されるまでの外部クロック信
号Ｅｘｔ．ＣＬＫのサイクル数が増加することになる。
【０１０２】この場合、一般に高速動作が要求されるの
はコラムアクセス後データ出力が完了するまでの時間で
あり、この動作も外部クロック信号Ｅｘｔ．ＣＬＫに応
じて高速化できるわけではないため、外部クロック信号
の高周波化に伴って、コラムアクセスからデータ出力ま
でのクロック数（以下、レイテンシと呼ぶ）も増加す
る。しかしながら、コラムアクセス後のデータ出力は、
一般に複数のデータが連続して出力されるのに対し、ロ
ーアクセスについては、１度に指定する行アドレスは１
つであるため、高速化の要求は小さい。
【０１０３】以上の点を考慮すると、同期型半導体記憶
装置に搭載される内部同期信号発生回路１００の外部ク
ロック信号Ｅｘｔ．ＣＬＫに対する同期完了までの時間
が十分小さくなった場合、ローアクセスが行なわれたこ
とをトリガとして、コラムアクセスが行なわれるまでの
複数クロックの期間に、内部同期信号発生回路１００が
外部クロック信号Ｅｘｔ．ＣＬＫに対する同期動作を行
なうという動作モードが可能となる。
【０１０４】すなわち、このような動作モードでは、内
部同期信号発生回路１００は、常時外部クロック信号Ｅ
ｘｔ．ＣＬＫに対して同期動作を行なう必要がなくな
る。
【０１０５】つまり、ローアクセスに関しては、内部ク
ロック信号ｉｎｔ．ＣＬＫについての同期動作は不要と
なり、ローアクセスの期間、すなわち、行アドレスの取
込みからワード線の活性化およびメモリセルデータの増
幅を行なうまでの期間を外部クロック信号Ｅｘｔ．ＣＬ
Ｋと内部クロック信号ｉｎｔ．ＣＬＫの同期動作に利用
することが可能となる。
【０１０６】コラムアクセスについては、十分に内部ク
ロック信号ｉｎｔ．ＣＬＫが外部クロック信号Ｅｘｔ．
ＣＬＫに同期が完了した状態で行なうことが可能で、コ
ラムアクセス動作の高速性には何ら影響がない。
【０１０７】図４は、実施の形態１の同期型半導体記憶
装置１０００において、上記のような動作を行なった場
合の同期型半導体記憶装置１０００内の主要な信号の時
間変化を示すタイミングチャートである。
【０１０８】時刻ｔ１における外部クロック信号Ｅｘ
ｔ．ＣＬＫの立上がりの位置において、行アドレス信号
Ａｘがアドレスバッファ１８に取込まれる。これに応じ
て、アドレスバッファ１８から出力される内部行アドレ
ス信号に応じて、ロウデコーダ１２は、対応するワード
線の電位を“Ｈ”レベルに変化させる。
【０１０９】センスアンプは、上記選択されたワード線
に接続するメモリセル中の記憶データに応じてこれらメ
モリセルに接続するビット線対に生じた電位差を増幅
し、ビット線対の一方を“Ｈ”レベルの電位に、ビット
線対の他方を“Ｌ”レベルの電位とする。
【０１１０】一方で、行アドレスストローブ信号／ＲＡ
Ｓが活性状態（“Ｌ”レベル）となるのに応じて、内部
同期信号発生回路１００は外部クロック信号Ｅｘｔ．Ｃ
ＬＫに対する同期動作を開始し、時刻ｔ１における外部
クロック信号Ｅｘｔ．ＣＬＫの立上がりのエッジから３
サイクル後の時刻ｔ５における外部クロック信号Ｅｘ
ｔ．ＣＬＫの立上がりのエッジにおいて、同期動作を完
了し、以後は同期した内部クロック信号ｉｎｔ．ＣＬＫ
を出力する。時刻ｔ１から、外部クロック信号Ｅｘｔ．
ＣＬＫの４サイクル後の時刻ｔ６において、列アドレス
がアドレスバッファ１８に取込まれ、これに応じて、ア
ドレスバッファ１８から出力される内部列アドレス信号
に対応する複数のメモリセル列をコラムデコーダ１４が
選択する。コラムデコーダ１４からの列選択信号に応じ
て、Ｉ／Ｏ回路は、選択された列に対応するビット線対
とＩ／Ｏ線対とを接続し、これに応じて、内部データバ
スに読出された記憶データに対応する電位が出力され
る。セレクタ回路２８は、内部データバスに出力された
複数のメモリセルに対応するデータのうち、アドレスバ
ッファ１８から出力される内部セレクタ信号に応じて、
対応するメモリセルのデータを、内部制御信号発生回路
２６からの内部制御信号に応じて、出力回路３０に出力
する。
【０１１１】出力回路３０は、セレクタ回路２８からの
読出データに応じて、データ入出力端子３２の電位レベ
ルを対応する電位に駆動する。時刻ｔ６において、列ア
ドレスの取込みが行なわれた後、外部クロック信号Ｅｘ
ｔ．ＣＬＫの２サイクル後に相当する時刻ｔ８におい
て、データ入出力端子３２からのデータの読出しが行な
われる。
【０１１２】図５は、図２に示した同期型半導体記憶装
置１０００における内部制御信号発生回路２６の構成を
示す概略ブロック図である。
【０１１３】上述したとおり、内部制御信号発生回路２
６からの制御信号に基づいて、アドレスバッファ１８に
おける列アドレスの取込動作、コラムデコーダ１４にお
けるコラム選択動作、Ｉ／Ｏ回路における内部データバ
スへのデータ出力動作、セレクタ回路２８におけるデー
タ選択動作、および出力回路３０におけるデータ出力動
作のそれぞれが制御される。
【０１１４】図４において説明したとおり、実施の形態
１の同期型半導体記憶装置１０００においては、行系の
回路の動作は、行アドレスストローブ信号／ＲＡＳの活
性化に応じて、内部クロック信号ｉｎｔ．ＣＬＫに同期
することなく行なわれ、列系の回路動作のみが内部制御
信号発生回路２６からの内部制御信号に応じて制御され
る構成となっている。
【０１１５】すなわち、外部制御信号入力端子４に与え
られる行アドレスストローブ信号／ＲＡＳを受けるＲＡ
Ｓバッファ２２は、外部制御信号入力端子２に与えられ
る外部クロック信号Ｅｘｔ．ＣＬＫを受けるクロックバ
ッファ２０からの出力に応じて、外部クロック信号Ｅｘ
ｔ．ＣＬＫの立上がりのエッジにおいて、行アドレスス
トローブ信号／ＲＡＳが活性状態（“Ｌ”レベル）とな
っている場合に、活性な内部行アドレスストローブ信号
（“Ｈ”レベルが活性状態であるとする。）を出力す
る。これに応じて、行系の回路動作の制御が開始され
る。すなわち、取込まれた行アドレスＡｘに対応する行
が、ロウデコーダ１２により選択される。
【０１１６】その後、内部行アドレスストローブ信号
が、遅延回路２６２により所定時間遅延した信号に応じ
て、ロウデコーダ１２は、選択されたワード線の電位レ
ベルを“Ｈ”レベルへと変化させる。
【０１１７】ワード線を活性化させた信号が、遅延回路
２６４によりさらに所定時間遅延した信号により、セン
スアンプが活性化され、上記選択されたワード線に接続
するメモリセルの記憶情報に応じて、ビット線対の電位
レベルが増幅される。
【０１１８】一方で、信号／ＲＡＳが活性状態となり、
ＲＡＳバッファ２２から出力される内部行アドレススト
ローブ信号が活性状態となると、ＡＮＤゲート４２が開
状態となり、外部制御信号入力端子２に与えられる外部
クロック信号Ｅｘｔ．ＣＬＫを受けるクロックバッファ
２０から内部同期信号発生回路１００に外部クロック信
号Ｅｘｔ．ＣＬＫが与えられる。すなわち、信号／ＲＡ
Ｓが活性化した後に、内部同期信号発生回路１００には
外部クロック信号Ｅｘｔ．ＣＬＫが与えられることとな
り、信号／ＲＡＳをトリガとして、内部同期信号発生回
路１００の同期動作が開始することになる。
【０１１９】内部同期信号発生回路１００から出力され
た内部クロック信号ｉｎｔ．ＣＬＫに応じて、まずＣＡ
Ｓバッファ２４が制御され、外部制御信号入力端子６に
与えられる列アドレスストローブ信号／ＣＡＳが活性状
態（“Ｌ”レベル）である場合は、このＣＡＳバッファ
２４に制御されて、アドレスバッファ１８において、ア
ドレス信号入力端子８を介して与えられる列アドレスが
アドレスバッファ１８に取込まれる（コラムアドレスが
ラッチされる）。
【０１２０】すなわち、信号／ＣＡＳが活性化する時点
においては、内部同期信号発生回路１００から出力され
る内部クロック信号ｉｎｔ．ＣＬＫは外部クロック信号
Ｅｘｔ．ＣＬＫに対して同期しているので、以後の列系
回路の動作は、外部クロック信号Ｅｘｔ．ＣＬＫに同期
した内部クロック信号ｉｎｔ．ＣＬＫに同期して制御さ
れることになる。
【０１２１】信号／ＣＡＳが活性化後の内部クロック信
号ｉｎｔ．ＣＬＫの１サイクル目においては、たとえ
ば、列アドレスの取込みが行なわれた後、内部クロック
信号ｉｎｔ．ＣＬＫが遅延回路２６６により所定の時間
遅延した信号によりコラムデコーダ１４が制御されてア
ドレスのデコードが行なわれる。さらに、このアドレス
デコードを指示した信号が遅延回路２６８により所定時
間遅延した信号によりコラム選択信号が活性となって、
列アドレスにより指定された複数のメモリセル列が同時
に選択される。
【０１２２】さらに、このコラム選択を活性化した信号
が、遅延回路２７０により所定時間遅延した信号によ
り、内部データバスを駆動するプリアンプ（図示せず）
を活性化するためのプリアンプ増幅信号が生成される。
【０１２３】一方、信号／ＣＡＳが活性化後の内部クロ
ック信号ｉｎｔ．ＣＬＫの２サイクル目においては、内
部クロック信号ｉｎｔ．ＣＬＫにより、内部データバス
が制御されて、内部データバスが所定のプリチャージ電
位に充電された後、プリアンプ回路と内部データバスと
を接続するトランスファゲートが導通状態となって、選
択されたメモリセルからのデータが内部データバスに出
力される。このバス制御を行なった内部制御信号が遅延
回路２７２により所定時間遅延した信号によりセレクタ
回路２８が活性化され、セレクタ回路２８は、アドレス
バッファ１８から与えられる内部セレクト信号に応じ
て、読出された複数のメモリセルに対応するデータのう
ち、選択されたメモリセルに対応するデータを出力回路
３０に出力する。セレクタ回路を活性化した信号が、遅
延回路２７４により所定時間遅延した信号により、出力
回路３０におけるラッチ回路（図示せず）が、セレクタ
回路２８から出力された読出データをラッチする。
【０１２４】信号／ＣＡＳが活性化した後の３サイクル
目において、内部クロック信号ｉｎｔ．ＣＬＫの活性化
に応じて、出力回路３０中の出力バッファ回路（図示せ
ず）が活性化される。この出力バッファ制御信号が遅延
回路２７６により所定時間遅延した信号により、データ
入出力端子３２の電位レベルを出力回路３０が対応する
電位に駆動する。
【０１２５】なお、以上の説明では、信号／ＣＡＳの活
性化後の１サイクル目において、ＣＡＳバッファ制御信
号からプリアンプ制御信号までが出力され、信号／ＣＡ
Ｓ活性化後の２サイクル目においてバス制御信号からデ
ータ前ラッチ信号までが出力され、信号／ＣＡＳ活性化
後の３サイクル目において出力バッファ制御手段および
出力制御信号が出力されるものとして説明したが、実際
には、すべてのサイクルにおいて、たとえば、ＣＡＳバ
ッファ制御信号、バス制御信号、出力バッファ制御信号
等は出力されている。ただし、この場合、たとえば読出
されたデータがプリアンプにおいて増幅される前におけ
るバス制御信号に伴う動作、たとえば信号／ＣＡＳ活性
化後の１サイクル目におけるバス制御信号に伴う動作は
意味をなさず、信号ＣＡＳ活性化後の所定のサイクル後
において、データ入出力端子３２に出力されるデータの
みが意味ある値として外部に読出される。
【０１２６】以上説明した内部制御信号発生回路２６の
構成により、外部クロック信号Ｅｘｔ．ＣＬＫに同期し
て、信号／ＲＡＳが活性化していることが検知された
後、行系の回路の動作が起動され、同時に、内部同期信
号発生回路１００の同期動作も、信号／ＲＡＳの活性化
をトリガとして開始される。列系回路の動作は、内部同
期信号発生回路１００から出力される内部クロック信号
ｉｎｔ．ＣＬＫに同期して制御されることになる。
【０１２７】すなわち、信号／ＲＡＳが活性化していな
い期間は、内部同期信号発生回路１００は同期動作を行
なわないため、内部同期信号発生回路１００での消費電
力が軽減され、スタンバイ状態における同期型半導体記
憶装置１０００の消費電力が抑制される。なお、以上の
説明においては、信号／ＲＡＳが活性化後、４サイクル
目において列アドレスの取込みが行なわれ、列アドレス
の取込みが行なわれた後、外部クロック信号Ｅｘｔ．Ｃ
ＬＫの２サイクル後においてデータが外部に出力される
構成としたが、いずれのサイクル数についても、特にこ
の値に限定されることなく、外部クロック信号Ｅｘｔ．
ＣＬＫの周期に応じて変化させることが可能である。
【０１２８】［実施の形態２］図６は、本発明の実施の
形態２の内部同期信号発生回路１０２の構成を示す概略
ブロック図である。
【０１２９】この内部同期信号発生回路１０２の搭載さ
れる同期型半導体記憶装置の構成は、図２に示した同期
型半導体記憶装置１０００の構成において、単に内部同
期信号発生回路のみを置換えたものであるので、その構
成の詳細の説明は省略する。
【０１３０】実施の形態２の内部同期信号発生回路１０
２は、リングオシレータ回路１１４と、リングオシレー
タ回路の出力と外部クロック信号Ｅｘｔ．ＣＬＫとを受
けて、両者の位相の比較を行なう位相比較器１２０と、
位相比較器１２０の比較結果に応じて、所定の電位を出
力するチャージポンプ１８０と、チャージポンプ１８０
の出力を受けて、対応するディジタル信号の定電流源ス
イッチ信号ＣＳを出力するアナログ／ディジタル変換回
路（以下Ａ／Ｄ変換回路と呼ぶ）１８２と、定電流源ス
イッチ信号ＣＳに応じて、対応する電流値を出力ノード
１４０ａに出力する可変定電流源回路１４０と、出力ノ
ード１４０ａに出力される定電流値に応じて、リングオ
シレータ回路１１４の発振周波数を制御する遅延制御回
路１５０とを含む。
【０１３１】可変定電流源回路１４０および遅延制御回
路１５０の構成は実施の形態１の内部同期信号発生回路
１００の構成と同様であるので、同一部分に同一参照符
号を付してその説明は省略する。
【０１３２】位相比較器１２０およびチャージポンプ回
路１８０の構成は、図４３に示した従来のＰＬＬ回路５
０における位相比較回路５２およびチャージポンプ回路
５３の構成と同様である。
【０１３３】したがって、実施の形態２の内部同期信号
発生回路１０２の構成は、実施の形態１の内部同期信号
発生回路１００の構成に比べて、実施の形態１の内部同
期信号発生回路１００が一種のＤＬＬ回路として構成さ
れていたのに対し、内部同期信号発生回路１０２は一種
のＰＬＬ回路として構成されている点が異なる。
【０１３４】リングオシレータ回路１１４の構成も、基
本的には、従来のＰＬＬ回路５０におけるリングオシレ
ータ回路５６と同様である。すなわち、リングオシレー
タ回路１１４は、奇数段（ｎ段）のインバータ回路Ｉｎ
ｖ．１〜Ｉｎｖ．ｎがリング状に接続され、各々のイン
バータ回路Ｉｎｖ．ｉ（ｉ＝１，２，…ｎ）に対して供
給される電流値が、電源電位Ｖｃｃとインバータ回路Ｉ
ｎｖ．ｉとの間に接続され、そのゲート電位が遅延制御
回路１５０により制御されるｐチャネルＭＯＳトランジ
スタＰ１ｉと、インバータ回路Ｉｎｖ．ｉと接地電位Ｇ
ＮＤとの間に接続され、そのゲート電位が遅延制御回路
１５０により制御されるｎチャネルＭＯＳトランジスタ
Ｎ１ｉによって制御される構成となっている。
【０１３５】ここで、リングオシレータ回路１１４を構
成する各インバータ回路Ｉｎｖ．ｉに供給される電流値
は、実施の形態１における内部同期信号発生回路１００
と同様に、可変定電流源回路１４０から供給されるディ
ジタル的に変化する定電流値により制御される。したが
って、実施の形態１と同様に、各インバータ回路Ｉｎ
ｖ．ｉに供給される電流値が比較的大きく、すなわち、
外部から供給される外部クロック信号Ｅｘｔ．ＣＬＫに
対する同期動作がより早く完了する動作状態において
も、ジッター等が発生することなく安定な内部クロック
信号ｉｎｔ．ＣＬＫを発生することが可能となる。
【０１３６】図７は、実施の形態２の同期型半導体記憶
装置の動作を示すタイミングチャートである。
【０１３７】時刻ｔ１における外部クロック信号Ｅｘ
ｔ．ＣＬＫの立上がりのエッジにおいて、信号／ＲＡＳ
が活性状態（“Ｌ”レベル）であることが検知される
と、行アドレス信号Ａｘがアドレスバッファ１８に取込
まれる。これに応じて、時刻ｔ２においてロウデコード
１２が選択されたワード線電位を“Ｈ”レベルに昇圧す
る。その後時刻ｔ３において、センスアンプが選択され
たワード線に接続するメモリセルに対応するビット線対
の電位レベルを記憶データに応じて増幅する。一方、時
刻ｔ１において信号／ＲＡＳが活性状態となるのに応じ
て、内部同期信号発生回路１０２は、同期動作を開始す
る。図７に示した例においては、時刻ｔ１後の内部クロ
ック信号Ｅｘｔ．ＣＬＫの３サイクルの期間中に内部同
期信号発生回路１０２は同期動作を完了し、時刻ｔ４に
おいて、外部クロック信号Ｅｘｔ．ＣＬＫと同期した内
部クロック信号ｉｎｔ．ＣＬＫを出力する。
【０１３８】時刻ｔ１から４サイクル後の時刻ｔ５にお
ける外部クロック信号Ｅｘｔ．ＣＬＫの立上がりのエッ
ジ、すなわち内部クロック信号ｉｎｔ．ＣＬＫの立上が
りのエッジに応じて、アドレスバッファ１８に列アドレ
スＡｙが取込まれ、これに応じて、列系動作が駆動され
る。すなわち、時刻ｔ６において、ビット線対と対応す
るＩ／Ｏ線対が接続され、さらにこのＩ／Ｏ線対電位が
内部データバスに伝達される。時刻ｔ７において、出力
回路３０は、データ入出力端子３２の電位レベルの駆動
を開始し、時刻ｔ５におけるコラムアクセス後２サイク
ル目にあたる時刻ｔ８における外部クロック信号Ｅｘ
ｔ．ＣＬＫの立上がりのエッジに応じて、データ入出力
端子３２に出力される読出データＤ０が外部に読出され
る。
【０１３９】すなわち、実施の形態２においても、信号
／ＲＡＳが活性状態となるのに応じて、内部同期信号発
生回路１０２は同期動作を開始するので、信号／ＲＡＳ
が不活性である期間は、内部同期信号発生回路１０２は
同期動作を行なわずフリーラン用電源１４４により供給
される電流値に応じた周波数で発振することとなり、ス
タンバイ状態における同期型半導体記憶装置の消費電力
を低減することが可能である。
【０１４０】図８は実施の形態２の同期型半導体記憶装
置において、コラムアクセスを２回連続して行なう場
合、すなわち１つのワード線で選択されたメモリセルの
うち異なる列に属するメモリセルから連続してデータを
出力する場合の動作を説明するタイミングチャートであ
る。
【０１４１】この場合も、図７において説明したのと全
く同様に、時刻ｔ１において信号／ＲＡＳが活性状態と
なっているのに応じて、行アドレスが取込まれると同時
に、内部同期信号発生回路１０２の動作が駆動される。
その後選択されたワード線の電位レベルが駆動され、こ
れに応じて、センスアンプが対応するビット線対に接続
するメモリセル中の記憶データに応じてビット線対電位
レベルを増幅する。
【０１４２】時刻ｔ１後の３サイクル目の時刻ｔ２にお
ける外部クロック信号Ｅｘｔ．ＣＬＫの立上がりのエッ
ジにおいて、内部同期信号発生回路１０２は、同期動作
を完了し、外部クロック信号Ｅｘｔ．ＣＬＫと同期した
内部クロック信号ｉｎｔ．ＣＬＫをし始める。
【０１４３】一方、この時刻ｔ２において、まず第１の
列アドレス信号Ａｙ１がアドレスバッファ１８に取込ま
れ、これに応じて、対応するビット線対が時刻ｔ３にお
いて、Ｉ／Ｏ線対と接続され、内部データバスに読出デ
ータが出力される。続いて、時刻ｔ４における外部クロ
ック信号Ｅｘｔ．ＣＬＫの立上がりのエッジにおいて、
第２の列アドレス信号Ａｙ２がアドレスバッファ１８に
取込まれ、これに応じて、対応するビット線対が時刻ｔ
５においてＩ／Ｏ線対と接続され、読出された第２のデ
ータが内部データバスに出力される。時刻ｔ６におい
て、まず１番目に読出されたデータＤ０が出力回路３０
からデータ入出力端子３２に出力され、続いて次のサイ
クルの時刻ｔ７における外部クロック信号Ｅｘｔ．ＣＬ
Ｋの立上がりのエッジに応じて、２番目に読出されたデ
ータＤ１が外部に読出される。
【０１４４】すなわち、同期型半導体記憶装置におい
て、１つのワード線により選択されるメモリセルからの
データを連続して外部に出力する場合でも、図７におい
て説明したのと同様に、信号／ＲＡＳの活性化に応じ
て、内部同期信号発生回路１０２が同期動作を開始する
構成とすることが可能である。
【０１４５】図９は、図８において説明したように、デ
ータを連続して出力する場合の外部クロック信号Ｅｘ
ｔ．ＣＬＫと各動作のタイミングの関係を示すタイミン
グチャートである。
【０１４６】図９（ａ）は、所定の周波数の外部クロッ
ク信号Ｅｘｔ．ＣＬＫにおいて、２つのデータを連続し
て出力する場合の動作波形を、（ｂ）は（ａ）の場合の
２倍の周波数で動作する場合の動作波形を、（ｃ）は、
（ａ）の場合の４倍の周波数で動作する場合の動作波形
をそれぞれ示す。
【０１４７】外部クロック信号Ｅｘｔ．ＣＬＫの周波数
の増加に伴って、アドレスアクセスからデータ出力まで
の期間も短縮化することが可能であるが、その短縮化に
は内部回路の動作時間によって決まる下限値が存在す
る。したがって、図９（ａ）においては、アドレスアク
セスからデータ出力までの外部クロック信号Ｅｘｔ．Ｃ
ＬＫのサイクル数は２サイクルであり、（ｂ）において
は３サイクルであるのに対し、（ｃ）においては５サイ
クルであって、外部クロック信号Ｅｘｔ．ＣＬＫの周期
の減少ほどにはアドレスアクセスからデータ出力までの
時間は短縮されない。
【０１４８】したがって、逆に外部クロック信号Ｅｘ
ｔ．ＣＬＫの周波数が大きくなるに従って、アドレスア
クセスからデータ出力までの間に含まれる外部クロック
信号Ｅｘｔ．ＣＬＫのサイクル数は増加するので、この
期間に内部同期信号発生回路１０２が外部クロック信号
に対する同期動作を完了できればよい。
【０１４９】図１０は、図９に示した連続読出動作にお
ける各信号の変化をより長期間にわたって示したタイミ
ングチャートである。
【０１５０】外部行アドレスストローブ信号／ＲＡＳの
活性化に応じて、内部行アドレスストローブ信号ＲＡＳ
が活性状態（“Ｈ”レベル）となり、その後最初の外部
クロック信号Ｅｘｔ．ＣＬＫの立上がりのエッジに応じ
て行アドレスの取込みが行なわれる。内部行アドレスス
トローブ信号ＲＡＳが活性状態である期間に、たとえば
外部列アドレスストローブ信号ＣＡＳが２回活性化する
ことで、内部列アドレスストローブ信号ＣＡＳが２度
“Ｈ”レベルとなっている期間中における外部クロック
信号Ｅｘｔ．ＣＬＫの立上がりのエッジにおいて、それ
ぞれ列アドレス信号の取込みが２回行なわれる。その
後、内部行アドレスストローブ信号の不活性化に応じ
て、内部同期信号発生回路１０２の動作はリセットさ
れ、以後は、内部同期信号発生回路はフリーラン状態
（もともとフリーラン用電源１４４により供給される電
流値によって決まる遅延での動作周波数の動作状態）で
動作することになる。
【０１５１】実施の形態２において示したＰＬＬ回路で
は、以上のようにフリーラン状態となった後は外部クロ
ック信号とは全く独立に内部クロック信号ｉｎｔ．ＣＬ
Ｋが動作することになる。
【０１５２】一方、実施の形態１に示したＤＬＬ回路の
内部同期信号発生回路１００では、フリーラン状態とな
った後、すなわち、もともとフリーラン用電源により設
定される周波数で動作する状態になった後も、内部クロ
ック信号ｉｎｔ．ＣＬＫの立上がりのエッジと、外部ク
ロック信号Ｅｘｔ．ＣＬＫの立上がりのエッジとを一致
させた動作を行なわせることが可能である。
【０１５３】この様子を図１１のタイミングチャートに
示す。したがって、実施の形態１の内部同期信号発生回
路１００においては、フリーラン状態となった後も内部
クロック信号ｉｎｔ．ＣＬＫの立上がりのエッジに関す
る限り外部クロック信号Ｅｘｔ．ＣＬＫと同期させて動
作させることが可能である。
【０１５４】すなわち、外部クロック信号Ｅｘｔ．ＣＬ
Ｋが所定の周波数以下となり、その周期が一定時間以上
となった場合は、内部同期信号発生回路１００は、フリ
ーラン状態で動作させることが可能である。
【０１５５】［実施の形態３］図１２は、本発明の実施
の形態３の内部同期信号発生回路２００の構成を示す概
略ブロック図である。
【０１５６】実施の形態３の内部同期信号発生回路２０
０の構成は、以下の２点において実施の形態１の内部同
期信号発生回路１００の構成と異なる。
【０１５７】すなわち、第１には、実施の形態１におけ
るフリーラン用電源１４４は一定のフリーラン用電流値
を供給するのみであったが、実施の形態３におけるフリ
ーラン用電流源１４６は、外部からの制御信号に応じ
て、その供給する電流値を可変とできる構成となってい
る点である。
【０１５８】第２には、外部から与えられるレイテンシ
データに基づいて、コマンドレジスタ１９０が上記フリ
ーラン用電流源１４６の供給する電流値を制御する構成
となっている点である。
【０１５９】その他の点は実施の形態１における内部同
期信号発生回路１００の構成と同様であり、同一部分に
は同一符号を付してその説明は省略する。
【０１６０】実施の形態３の内部同期信号発生回路２０
０は、以下に説明するように、実施の形態１の同期信号
発生回路１００よりも、さらに出力する内部クロック信
号ｉｎｔ．ＣＬＫを外部クロック信号Ｅｘｔ．ＣＬＫに
同期するまでに要するクロック数を減少させることが可
能である。
【０１６１】すなわち、外部クロック信号Ｅｘｔ．ＣＬ
Ｋと遅延回路１１０から出力される内部クロック信号ｉ
ｎｔ．ＣＬＫとの位相の差が大きくなるほど、同期動作
が完了するまでのクロック数はより多く必要になる。そ
こで、初期状態におけるフリーラン状態での遅延回路１
１０における遅延量を外部クロック信号Ｅｘｔ．ＣＬＫ
の１周期の時間に近くなるように、予め設定しておけれ
ば、同期完了までに必要なクロック数の増加を抑制する
ことができる。
【０１６２】たとえば、実施の形態１および２において
説明したような外部クロック信号Ｅｘｔ．ＣＬＫに同期
して高周波動作を行なう同期型半導体記憶装置において
は、その列アクセスからデータ出力までのレイテンシの
値が予めチップ上に記憶される構成となっている。この
レイテンシの大きさは、一般に、外部クロック信号の周
波数が高い領域で動作する場合ほど大きくなる。したが
って、このレイテンシの値として記憶されている値に合
わせて、フリーラン状態での遅延回路１１０の遅延量を
変更する構成とすることができる。
【０１６３】この場合、高周波動作であるほど、フリー
ラン状態での遅延量を小さくする構成とすることで、初
期状態であるフリーラン状態から、外部クロック信号Ｅ
ｘｔ．ＣＬＫに同期させるまでのクロック数を減少させ
ることが可能である。すなわち、レイテンシの値が大き
い場合は、高周波動作であって外部クロック信号Ｅｘ
ｔ．ＣＬＫの周期が短いことから、内部遅延量を減少さ
せるように遅延回路１１０を構成するインバータＩｎ
ｖ．１〜Ｉｎｖ．ｎに供給される電流量を増大させてお
けばよい。逆に、レイテンシの値が少ない場合は、低周
波動作であって、外部クロック信号Ｅｘｔ．ＣＬＫの周
期が長いことから、内部遅延量を増大させるべく、イン
バータＩｎｖ．１〜Ｉｎｖ．ｎに供給する電流量を減少
するように制御すればよい。
【０１６４】図１３は、コマンドレジスタ１９０の構成
を示す概略ブロック図である。すなわち、外部からレイ
テンシデータを同期型半導体記憶装置中のコマンドレジ
スタ１９６に記憶させる場合は、外部アドレス信号入力
端子８を介して与えられるアドレス信号をバッファ回路
１９２ａ、１９２ｂ…、１９２ｃを介して、マルチプレ
クサ１９４に与え、マルチプレクサ１９４からコマンド
レジスタ１９６にデータを書込む構成としている。ここ
で、マルチプレクサ１９４の動作は、所定の外部制御信
号の組合せにより指定されるレイテンシデータ書込制御
信号ＭＤＳの活性化に応じて活性化されるものとする。
【０１６５】フリーラン用電流源１４６は、一端が電源
電位Ｖｃｃと接続し、他端がそれぞれスイッチ回路ＳＦ
１〜ＳＦ４により出力ノード１４０ａと接続する内部定
電流源ＣＦ１〜ＣＦ４を含む。
【０１６６】コマンドレジスタ１９６中のレイテンシデ
ータに基づいて、スイッチ制御回路１９８がフリーラン
用電流源１４６中のスイッチ回路ＳＦ１〜ＳＦ４を制御
する。
【０１６７】以上のような構成とすることで、実施の形
態３の内部同期信号発生回路２００は、スタンバイ状
態、すなわちフリーラン状態における遅延回路１１０の
値を外部クロック信号Ｅｘｔ．ＣＬＫの周期に応じた値
に予め設定しておくので、外部クロック信号Ｅｘｔ．Ｃ
ＬＫの入力を、同期した内部クロック信号ｉｎｔ．ＣＬ
Ｋを出力するまでのクロック数を減少させることが可能
である。
【０１６８】［実施の形態４］図１４は、本発明の実施
の形態４の内部同期信号発生回路３００の構成を示す概
略ブロック図である。
【０１６９】内部同期信号発生回路３００の構成が実施
の形態１の内部同期信号発生回路１００の構成と異なる
点は、位相比較器１２０からの出力を受けて、遅延量制
御回路１５０に定電流を供給する可変定電流源回路１６
０をさらに備え、可変定電流源回路１６０の出力する定
電流値を位相比較器１２０からの出力を受けるスイッチ
デコーダ１３２により行なう構成としている点である。
【０１７０】すなわち、可変定電流源回路１６０は、可
変定電流源回路１４０と同様に、一端が電源電位Ｖｃｃ
と接続し、他端がスイッチ用デコーダ１３２により制御
されて開閉するスイッチ回路ＳＷ１３、ＳＷ２３、…、
ＳＷｌ３を介して、それぞれ出力ノード１４０ａと接続
する内部定電流源ＣＳ１３、ＣＳ２３、ＣＳｌ３と、一
端が、出力ノード１４０ａと、スイッチ用デコーダ１３
２により制御されて開閉するスイッチ回路ＳＷ１４、Ｓ
Ｗ２４、…ＳＷｌ４を介して、それぞれ接続し、他端が
電源電位ＧＮＤとそれぞれ接続する内部定電流源ＣＳ１
４、ＣＳ２４、…ＣＳｌ４とを含む。
【０１７１】ここで、内部定電流源ＣＳ１３〜ＣＳｌ３
は、可変定電流源回路１４０中の内部定電流源ＣＳ１１
〜ＣＳｍ１よりも、供給する定電流値が小さく、かつ、
内部定電流源ＣＳ１４〜ＣＳｌ４は、可変定電流源回路
１４０中の内部定電流源ＣＳ１２〜ＣＳｍ２よりもそれ
ぞれ受入れる定電流値が小さいものとする。
【０１７２】さらに、スイッチ用デコーダ１３０は、位
相比較器１２０からディジタル信号として出力されるデ
ータの上位ビットに対応して可変定電流源回路１４０を
制御し、スイッチ用デコーダ１３２は、位相比較器１２
０からの出力の所定の下位ビットに応じて、可変定電流
源回路１６０の出力する電流値を制御するものとする。
【０１７３】その他の構成部分は、実施の形態１の内部
同期信号発生回路１００と同様であり、同一部分には同
一符号を付してその説明は省略する。
【０１７４】以上のような構成とすることにより、可変
定電流源回路１４０および１６０から出力ノード１４０
ａに供給される定電流値をより細かく制御することが可
能で、外部クロック信号Ｅｘｔ．ＣＬＫに対してより正
確な同期動作を行なうことが可能となる。
【０１７５】さらに、外部クロック信号Ｅｘｔ．ＣＬＫ
と内部クロック信号ｉｎｔ．ＣＬＫとの位相差が大幅に
ずれている場合、より大きな電流供給能力を持つ可変定
電流源回路１４０により、同期動作を迅速に行なうこと
が可能となる。一方、位相かロックした後の微小な位相
変動に対する帰還動作は、主に微小電流を供給する可変
定電流源回路１６０により調整することが可能となる。
【０１７６】［実施の形態５］図１５は、本発明の実施
の形態５の内部同期信号発生回路４００の構成を示す概
略ブロック図である。
【０１７７】実施の形態２の内部同期信号発生回路２０
０の構成と異なる点は、内部遅延回路１１０に含まれる
各インバータ回路Ｉｎｖ．ｉ（ｉ＝１，２，…ｎ）から
の出力を並列に受けて、外部クロック信号Ｅｘｔ．ＣＬ
Ｋと比較し、いずれのインバータ回路Ｉｎｖ．ｉまでの
出力変動が外部クロック信号Ｅｘｔ．ＣＬＫの１周期内
に含まれるかを検知し、それに応じて、定電流源スイッ
チ信号ＣＳを出力する選択回路／判定回路１７０を有す
る構成となっている点である。
【０１７８】すなわち、実施の形態３の内部同期信号発
生回路２００は、外部クロック信号Ｅｘｔ．ＣＬＫと遅
延段１１０から出力される内部クロック信号ｉｎｔ．Ｃ
ＬＫを受けて、両者の位相差を比較する位相比較器１２
０からのデータに基づいて、スイッチ用デコーダ１３０
が定電流源スイッチ信号ＳＣを出力する構成となってい
たのに対し、実施の形態５の内部同期信号発生回路４０
０は、遅延回路１１０に含まれる互いにカスケード接続
されたインバータ回路Ｉｎｖ．１〜Ｉｎｖ．ｎからの出
力を並列に受ける選択回路／判定回路１７０が、これら
の出力値と外部クロック信号Ｅｘｔ．ＣＬＫとの比較結
果に基づいて、定電流源スイッチ信号ＣＳを出力する構
成となっている点で異なる。
【０１７９】その他の可変定電流源回路１４０、遅延制
御回路１５０およびコマンドレジスタ１９０の構成は、
実施の形態３の内部同期信号発生回路２００の構成と同
様であるので、同一部分には同一参照符号を付してその
説明は省略する。
【０１８０】図１６は、図１５に示した内部同期信号発
生回路４００の動作を説明するタイミングチャートであ
る。
【０１８１】図１６（ａ）は、初期状態、すなわち、遅
延回路１１０がフリーラン用電流源１４６からの電流値
に基づいて動作している場合の選択回路／判定回路１７
０の動作を説明するタイミングチャートであり、図１６
（ｂ）は、図１６（ａ）における比較結果に基づいて、
定電流源スイッチ信号ＣＳにより、出力ノード１４０ａ
に供給する電流値を制御した後の内部同期信号発生回路
４００の動作を説明するタイミングチャートである。
【０１８２】図１５および図１６（ａ）を参照して、図
１５中の遅延回路１１０を構成するインバータ回路Ｉｎ
ｖ．１〜Ｉｎｖ．ｎには、フリーラン用電流源１４６に
より規定される電流値が供給されている。
【０１８３】この状態でスタンバイしている場合に、外
部クロック信号Ｅｘｔ．ＣＬＫが入力されると、そのク
ロック信号をトリガとして遅延回路１１０が動作を開始
する。したがって、外部クロック信号Ｅｘｔ．ＣＬＫの
最初の１サイクル目に対応する遅延回路１１０の動作
は、フリーラン用電流源から供給される電流値により規
定される。
【０１８４】この遅延回路１１０を構成するインバータ
回路Ｉｎｖ．１〜Ｉｎｖ．ｎの各々からの出力を受け
て、選択回路／判定回路１７０は、外部クロック信号Ｅ
ｘｔ．ＣＬＫと比較を行なう。外部クロック信号Ｅｘ
ｔ．ＣＬＫが活性である期間（“Ｈ”レベルである期
間）は、各インバータＩｎｖ．ｉ（ｉ＝１，２，…ｎ）
の出力の変化が選択回路／判定回路１７０中でカウント
アップされる。ここで、図１６中、斜線の間隔で示され
る期間が、インバータ回路１段あたりの遅延時間に相当
するものとする。
【０１８５】このカウントアップは外部クロック信号Ｅ
ｘｔ．ＣＬＫが不活性状態（“Ｌ”レベル）となるまで
継続される。以上のようにして、外部クロック信号Ｅｘ
ｔ．ＣＬＫが活性である期間中に、出力レベルを反転さ
せるインバータ回路Ｉｎｖ．ｉの段数を検出し、選択回
路／判定回路１７０は、次のサイクルにおいて、遅延回
路１１０中の所定の段数のインバータ回路からの出力が
外部クロック信号Ｅｘｔ．ＣＬＫの活性期間に対応する
ように可変定電流源回路１４０の出力する定電流値を変
化させる。図１６（ａ）に示した例では、所定段数（ｘ
段であるものとする）のうち、ｙ段のインバータ回路Ｉ
ｎｖ．ｙからの出力信号が、外部クロック信号Ｅｘｔ．
ＣＬＫの活性期間内に収まる状態となっている。したが
って、所定段数のすべてのインバータ回路Ｉｎｖ．１〜
Ｉｎｖ．ｘが、外部クロック信号Ｅｘｔ．ＣＬＫの活性
期間中に収まるようにするためには、遅延回路１１０に
供給される電流値を増加させる必要がある。
【０１８６】たとえば、遅延回路１１０におけるインバ
ータ回路Ｉｎｖ．１〜Ｉｎｖ．ｎのフリーラン状態の電
流値が、内部定電流源ｚ個から供給されているものとす
る。図１６（ａ）においては、所定段数ｘ段のインバー
タ回路のうちｙ段のインバータ回路からの出力信号が、
外部クロック信号Ｅｘｔ．ＣＬＫの活性期間中に対応し
ているので、単純に各インバータ回路の遅延時間が供給
される電流値に対して比例するものと近似すると、外部
クロック信号Ｅｘｔ．ＣＬＫの活性期間中に所定の段数
ｘ段のインバータ回路Ｉｎｖ．ｘからの出力信号が収ま
るためには以下の関係が満たされればよい。
【０１８７】 ｙ×［ｚ＋（ｘ−ｙ）×ｚ／α］／ｚ＝ｘ … （１） ここで、ｚ／αは、フリーラン用の定電流源１４６に含
まれる内部定電流源の電流値に対する可変定電流源１４
２中に含まれる内部定電流源の各々の電流値を表わして
いる。
【０１８８】ここで、外部クロック信号Ｅｘｔ．ＣＬＫ
に対する上記のような合わせ込みを行なうインバータ回
路の段数としては、いくらかの余裕を持たせておくこと
ができる。つまり、インバータ回路Ｉｎｖ．１〜Ｉｎ
ｖ．ｘの遅延の合わせ込みの状態が、外部クロック信号
Ｅｘｔ．ＣＬＫに対して１ないし２段の誤差を有した場
合でも、内部クロック信号ｉｎｔ．ＣＬＫの遅延回路１
１０全体として誤動作が生じないように、図１６（ｂ）
に示すように、ｘ段のインバータ回路をＩｎｖ．１〜Ｉ
ｎｖ．ｘにより、外部クロック信号Ｅｘｔ．ＣＬＫに対
する合わせ込みが完了した後も、１ないし２段の余裕を
持つように構成しておくことが可能である。
【０１８９】以上のような構成とすることで、選択回路
／判定回路１７０は、外部クロック信号Ｅｘｔ．ＣＬＫ
に対する同期動作を行なうために、Ｅｘｔ．ＣＬＫの活
性である期間、すなわちその周期の半分の期間が終了し
た後に、可変定電流源回路１４０を制御する定電流源ス
イッチ信号ＳＣを出力するための動作を開始することが
可能である。したがって、より少ないクロック数で、外
部クロック信号Ｅｘｔ．ＣＬＫに同期した内部クロック
信号Ｉｎｔ．ＣＬＫを出力することが可能となる。
【０１９０】図１７は、図１５に示した選択回路／判定
回路１７０中において、外部クロック信号Ｅｘｔ．ＣＬ
Ｋの活性期間中に収まる遅延量を有するインバータ回路
Ｉｎｖ．１〜Ｉｎｖ．ｎの段数を判定する回路部分の一
例を示す要部概略ブロック図である。
【０１９１】すなわち、選択回路／判定回路１７０は、
外部クロック信号Ｅｘｔ．ＣＬＫの活性期間（“Ｈ”レ
ベルである期間）中において、内部クロック信号ｉｎ
ｔ．ＣＬＫおよびｉｎｔ．ＣＬＫが所定の時間遅延した
信号ＣＬＫ−ｄの反転信号／ＣＬＫ−ｄを受けて、信号
ＣＬＫ−ｔを出力するＮＡＮＤ回路１７２と、信号ＣＬ
Ｋ−ｔを受けて、その反転信号／ＣＬＫ−ｔを出力する
インバータ回路１７３と、信号／ＣＬＫ−ｔが“Ｈ”レ
ベルとなることで、出力値がリセットされ、信号ＣＬＫ
−ｔをセット信号として受けるフリップフロップ回路１
７６ａと、フリップフロップ回路１７６ａの出力を受け
て所定の時間遅延して出力する遅延段１７４ａと、信号
／ＣＬＫ−ｔが“Ｈ”レベルとなることに応じて導通状
態となるスイッチを介して、遅延段１７４ａの出力を受
けてその値を保持するラッチ回路１７８ａとを含む。
【０１９２】選択回路／判定回路１７０は、さらに、遅
延段１７４ａの出力を受けるフリップフロップ回路１７
６ｂと、フリップフロップ回路１７６ｂの出力を受ける
遅延段１７４ｂと、以下交互に直列に接続されるフリッ
プフロップ回路１７６ｃ〜１７６ｆと遅延段１７４ｃ〜
１７４ｆとを含む。フリップフロップ回路１７６ｂ〜１
７６ｆも、フリップフロップ回路１７６ａと同様に、信
号／ＣＬＫ−ｔが“Ｈ”レベルとなるのに応じて、その
出力レベルがリセットされる。さらに、遅延段１７４ｂ
〜１７４ｆの出力は、それぞれ遅延段１７４ａの出力電
位と同様に、信号／ＣＬＫ−ｔが“Ｈ”レベルとなるこ
とにより導通状態となるスイッチ回路を介して、ラッチ
回路１７８ｂ〜１７８ｆと接続している。
【０１９３】図１７においては、フリップフロップ回路
および遅延段は、それぞれ７段ずつが交互に接続する構
成となっているが、実際には、遅延回路１１０を構成す
るインバータ回路Ｉｎｖ．１〜Ｉｎｖ．ｎの段数に応じ
た個数のフリップフロップ回路および遅延段が直列に接
続されているものとする。
【０１９４】さらに、外部クロック信号Ｅｘｔ．ＣＬＫ
が“Ｈ”レベルである期間中のみこの回路に内部クロッ
ク信号ｉｎｔ．ＣＬＫが入力する構成とするためには、
たとえば、外部クロック信号Ｅｘｔ．ＣＬＫおよび内部
クロック信号ｉｎｔ．ＣＬＫを受けるＡＮＤ回路と、こ
のＡＮＤ回路の出力およびこのＡＮＤ回路の出力を受け
て所定時間遅延させて反転させた後出力する遅延回路の
出力とをそれぞれＮＡＮＤ回路１７２の入力に接続する
構成とすればよい。
【０１９５】図１８は、図１７に示した回路動作を説明
するためのタイミングチャートである。以下では、信号
Ｅｘｔ．ＣＬＫが活性状態であって、図１７に示した回
路に内部クロック信号ｉｎｔ．ＣＬＫが入力される状態
となっているものとする。
【０１９６】時刻ｔ１において、信号ｉｎｔ．ＣＬＫが
“Ｈ”レベルとなった後、信号／ＣＬＫ−ｄが“Ｈ”レ
ベルから“Ｌ”レベルに変化するまでの時刻ｔ２までの
期間は、信号／ＣＬＫ−ｔは“Ｈ”レベルとなって、フ
リップフロップ回路１７６ａ〜１７６ｆの出力はすべて
リセットされ“Ｌ”レベルとなる。
【０１９７】その後、信号ＣＬＫ−ｔが“Ｈ”レベルで
あって、信号／ＣＬＫ−ｔが“Ｌ”レベルであることに
応じて、フリップフロップ回路１７６ａの出力レベルは
“Ｈ”レベルに変化する。
【０１９８】時刻ｔ５において、再び信号ｉｎｔ．ＣＬ
Ｋの２サイクル目の立上がりに応じて、信号／ＣＬＫ−
ｔが“Ｈ”レベルとなって、フリップフロップ回路１７
６ａ〜１７６ｆの出力レベルはリセットされる。
【０１９９】信号／ＣＬＫ−ｔが“Ｌ”レベルとなった
時刻ｔ６以降は、信号ＣＬＫ−ｔが“Ｈ”レベルであ
り、信号／ＣＬＫ−ｔが“Ｌ”レベルであることに応じ
て、フリップフロップ回路１７６ａの出力レベルは
“Ｈ”レベルとなり、遅延段１７４ａの出力レベルが
“Ｈ”レベルであり、信号／ＣＬＫ−ｔが“Ｌ”レベル
であることに応じて、フリップフロップ回路１７６ｂの
出力レベルも“Ｈ”レベルに変化する。したがって時刻
ｔ５から時刻ｔ６までの信号／ＣＬＫ−ｔが“Ｈ”レベ
ルである期間にスイッチ回路が導通状態となることによ
り、ラッチ回路１７８ａには“Ｈ”レベルの信号が保持
されることになる。
【０２００】以下同様にして、信号ｉｎｔ．ＣＬＫの３
サイクル目の立上がりのエッジに応じて、時刻ｔ９〜時
刻ｔ１０までの期間信号／ＣＬＫ−ｔが“Ｈ”レベルと
なることに応じて、ラッチ回路１７８ａおよび１７８ｂ
に“Ｈ”レベルが保持される。一方、時刻ｔ１０以後
は、フリップフロップ回路１７６ｃの出力レベルも
“Ｈ”レベルとなる。すなわち、内部クロック信号ｉｎ
ｔ．ＣＬＫが３サイクル目の変化をすることに応じて、
フリップフロップ回路１７６ａ〜１７６ｃまでの出力は
“Ｈ”レベルに、１７６ｄ以後のフリップフロップ回路
は“Ｌ”レベルを出力する状態となる。しかも、時刻ｔ
１０の時点では、ラッチ回路１７８ａおよび１７８ｂの
保持する電位レベルのみが“Ｈ”レベルとなっており、
時刻ｔ１から時刻ｔ１１までの期間に含まれる内部クロ
ック信号ｉｎｔ．ＣＬＫのサイクル数に応じてラッチ回
路１７８ａ〜１７８ｆの保持する電位レベルが変化して
いることになる。
【０２０１】外部クロック信号Ｅｘｔ．ＣＬＫが“Ｌ”
レベルとなることに応じて、図１７に示した回路への内
部クロック信号ｉｎｔ．ＣＬＫの入力が停止し、これに
応じてラッチ回路１７８ａ〜１７８ｆ中のデータはそれ
以後変化しないことになる。
【０２０２】選択回路／判定回路１７０は、このラッチ
回路１７８ａ〜１７８ｆ中に保持されたデータに応じ
て、式（１）に基づいて定電流源スイッチ信号ＣＳを出
力する。
【０２０３】なお、図１７に示した構成では、外部クロ
ック信号Ｅｘｔ．ＣＬＫが活性期間中に、内部クロック
信号ｉｎｔ．ＣＬＫをシリアルに受けて、外部クロック
信号Ｅｘｔ．ＣＬＫが活性期間中において内部クロック
信号ｉｎｔ．ＣＬＫが変化するサイクル数を記憶保持す
る構成とした。しかしながら、選択回路／判定回路の構
成はこのようなものに限定されるわけではなく、たとえ
ば、インバータ回路Ｉｎｖ．１〜Ｉｎｖ．ｎからの出力
をそれぞれ並列に受けて、外部クロック信号Ｅｘｔ．Ｃ
ＬＫが活性期間中に開状態となるゲート回路を介して、
それぞれ入力されるインバータ回路Ｉｎｖ．ｉの出力レ
ベルの変化を検知し、保持する回路を設けることで、遅
延回路１１０を構成するインバータ回路Ｉｎｖ．１〜Ｉ
ｎｖ．ｎのそれぞれから並列に出力される信号に基づい
て、外部クロック信号Ｅｘｔ．ＣＬＫの活性期間中に収
まる遅延時間を有するインバータ回路の段数を検知する
回路構成とすることも可能である。
【０２０４】［実施の形態６］図１９は本発明の実施の
形態６の内部同期信号発生回路５００の構成を示す概略
ブロック図である。
【０２０５】実施の形態５の内部同期信号発生回路４０
０の構成と異なる点は、遅延回路１１０に含まれる所定
の段数のインバータ回路、たとえばインバータ回路Ｉｎ
ｖ．１ｎ−１の出力を受けて、遅延して出力する互いに
カスケード接続されたインバータ回路Ｉｎｖ．２１〜Ｉ
ｎｖ．２ｋを含む第２の遅延回路１１２と、外部クロッ
ク信号Ｅｘｔ．ＣＬＫと第２の遅延回路１１２の出力と
を受けて、外部クロック信号Ｅｘｔ．ＣＬＫの活性期間
中に含まれる遅延時間を有するインバータ回路Ｉｎｖ．
２１〜Ｉｎｖ．２ｋの段数を検出する選択回路１７２
と、選択回路１７２からの定電流源スイッチ信号ＣＳ２
に応じて、第１の可変定電流源回路１４０の出力ノード
１４０ａにさらに定電流を供給する第２の可変定電流源
回路１６０と、出力ノード１４０ａに供給される定電流
値に応じて、第１の遅延回路１１０および第２の遅延回
路１１２の遅延量を制御する遅延量制御回路１５２を含
む構成となっていることである。
【０２０６】ここで、第２の可変定電流源回路１６０に
含まれる内部定電流源は、第１の可変定電流源回路１４
０に含まれる内部定電流源回路よりも供給する電流値が
各々小さくなっているものとする。
【０２０７】したがって、第２の可変定電流源回路１６
０を制御することで、出力ノード１６０ａに与えられる
定電流値をより細かく制御することが可能となる。
【０２０８】出力ノード１４０ａに与えられる定電流値
は、ｎチャネルＭＯＳトランジスタＮ３１とカレントミ
ラー回路を構成するｎチャネルＭＯＳトランジスタＮ３
３のゲートとそれぞれゲートが接続し、インバータ回路
Ｉｎｖ．２１〜Ｉｎｖ．２ｋと接地電位ＧＮＤとの間に
接続されるｎチャネルＭＯＳトランジスタＮ２１〜Ｎ２
ｋに流れる電流値を制御する。
【０２０９】一方、インバータ回路Ｉｎｖ．２１と電源
電位Ｖｃｃとの間に接続されるｐチャネルＭＯＳトラン
ジスタＰ２１のゲートとそのゲート電極が接続し、電源
電位Ｖｃｃとソースが接続し、ドレインがｎチャネルＭ
ＯＳトランジスタＮ３３のドレインと接続し、ゲートお
よびドレインが相互に接続するｐチャネルＭＯＳトラン
ジスタＰ３２と上記ｐチャネルＭＯＳトランジスタＰ２
１とがカレントミラー回路を構成している。したがっ
て、出力ノード１４０ａに供給される電流により、イン
バータ回路Ｉｎｖ．２１に供給される電流値も制御され
る構成となっている。同様にして、インバータ回路Ｉｎ
ｖ．２２〜Ｉｎｖ．２ｋと電源電位Ｖｃｃとの間にそれ
ぞれ接続されるｐチャネルＭＯＳトランジスタＰ２２〜
Ｐ２ｋのゲートもｐチャネルＭＯＳトランジスタＰ３２
のゲートと接続しているため、インバータ回路Ｉｎｖ．
２２〜Ｉｎｖ．２ｋに供給される電流値も出力ノード１
４０ａに供給される電流により制御される。
【０２１０】図２０は、図１９に示した内部同期信号発
生回路５００の動作を説明するタイミングチャートであ
り、（ａ）は、図１６（ａ）と同様に、フリーラン状態
において、外部クロック信号Ｅｘｔ．ＣＬＫと遅延回路
１１０に含まれるインバータ回路Ｉｎｖ．１１〜Ｉｎ
ｖ．１ｎのそれぞれとの遅延時間を比較する選択回路／
判定回路１７０の動作を説明するタイミングチャートで
あり、（ｂ）は、（ａ）における比較結果に応じて、式
（１）により、遅延回路１１０を構成するインバータ回
路Ｉｎｖ．１１〜Ｉｎｖ．１ｎに供給する電流値を変更
した後、さらに選択回路１７２により遅延回路１１２を
構成するインバータ回路Ｉｎｖ．２１〜Ｉｎｖ．２ｋの
遅延量を調整することでより精密に外部クロック信号Ｅ
ｘｔ．ＣＬＫと内部クロック信号ｉｎｔ．ＣＬＫとの同
期動作の制御を行なう様子を説明するためのタイミング
チャートである。
【０２１１】まず、図２０（ａ）を参照して、遅延回路
１１０を構成するインバータＩｎｖ．１１〜Ｉｎｖ．１
ｎは、初期状態としてフリーラン用の定電流値が供給さ
れているものとする。この状態で、待機している場合
に、外部からクロック信号Ｅｘｔ．ＣＬＫが入力される
と、そのクロック信号Ｅｘｔ．ＣＬＫの立上がりをトリ
ガとして、遅延回路１１０が動作を開始する。遅延回路
１１０は、それに含まれるインバータ回路Ｉｎｖ．１１
〜Ｉｎｖ．１ｎのそれぞれの出力を選択回路／判定回路
１７０に出力しており、この各出力と入力される外部ク
ロック信号Ｅｘｔ．ＣＬＫとが比較される。外部クロッ
ク信号Ｅｘｔ．ＣＬＫが活性化している期間中、その期
間内に収まるインバータ回路の段数がカウントされる。
このカウントされた段数に基づいて、次のサイクルにお
いて、式（１）に基づいて、所定段数のインバータ回路
の出力が外部クロック信号Ｅｘｔ．ＣＬＫの活性期間に
収まるように出力ノード１４０ａに供給される定電流値
が制御される。
【０２１２】内部同期信号発生回路５００においては、
より同期精度を向上させるために、出力ノード１４０ａ
に定電流を供給する可変定電流源が階層構造となってい
る。図１９に示した例では、遅延回路１１０を構成する
インバータ回路の最後の２段目のＩｎｖ．１ｎ−１の出
力が第２の遅延回路１１２の入力信号となっている。し
たがって、図２０（ａ）に示した最初の外部クロック信
号Ｅｘｔ．ＣＬＫのサイクルにおいて、その活性期間に
収まらなかったインバータ回路Ｉｎｖ．１ｎ−２の出力
が図２０（ｂ）に示した外部クロック信号Ｅｘｔ．ＣＬ
Ｋの次のサイクルにおいて、外部クロック信号Ｅｘｔ．
ＣＬＫの活性期間に収まった場合に、第２の遅延回路１
１２が活性化される。この第２の遅延回路１１２を構成
するインバータ回路Ｉｎｖ．２１〜Ｉｎｖ．２ｍの各出
力も、遅延回路１１０と同様に、外部クロック信号Ｅｘ
ｔ．ＣＬＫの活性期間中は、選択回路１７２によりその
出力レベルが監視される。その結果、第２の遅延回路１
１２からの出力信号が、外部クロック信号Ｅｘｔ．ＣＬ
Ｋの活性期間に収まるように、第２の可変定電流源回路
１６０からの出力電流が調整される。
【０２１３】以上の構成により、より高精度に外部クロ
ック信号Ｅｘｔ．ＣＬＫに同期した内部クロック信号ｉ
ｎｔ．ＣＬＫを発生する内部同期信号発生回路５００を
実現することが可能となる。
【０２１４】［実施の形態７］図２１は、本発明の実施
の形態７の内部同期信号発生回路６００の構成を示す概
略ブロック図である。
【０２１５】実施の形態１の内部同期信号発生回路１０
０の構成と異なる点は、以下の２点である。
【０２１６】すなわち、遅延回路１１０を構成するイン
バータ回路Ｉｎｖ．１〜Ｉｎｖ．ｎのそれぞれから出力
される遅延信号を受けて、内部制御信号発生回路２６が
対応する内部制御信号を発生する構成となっている点で
ある。
【０２１７】第２には、可変定電流源回路１４０が出力
ノード１４０ａに供給する電流値を増加させる方向にの
み制御する構成なっていることである。
【０２１８】すなわち、遅延回路１１０を構成するイン
バータ回路Ｉｎｖ．１〜Ｉｎｖ．１ｎのそれぞれから出
力される遅延信号に基づいて、内部制御信号発生回路２
６が内部制御信号を発生する構成となっているので、図
５に示したような内部制御信号発生回路２６の構成に比
べて、より簡単な回路構成で内部制御信号を発生するこ
とが可能となる。
【０２１９】さらに、外部クロック信号Ｅｘｔ．ＣＬＫ
の活性期間が、遅延回路１１０のフリーラン状態の遅延
時間よりも長周期である場合は、可変定電流源回路１４
０から供給される定電流値が、フリーラン用電流源１４
４から供給される電流値以下にはならないため、内部同
期信号発生回路６００は、フリーラン状態で動作する。
【０２２０】この場合も、図１１において説明したとお
り、外部クロック信号Ｅｘｔ．ＣＬＫに同期した動作を
実現することが可能である。したがって、可変定電流源
回路１４０の回路構成をより簡単にすることが可能とな
る。
【０２２１】なお、上記のように、遅延回路１１０を構
成するインバータ回路Ｉｎｖ．１〜Ｉｎｖ．ｎのそれぞ
れから出力される遅延信号に基づいて、内部制御信号発
生回路２６が内部制御信号を発生する構成とすること
は、今まで説明した他の実施の形態の内部同期信号発生
回路にも適用することが可能である。
【０２２２】［実施の形態８］図２２は、本発明の実施
の形態８の内部同期信号発生回路７００および内部制御
信号発生回路２６の構成を示す概略ブロック図である。
【０２２３】実施の形態８の内部同期信号発生回路７０
０の構成が、実施の形態２の内部同期信号発生回路１０
２の構成と異なる点は、リングオシレータ回路からの出
力信号を受けて、所定の回数カウントした後に位相比較
回路にその出力を与える構成となっている点である。
【０２２４】したがって、たとえばカウンタ回路７０２
が２回カウントするごとにその出力レベルを変化させる
ものとすると、内部同期信号発生回路７００から出力さ
れる内部クロック信号ｉｎｔ．ＣＬＫは、外部クロック
信号Ｅｘｔ．ＣＬＫの周波数を２倍に逓倍したものとな
る。
【０２２５】この後、内部制御信号発生回路において、
所定の遅延回路を経て一定の遅延時間経過後に内部制御
信号が発生される構成となっている点は図５に示した内
部制御信号発生回路２６の構成と同様である。
【０２２６】ただし、本実施の形態においては、内部ク
ロック信号ｉｎｔ．ＣＬＫの周波数が外部クロック信号
Ｅｘｔ．ＣＬＫに比べて逓倍されていることに応じて、
信号ＣＡＳ活性化後の内部クロック信号ｉｎｔ．ＣＬＫ
の各サイクルごとに出力される内部制御信号の数は減少
している。
【０２２７】図２３は、図２２に示した内部同期信号発
生回路７００により動作する同期型半導体記憶装置の動
作を示すタイミングチャートである。
【０２２８】本実施の形態における同期型半導体記憶装
置の構成は、内部同期信号発生回路の構成が異なってい
る以外は、実施の形態１の同期型半導体記憶装置１００
０の構成と同様である。
【０２２９】ここで、たとえば内部同期信号発生回路７
００が、外部クロック信号Ｅｘｔ．ＣＬＫを２倍に逓倍
しているものとすると、同期型半導体記憶装置は、外部
クロック信号Ｅｘｔ．ＣＬＫの立上がりのエッジおよび
立下がりのエッジの双方において列系の回路動作を行な
うこととなる。
【０２３０】すなわち、時刻ｔ１において、行アドレス
が行アドレスバッファ１８に取込まれたことに応じて、
選択されたワード線の電位レベルが時刻ｔ２において
“Ｈ”レベルに変化する。それに応じて、センスアンプ
が対応するビット線対上に現われた電位差を時刻ｔ３に
おいて増幅し始める。
【０２３１】一方、時刻ｔ１において、内部同期信号発
生回路は同期動作を開始し、時刻ｔ４において、外部ク
ロック信号と同期した信号を出力し始める。この場合、
時刻ｔ４における外部クロック信号Ｅｘｔ．ＣＬＫの立
上がりのエッジにおいて、第１の列アドレスＡｙ１が取
込まれ、外部クロック信号Ｅｘｔ．ＣＬＫの次の立下が
りのエッジである時刻ｔ６において第２の列アドレスＡ
ｙ２が取込まれ、次の外部クロック信号Ｅｘｔ．ＣＬＫ
の立上がりのエッジである時刻ｔ７において第３の列ア
ドレスＡｙ３が取込まれる構成となっている。
【０２３２】それぞれの取込まれた列アドレス信号Ａｙ
１〜Ａｙ３に応じて、時刻ｔ８において、列アドレスＡ
ｙ１に対する読出データＤ１が、時刻ｔ９において、第
２の列アドレスＡｙ２に対応する読出データＤ２が、時
刻ｔ１０において、第３の列アドレスＡｙ３に対する読
出データＤ３がそれぞれ出力される。
【０２３３】図２４は、外部クロック信号Ｅｘｔ．ＣＬ
Ｋの周波数が変化した場合の実施の形態８の同期型半導
体記憶装置の動作を説明するタイミングチャートであ
り、図９と対比される図である。
【０２３４】すなわち、図２４（ａ）において、所定の
周波数の外部クロック信号Ｅｘｔ．ＣＬＫにおいて、ア
ドレスアクセスから２周期後にデータが出力されるのに
対して、（ａ）の場合の２倍の周波数の外部クロック信
号Ｅｘｔ．ＣＬＫの場合は（ｂ）に示すようにアドレス
アクセスから３周期後にデータが出力される。これに対
して、（ａ）の場合の４倍の周波数の外部クロック信号
Ｅｘｔ．ＣＬＫの場合は、アドレスアクセスから５周期
後にデータ出力が行なわれる。この場合、外部クロック
信号Ｅｘｔ．ＣＬＫの周期の減少ほどにはアドレスアク
セスからデータ出力までの時間が減少しないことは図９
の場合と同様であるが、データ出力が外部クロック信号
Ｅｘｔ．ＣＬＫの立上がりのエッジおよび立下がりのエ
ッジの双方で行なわれることにより、より高速な動作が
可能となっていることがわかる。
【０２３５】図２５は、実施の形態８の同期型半導体記
憶装置の動作をより長時間にわたって示すタイミングチ
ャートであり、図１０に対比される図である。
【０２３６】この場合も、内部行アドレスストローブ信
号ＲＡＳが不活性状態となった後は、リングオシレータ
回路はフリーラン状態で動作することになる。
【０２３７】図２６は、実施の形態８の内部同期信号発
生回路７００をＤＬＬ回路で構成した場合、すなわちリ
ングオシレータの出力の代わりに遅延回路の出力をカウ
ンタ回路７０２がカウントして位相比較回路に与える構
成とした場合において、外部クロック信号Ｅｘｔ．ＣＬ
Ｋが十分長周期となり、内部クロック信号ｉｎｔ．ＣＬ
Ｋがフリーラン状態で動作している場合を示すタイミン
グチャートであり、図１１と対比される図である。
【０２３８】実施の形態８の同期型半導体記憶装置にお
いても、外部クロック信号Ｅｘｔ．ＣＬＫが十分長周期
である場合は、フリーラン状態で同期動作を行なうこと
が可能である。
【０２３９】［実施の形態９］図２７は、本発明の実施
の形態９の内部同期信号発生回路７２０ａの構成を示す
概略ブロック図である。
【０２４０】図１２に示した実施の形態３の内部同期信
号発生回路２００の構成と異なる点は、外部からの制御
信号によりテストモードが指定されると、テストモード
発生回路１８４がコマンドレジスタ１９０中のレイテン
シデータを所定の値とすることで、遅延回路１１０のフ
リーラン状態における遅延量を制御する構成となってい
る点である。
【０２４１】すなわち、テストモードが指定されると、
フリーラン用電流源から供給される電流値が遅延回路１
１０の最小の遅延量を与える電流値となるように設定し
ておけば、同期信号発生回路７２０ａにより制御される
同期型半導体記憶装置は最高速で動作することとなり、
同期型半導体記憶装置を最高スペックでテストすること
が可能となる。
【０２４２】図２８は本発明の実施の形態９の変形例の
内部同期信号発生回路７２０ｂの構成を示す概略ブロッ
ク図である。
【０２４３】内部同期信号発生回路７２０ａと異なる点
は、テストモード期間中は加速試験を行なうことが可能
な構成としたことである。
【０２４４】すなわち、内部同期信号発生回路７２０ｂ
は基本的にＰＬＬ回路で構成されており、外部からテス
トモードが指定された場合は、テストモード発生回路１
８４の制御により、フリーラン用電流源１４６からリン
グオシレータ回路１１４が最高速で動作する電流値が出
力され、一方テストモード発生回路１８２の制御によ
り、外部クロック信号Ｅｘｔ．ＣＬＫが位相比較器１２
０に入力しないように切換える切換回路１２２を含む構
成となっている。
【０２４５】したがって、このようなテストモードを利
用すれば、同期型半導体記憶装置を高速で動作させるこ
とが可能となり、十分な加速試験を行なうことができ
る。
【０２４６】図２９は、実施の形態９の他の変形例の内
部同期信号発生回路７２０ｃの構成を示す概略ブロック
図である。
【０２４７】内部同期信号発生回路７２０ｂと異なる点
は、内部同期信号発生回路７２０ｂにおいては、テスト
モードが指定されると、外部クロック信号Ｅｘｔ．ＣＬ
Ｋが位相比較器１２０に入力されないように切換回路１
２２が切換わる構成となっていたのに対し、内部同期信
号発生回路７２０ｃにおいては、所定のテストモードが
指定されると位相比較器１２０を非活性化する構成とな
っている点である。
【０２４８】したがって、内部同期信号発生回路７２０
ｃにおいても、所定のテストモードにおいては、外部ク
ロック信号Ｅｘｔ．ＣＬＫの周期と関係なく、リングオ
シレータ回路１１４は、フリーラン用電流源１４６から
与えられる電流値に応じて、高速で動作することとな
り、同期型半導体記憶装置の加速試験を安定に行なうこ
とが可能となる。
【０２４９】［実施の形態１０］図３０は、本発明の実
施の形態１０の内部同期信号発生回路８００の構成を示
す概略ブロック図である。
【０２５０】図４３に示した従来の内部同期信号発生回
路５０の構成と異なる点は、電源投入後ループフィルタ
５４の出力ノードを所定の電位レベルに充電することが
可能な構成となっていることである。
【０２５１】すなわち、内部同期信号発生回路８００
は、従来の内部同期信号発生回路５０の構成に加えて、
電源投入と同時に動作を開始し、電源投入後所定の期間
経過後“Ｈ”レベルとなるパワーオンリセット信号（以
下ＰＯＲ信号と呼ぶ）に応じて、ＰＯＲ信号が“Ｌ”レ
ベルである期間中活性状態となる差動アンプ８０４と、
差動アンプ８０４の出力をゲートに受け、電源電位Ｖｃ
ｃとループフィルタ５４の出力ノードとの間に接続され
るｐチャネルＭＯＳトランジスタ８０２と、差動アンプ
８０４の一方の入力ノードに与える所定の基準電圧を得
るために電源電位Ｖｃｃを分圧するための抵抗体８０６
および８０８を含む。差動アンプ８０４の他方の入力ノ
ードは、ループフィルタ５４の出力ノードと接続してい
る。
【０２５２】図３１は、差動増幅器８０４の構成をより
詳細に示す回路図である。差動アンプ８０４は、基本的
にｐチャネルＭＯＳトランジスタ８２２および８２６と
ｎチャネルＭＯＳトランジスタ８２４および８２８から
構成されるカレントミラー型の増幅回路を基本構成要素
とする。ｎチャネルＭＯＳトランジスタ８２４および８
２８のソースは、信号ＰＯＲがインバータ回路８２０に
より反転された信号によってそのゲート電位が制御され
るｎチャネルＭＯＳトランジスタ８３０を介して接地電
位と接続している。
【０２５３】したがって、信号ＰＯＲが“Ｌ”レベルで
ある期間は、ｎチャネルＭＯＳトランジスタ８３０が導
通状態となって、カレントミラー差動アンプは活性状態
となる。
【０２５４】カレントミラー差動アンプの一方の入力は
ｎチャネルＭＯＳトランジスタ８２８のゲートであっ
て、基準電圧が与えられている。
【０２５５】一方、カレントミラーアンプの他の入力は
ｎチャネルＭＯＳトランジスタ８２４のゲートであっ
て、ｐチャネルＭＯＳトランジスタ８０２のドレイン、
すなわちループフィルタ５４の出力ノードと接続してい
る。
【０２５６】一方、差動増幅アンプの出力ノードと電源
電位Ｖｃｃとの間にはｐチャネルＭＯＳトランジスタ８
３４が接続され、ｐチャネルＭＯＳトランジスタ８３４
のゲートはインバータ回路８２０の出力と接続してい
る。
【０２５７】したがって、信号ＰＯＲが“Ｈ”レベルと
なると、ｐチャネルＭＯＳトランジスタ８３４が導通状
態となって、ｐチャネルＭＯＳトランジスタ８０２のゲ
ート電位が“Ｈ”レベルとなるため、このｐチャネルＭ
ＯＳトランジスタ８０２は非導通状態となる。すなわ
ち、信号ＰＯＲが“Ｈ”レベルとなることで、ループフ
ィルタ５４の出力ノードの充電動作が停止される。
【０２５８】図３２は、ループフィルタ電位の時間変化
を示すタイミングチャートである。電源電位が投入され
た後所定の期間は信号ＰＯＲは“Ｌ”レベルである。し
たがって、ループフィルタ５４の出力ノードは、ｐチャ
ネルＭＯＳトランジスタ８０２を介して電源電位Ｖｃｃ
に充電されていく。所定時間経過後信号ＰＯＲが“Ｈ”
レベルとなることで、ループフィルタ５４の出力ノード
の充電動作が停止する。
【０２５９】図３３は、図３０に示した内部同期信号発
生回路８００の変形例の内部同期信号発生回路８５０の
構成を示す概略ブロック図である。
【０２６０】内部同期信号発生回路８００と異なる点
は、差動増幅アンプ８０４に与える基準電位を可変とで
きる構成としたことである。
【０２６１】すなわち、差動アンプ８０４に与えられる
基準電圧は、電源電位Ｖｃｃを一端に受ける定電流回路
８５２と、定電流回路８５２の他端と接地電位ＧＮＤと
の間に直列に接続された抵抗体８５４ａ〜８５４ｆとか
らなる基準電位発生回路において、定電流源８５２の他
端の電位として与えられる。ここで、抵抗体８５４ａ〜
８５４ｅにはヒューズ素子８５６ａ〜８５６ｅがそれぞ
れ接続されており、このヒューズ素子を切断することに
より、定電流源８５２の他端の電位レベルを所望の値に
変更することが可能である。
【０２６２】以上のような構成とすることにより、電源
投入後所定の期間でループフィルタ５４の出力ノードが
充電されるため、外部クロック信号Ｅｘｔ．ＣＬＫが入
力され始めた時点において、ループフィルタ５４の出力
ノードが所定の電位となっており、充電に要する時間が
不要となり、外部クロック信号Ｅｘｔ．ＣＬＫに対して
同期動作が完了するまでの時間を短縮することが可能と
なる。
【０２６３】［実施の形態１１］図３４は、本発明の実
施の形態１１の内部同期信号発生回路９００の構成を示
す概略ブロック図である。
【０２６４】実施の形態５の内部同期信号発生回路４０
０の構成と異なる点は、外部クロック信号Ｅｘｔ．ＣＬ
Ｋを受けて、所定の時間遅延して出力する第２の遅延回
路１１２と、第１の遅延回路１１０の遅延量と外部クロ
ック信号Ｅｘｔ．ＣＬＫの周期との比較結果に応じて選
択回路／判定回路１７０ａが出力する定電流源スイッチ
信号ＣＳに応じて可変定電流源回路１４０から出力され
る定電流値に応じて、第１および第２の遅延回路１１０
および１１２の遅延量が遅延制御回路１５２により制御
される構成となっていることである。
【０２６５】さらに、遅延回路１１２を個性するインバ
ータ回路のそれぞれからの遅延信号を受けて、内部制御
信号発生回路２６が内部制御信号を発生する構成となっ
ている点である。
【０２６６】したがって、内部制御信号が遅延回路を構
成するインバータ回路のそれぞれの出力に基づいて発生
される点では、図２１に示した実施の形態７の内部同期
信号発生回路６００の構成とも共通する。
【０２６７】図３５は、実施の形態１１の内部同期信号
発生回路９００により制御される同期型半導体記憶装置
の動作を説明するタイミングチャートである。
【０２６８】時刻ｔ１において、行アドレスＡｘが取込
まれ、外部クロック信号Ｅｘｔ．ＣＬＫの時刻ｔ１から
時刻ｔ３までの１周期の間に、選択回路／判定回路１７
０ａにおいて、遅延回路１１０の遅延量と外部クロック
信号Ｅｘｔ．ＣＬＫとの比較が行なわれる。この比較結
果に応じて、選択回路／判定回路１７０ａで、定電流源
スイッチ信号ＣＳに関する計算が時刻ｔ３から時刻ｔ６
における外部クロック信号Ｅｘｔ．ＣＬＫの次のサイク
ルで行なわれる。
【０２６９】この第２のサイクルにおいて計算された定
電流源スイッチ信号ＣＳに基づいて可変定電流源回路１
４０の出力電流が調整され、時刻ｔ６からの外部クロッ
ク信号Ｅｘｔ．ＣＬＫの３サイクル目から外部クロック
信号Ｅｘｔ．ＣＬＫと同期した内部クロック信号ｉｎ
ｔ．ＣＬＫの出力が監視される。
【０２７０】行アドレスの取込みが行なわれた時刻ｔ１
の後の４サイクル目における外部クロック信号Ｅｘｔ．
ＣＬＫの立上がりのエッジの時刻ｔ８において、列アド
レスＡｙの取込みが行なわれる。これに応じて、読出さ
れたデータがさらに時刻ｔ８から２サイクル後の時刻ｔ
１０においてデータ入出力端子３２に出力される。
【０２７１】図３５は、図３４に示した実施の形態１１
の内部同期信号発生回路の他の動作モードを説明するた
めのタイミングチャートである。
【０２７２】図３５に示したタイミングチャートと異な
る点は、外部クロック信号Ｅｘｔ．ＣＬＫと遅延回路１
１０との遅延量との比較が第１サイクル目の半周期に相
当する時刻ｔ１から時刻ｔ２の期間で行なわれ、さらに
１サイクル目の後半の時刻ｔ２から時刻ｔ３までの期間
で同期に必要な定電流源スイッチ信号ＣＳの値が選択回
路／判定回路１７０ａで計算される構成となっている点
である。
【０２７３】したがって、図３６に示したタイミングチ
ャートでは、外部クロック信号Ｅｘｔ．ＣＬＫの２サイ
クル目の時刻ｔ３以降において、外部クロック信号Ｅｘ
ｔ．ＣＬＫに同期した内部クロック信号ｉｎｔ．ＣＬＫ
が出力される構成となっている。その他の動作について
は図３５に示したタイミングチャートと同様である。
【０２７４】図３６のタイミングチャートに示したよう
な動作とすることで、より早いサイクルにおいて外部ク
ロック信号Ｅｘｔ．ＣＬＫに同期した内部クロック信号
ｉｎｔ．ＣＬＫを出力することが可能となり、より高速
動作を行なうための動作余裕が生じることになる。
【０２７５】［実施の形態１２］図３７は本発明の実施
の形態１２の内部同期信号発生回路１１００の構成を示
す概略ブロック図である。
【０２７６】実施の形態１２の内部同期信号発生回路１
１００は、外部クロック信号Ｅｘｔ．ＣＬＫの立上がり
のエッジを検出して、その次のサイクルにおいて、内部
制御信号を発生するための遅延信号を出力する第１のブ
ロック１１０１ａと、上記ブロックと相補的に遅延信号
を出力する第２のブロック１１０１ｂとを含む構成とな
っている。
【０２７７】以下その構成についてより詳しく説明す
る。内部同期信号発生回路１１００における第１の回路
ブロック１１０１ａは、外部クロック信号Ｅｘｔ．ＣＬ
Ｋを受けて、その立上がりのエッジを検出するエッジ検
出回路１１０２と、エッジ検出回路１１０２の出力を受
けて、所定の時間遅延して出力する遅延段１１０４と、
エッジ検出回路１１０２のエッジ検出の次のサイクルに
おいて外部クロック信号Ｅｘｔ．ＣＬＫの立上がりのエ
ッジを検出するエッジ検出回路１１２４とを含む。
【０２７８】同期信号発生回路１１００は、さらに、カ
レントミラー回路を構成するｎチャネルＭＯＳトランジ
スタ１１１０および１１１２と、カレントミラー回路を
構成する一方のｎチャネルＭＯＳトランジスタ１１１０
に所定の電流を供給する定電流源１１０６と、カレント
ミラー回路を構成する１対のｎチャネルＭＯＳトランジ
スタ１１１０と１１１２のうちソースが接地電位ＧＮＤ
に接続するｎチャネルＭＯＳトランジスタ１１１２のド
レインとドレインが接続し、ソースが電源電位Ｖｃｃと
接続し、そのゲートおよびドレインが互いに接続するｐ
チャネルＭＯＳトランジスタ１１０８と、このｐチャネ
ルＭＯＳトランジスタ１１０８とカレントミラー回路を
構成し、ソースが電源電位Ｖｃｃと接続し、ゲートがｐ
チャネルＭＯＳトランジスタ１１０８のゲートと接続す
るｐチャネルＭＯＳトランジスタ１１１４と、ソースが
接地電位ＧＮＤと接続し、ゲートがｎチャネルＭＯＳト
ランジスタ１１１０および１１１２のゲートと接続する
ｎチャネルＭＯＳトランジスタ１１１６とを含む。
【０２７９】ｐチャネルＭＯＳトランジスタ１１１４の
ドレインは、遅延段１１０４からの出力信号に応じて開
閉されるスイッチ回路ＳＷ１を介して、ノードＡ１と接
続し、ｎチャネルＭＯＳトランジスタ１１１６のドレイ
ンは、エッジ検出回路１１２４の出力信号により制御さ
れるスイッチ回路ＳＷ２を介して、ノードＡ１と接続し
ている。
【０２８０】ノードＡ１は、キャパシタ１１１８を介し
て、接地電位ＧＮＤと容量結合している。一方、コンパ
レータ１１２０は、ノードＡ１の電位と、所定の基準電
位Ｖｂａｓｅとの電位レベルを比較し、その比較結果を
遅延段１１２２に出力する。コンパレータ１１２０の出
力ノードＢ１の電位レベルを受けて、遅延段１１２２は
順次遅延した信号を内部制御信号発生回路２６に対して
出力する。内部制御信号発生回路２６は、遅延段１１２
２からの遅延信号をもとに、内部制御信号を発生する。
【０２８１】内部同期信号発生回路１１００は、さら
に、以上説明したエッジ検出回路１１０２、１１２４、
遅延段１１０４および遅延段１１２２等から構成される
遅延信号発生部１１０１ａと対をなす遅延信号発生部１
１０１ｂを有する。
【０２８２】遅延信号発生部１１０１ｂは、遅延信号発
生部１１０１ａとは、相補的に動作して、内部制御信号
発生回路２６に遅延信号を出力する。すなわち、遅延信
号発生部１１０１ａが外部クロック信号Ｅｘｔ．ＣＬＫ
の１サイクル目の入力を検知した後、２サイクル目にお
いて、遅延段１１２２から所定の遅延信号を出力する構
成であるのに対し、遅延信号発生部１１０１ｂは、外部
クロック信号Ｅｘｔ．ＣＬＫの２サイクル目の入力を検
知した後、３サイクル目において、所定の遅延信号を遅
延段１２２２から内部制御信号発生回路２６に対して出
力する構成となっている。以後は、それぞれの遅延信号
発生部１１０１ａおよび１１０１ｂは、それぞれが外部
クロック信号Ｅｘｔ．ＣＬＫの２サイクルごとに所定の
遅延信号を出力しつつ、外部クロック信号Ｅｘｔ．ＣＬ
Ｋの各サイクルごとに交互に遅延信号を発生する構成と
なっている。
【０２８３】以上の点を除いては、遅延信号発生部１１
０１ｂの構成は、１２０１ａの構成と同様であるので、
その説明は省略する。
【０２８４】図３８は、図３７に示した実施の形態１２
の内部同期信号発生回路１１００の動作を説明するタイ
ミングチャートである。
【０２８５】外部クロック信号Ｅｘｔ．ＣＬＫの１サイ
クル目の立上がりのエッジをエッジ検出回路１１０２が
検出すると、これに応じて、遅延段１１０４が所定の遅
延時間ｔpd経過後にその出力信号を活性状態とする。そ
れに応じて、スイッチ回路ＳＷ１が導通状態となって、
ノードＡ１は、ｐチャネルＭＯＳトランジスタ１１１４
を介して、電源電位Ｖｃｃにより充電される。したがっ
て、スイッチ回路ＳＷ１が導通状態となった後は、ノー
ドＡ１の電位レベルは単調に増加する。
【０２８６】外部クロック信号Ｅｘｔ．ＣＬＫの２サイ
クル目の立上がりのエッジをエッジ検出回路１１２４が
検出すると、スイッチ回路ＳＷ１は非導通状態に、スイ
ッチ回路ＳＷ２は導通状態となる。したがって、ノード
Ａ１は、ｎチャネルＭＯＳトランジスタ１１１６を介し
て接地電位ＧＮＤと接続され、キャパシタ１１１８に蓄
積された電荷が放電される。このため、スイッチ回路Ｓ
Ｗ２が導通状態である期間は、ノードＡ１の電位は単調
に減少する。
【０２８７】ノードＡ１の電位レベルが上記のような変
化をするので、コンパレータ１１２０の出力レベルは、
ノードＡ１の電位レベルが上昇をし始めるとともに
“Ｈ”レベルから“Ｌ”レベルに変化し、ノードＡ１が
充電され、その放電が完了した時点で、再び“Ｌ”レベ
ルから“Ｈ”レベルに復帰する。
【０２８８】このノードＢ１の電位レベルの立上がりの
エッジに応じて、遅延段１１２２を構成するカスケード
接続された複数の遅延バッファ回路のそれぞれから所定
の時間遅延した遅延時間が内部制御信号発生回路２６に
出力される。
【０２８９】一方、外部クロック信号Ｅｘｔ．ＣＬＫの
１サイクル目の立上がりのエッジに応答して、遅延信号
発生部１１０１ｂにおけるエッジ検出回路１２２４がス
イッチ回路ＳＷ４を導通状態とするが、この段階ではノ
ードＡ２の電位レベルは変化しない。
【０２９０】外部クロック信号Ｅｘｔ．ＣＬＫの２サイ
クル目の立上がりのエッジをエッジ検出回路１２０２が
検出するのに応じて、遅延段１２０４が所定の時間経過
後に出力する信号に応じて、スイッチ回路ＳＷ３が導通
状態となり、ノードＡ２が充電される。これに応じて、
ノードＡ２の電位レベルは単調に増加する。
【０２９１】外部クロック信号Ｅｘｔ．ＣＬＫの３サイ
クル目の立上がりのエッジをエッジ検出回路１２２４が
検出することに応じて、スイッチ回路ＳＷ４が導通状態
に、スイッチ回路ＳＷ３が非導通状態となって、ノード
Ａ２が放電される。
【０２９２】したがって、ノードＢ２の電位レベルは、
ノードＡ２の電位レベルの上昇に応じて、“Ｈ”レベル
から“Ｌ”レベルに変化し、ノードＡ２の充電に要した
時間と放電に要した時間の和に相当する時間、すなわ
ち、ノードＡ２の充電に要した時間の２倍の時間が経過
した後に、再び“Ｈ”レベルに復帰する。このノードＢ
２の電位レベルの立上がりのエッジに応じて、遅延段１
２２２を構成する、互いにカスケード接続された複数の
遅延バッファ回路のそれぞれから所定の時間遅延した遅
延信号が、内部制御信号発生回路２６に対して出力され
る。
【０２９３】ここで、遅延段１１０４、１１２２、１２
０４、１２２２はすべて同一の遅延時間を有するように
構成されているものとすると、内部制御信号発生回路２
６に与えられる遅延信号には以下に述べるような特徴が
あることになる。
【０２９４】すなわち、たとえば、遅延信号発生部１１
０１ａにおいては、外部クロック信号Ｅｘｔ．ＣＬＫの
１サイクル目の立上がりのエッジに応じて、遅延段１１
０４の遅延時間に相当する時間ｔpdだけ経過した後、２
サイクル目の立上がりのエッジまでの期間において、ス
イッチＳＷ１が導通状態となって、ノードＡ１が充電さ
れている。その後、外部クロック信号Ｅｘｔ．ＣＬＫの
２サイクル目の立上がりのエッジに応じて、ノードＡ１
がその充電に要した時間と同一の時間で、放電されて元
の電位レベルに復帰する。その後、遅延段１１２２から
遅延信号が出力される。すなわち、この遅延段１１２２
からの遅延信号の出力は、外部クロック信号Ｅｘｔ．Ｃ
ＬＫの２サイクル目の立上がりのエッジから所定時間経
過後２サイクル目の終了までの期間において出力される
ことになる。
【０２９５】全く同様にして、遅延信号発生部１１０１
ｂから出力される遅延信号は、３サイクル目の立上がり
のエッジから所定時間経過後３サイクル目の終了までの
期間において出力される構成となっている。
【０２９６】図３９は、図３７に示した内部同期信号発
生回路１１００から出力される遅延信号をもとに、内部
制御信号発生回路２６から出力される内部制御信号に基
づいて動作する同期型半導体記憶装置の動作を説明する
タイミングチャートである。
【０２９７】外部クロック信号Ｅｘｔ．ＣＬＫの１サイ
クル目の立上がりのエッジである時刻ｔ１において、行
アドレスＡｘがアドレスバッファに取込まれる。
【０２９８】外部クロック信号Ｅｘｔ．ＣＬＫの２サイ
クル目の立上がりのエッジから所定の時間経過した後、
２サイクル目の終了まで遅延段１１２２の遅延時間に相
当する期間遅延信号出力部１１０１ａから遅延信号が出
力される。
【０２９９】以後は同様にして、外部クロック信号Ｅｘ
ｔ．ＣＬＫの各サイクルの立上がりのエッジから所定時
間経過後各サイクルの終了時点までの期間において、遅
延段１１２２および１２２２から交互に遅延信号が内部
制御信号発生回路２６に対して出力される。
【０３００】以後は、内部制御信号発生回路２６から出
力される内部制御信号に基づいて、列アドレス信号Ａｙ
が取込まれ、それに応じて、選択されたメモリセルから
の記憶情報が時刻ｔ１０における外部クロック信号Ｅｘ
ｔ．ＣＬＫの立上がりのエッジの時点で外部に読出され
る。
【０３０１】以上説明したような構成により内部制御信
号を発生する場合は、特に外部クロック信号Ｅｘｔ．Ｃ
ＬＫの周期が長くなった場合において、特に顕著な効果
を有する。
【０３０２】すなわち、同期型半導体記憶装置は、その
使用されるシステムによっては、使用されるシステムの
クロック信号に応じて、その最高速度に近い周期で動作
する場合から比較的動作に余裕のある周期で動作する場
合まで幅広い周期にわたって使用される可能性がある。
【０３０３】したがって、最高速で動作する場合の規格
のままで、動作周波数が低下した場合も動作させると、
消費電力が増加する等の不都合が生じる場合がある。
【０３０４】以上の点をより詳しく説明するために、図
４０において、図３９に示した場合の２倍の周期の外部
クロック信号Ｅｘｔ．ＣＬＫで同期型半導体記憶装置が
動作する場合のタイミングチャートを示す。
【０３０５】この場合も、基本的にその動作は、図３９
に示した場合と全く同様である。すなわち、外部クロッ
ク信号の各サイクルの終了時点から起算して遅延段１１
２２または１２２２の遅延時間に相当する期間において
内部制御信号が発生される構成となっている。
【０３０６】ここで、たとえば、外部クロック信号Ｅｘ
ｔ．ＣＬＫの立上がりのエッジに応じて、内部制御信号
発生回路２６から内部制御信号が発生される場合につい
て考えてみることにする。この場合は、列系の動作は外
部クロック信号Ｅｘｔ．ＣＬＫの立上がりのエッジに応
じて起動され、データ入出力端子３２は各外部クロック
信号Ｅｘｔ．ＣＬＫの比較的早い段階において、データ
が出力される。
【０３０７】その場合でも、データの読出は、次の外部
クロック信号Ｅｘｔ．ＣＬＫの立上がりのエッジにおい
て行なわれるため、出力回路３０は、出力データの値を
比較的長い期間にわたって保持する必要がある。すなわ
ち、極端な場合ほぼ外部クロック信号Ｅｘｔ．ＣＬＫに
近い時間だけ出力信号のレベルを保持していることが必
要となる。この場合、データ入出力端子３２は外部回路
と接続されているため、データ入出力端子３２に出力さ
れるデータの電位レベルによっては、外部回路に向かっ
て電流が流出することとなり、出力回路３０がその出力
データの電位レベルを維持するために、余分な電力を消
費する必要が生じる。
【０３０８】したがって、同期型半導体記憶装置として
見ると、かえって、外部クロック信号Ｅｘｔ．ＣＬＫの
周期が長くなった場合の方が消費電力が増大してしまう
場合が生じることになる。
【０３０９】これに対して、図４０に示したように、列
系の動作を制御する内部制御信号が各クロック信号の終
了時点から起算した所定の期間に出力される構成とすれ
ば、データ入出力端子３２にデータＴ０を出力した後、
直後の次の外部クロック信号Ｅｘｔ．ＣＬＫの立上がり
のエッジにおいて、外部にデータの読出が行なわれるの
で、出力回路３０は長期間にわたって出力データのレベ
ルを保持する必要がなく、たとえば、出力回路３０が一
定時間出力データのレベルを保持した後、データ入出力
端子３２をハイインピーダンス状態とすることで、デー
タ入出力端子３２を介して外部に電流が流出することを
抑制することも可能となる。以上のような動作は、たと
えば、図５に示した内部制御信号発生回路２６から出力
される内部制御信号のうち、特に出力バッファ制御信号
や出力制御信号が、各外部クロック信号Ｅｘｔ．ＣＬＫ
のサイクルの終了時点から起算した所定の時間出力され
る構成とする場合において顕著な効果がある。
【０３１０】以上説明したとおり、実施の形態１２の内
部同期信号発生回路１１００の構成によれば、外部クロ
ック信号Ｅｘｔ．ＣＬＫの周期が長くなった場合におい
ても、同期型半導体記憶装置の消費電力を低減すること
が可能となる。
【０３１１】
【発明の効果】請求項１記載の同期型半導体記憶装置
は、ロウアドレスストローブ信号の活性化に応じて内部
同期信号発生手段が同期動作を開始するので、スタンバ
イ状態における消費電力を低減することが可能である。
【０３１２】請求項２記載の同期型半導体記憶装置にお
いては、列選択手段の列選択動作および記憶データの読
出動作ならびにデータ出力手段の記憶データ出力動作
が、内部クロック信号に応じて制御される構成となって
いるので、内部同期信号発生手段は、この一連の動作期
間中のみに外部クロック信号に対して同期動作をすれば
よく、消費電力が低減される。
【０３１３】請求項３記載の同期型半導体記憶装置は、
可変遅延手段の遅延量を制御する可変定電流供給手段か
らの出力電流が、可変定電流供給手段の出力ノードと接
続される第１の定電流源の数および第２の定電流源の数
の比により決定されるので、広い電流範囲にわたって、
出力ノードに供給される定電流値を線形に変化させるこ
とが可能で、可変遅延手段から出力される内部クロック
信号のジッタの発生を抑制することが可能である。
【０３１４】請求項５記載の同期型半導体記憶装置にお
いては、請求項４記載の同期型半導体記憶装置の構成に
おいて、カスケード接続された遅延バッファ回路のそれ
ぞれの出力をもとに内部制御信号が発生されるので、内
部クロック信号を発生する構成部分と内部制御信号を発
生する構成部分とを共用することが可能で、回路構成を
簡略化することができる。
【０３１５】請求項６記載の同期型半導体記憶装置にお
いては、外部クロック信号を逓倍した内部クロック信号
に基づいて、動作するので、より高速なデータ出力動作
が可能となる。
【０３１６】請求項７記載の同期型半導体記憶装置は、
可変遅延手段の待機状態における動作電流が、待機動作
電流供給手段からの所定の定電流値によって定まるた
め、予め設定した遅延時間で、内部同期信号発生手段を
動作させることが可能である。
【０３１７】請求項８記載の同期型半導体記憶装置は、
外部から与えられるレイテンシデータに基づいて、待機
動作中の可変遅延手段の動作速度を設定できるので、外
部クロック信号に対して、内部同期信号発生手段が同期
動作を完了するまでの時間を短縮することが可能であ
る。
【０３１８】請求項９記載の同期型半導体記憶装置は、
テストモード期間中は、同期信号発生手段の遅延時間を
スタンバイ動作用電流値を調整することで所定の値に変
化させることが可能であるので、同期型半導体記憶装置
の最高速度でのテスト動作や加速試験等を容易に行なう
ことが可能となる。
【０３１９】請求項１０記載の同期型半導体記憶装置に
おいては、内部同期信号発生手段において、内部クロッ
ク信号を発生する可変遅延手段の遅延量を制御する可変
定電流供給手段が階層的に構成されているので、外部ク
ロック信号に対して正確に同期した内部クロック信号を
発生することが可能となる。
【０３２０】請求項１２記載の同期型半導体記憶装置
は、請求項１１記載の同期型半導体記憶装置の構成にお
いて、内部クロック信号を出力する可変遅延手段のスタ
ンバイ時における遅延量を決定するスタンバイ動作用電
流が待機動作電流供給手段から供給される電流値により
規定されるので、予め設定した所定の遅延時間で、スタ
ンバイ期間中も可変遅延手段を動作させることが可能と
なる。
【０３２１】請求項１３記載の同期型半導体記憶装置に
おいては、可変遅延手段のスタンバイ状態における遅延
量がレイテンシデータに応じて変化する構成となってい
るので、内部同期信号発生手段が、外部クロック信号に
対して内部クロック信号を同期させるまでの時間を短縮
することが可能である。
【０３２２】請求項１４記載の同期型半導体記憶装置に
おいては、テストモード期間中における可変遅延手段の
遅延量を所定の値とすることが可能であるので、テスト
モード期間中において同期型半導体記憶装置をその最高
速度で動作させたり、加速試験を行なうことが容易とな
る。
【０３２３】請求項１５記載の同期型半導体記憶装置
は、内部クロック信号を出力する可変遅延手段の遅延量
と外部クロック信号との比較を、可変遅延手段を構成す
る、互いにカスケード接続された複数段の遅延バッファ
回路の出力に基づいて算出し、可変遅延手段の遅延量を
制御する構成としたので、外部クロック信号の１周期の
期間における比較結果に応じて、内部クロック信号を外
部クロック信号に同期させることが可能となる。
【０３２４】請求項１７記載の同期型半導体記憶装置に
おいては、可変遅延手段を構成する互いにカスケード接
続された遅延バッファ回路のそれぞれの出力を受けて、
内部制御信号を発生する構成としたので、同期信号発生
手段の構成を内部制御信号を発生するための構成と共用
することが可能で、回路構成を簡単化することが可能で
ある。
【０３２５】請求項２１記載の同期型半導体記憶装置に
おいては、内部同期信号発生手段は、内部クロック信号
を出力する可変遅延手段および可変遅延手段の遅延量を
制御する可変定電流供給手段のいずれもが階層的に構成
されているので、外部クロック信号に対してより正確に
内部クロック信号を同期させることが可能である。
【０３２６】請求項２５記載の同期型半導体記憶装置
は、内部クロック信号を出力する可変周波数発振手段の
発振周波数を、可変定電流供給手段から出力される、内
部クロック信号と外部クロック信号との位相差に対して
線形に変化する定電流値により制御する構成としたの
で、内部クロック信号におけるジッタの発生を抑制する
ことが可能である。
【０３２７】請求項３０記載の同期型半導体記憶装置に
おいては、外部クロック信号に同期した内部クロック信
号を発生するべく制御された第１の可変遅延手段の遅延
量に応じて、内部制御信号を発生する第２の可変遅延手
段の遅延量が制御される構成となっているので、外部ク
ロック信号の周波数に応じて、内部制御信号のタイミン
グを変化させることが可能で、高速な外部クロック信号
に対しても安定な同期動作を実現することが可能であ
る。
【０３２８】請求項３１記載の同期型半導体記憶装置に
おいては、内部同期信号発生手段において、可変周波数
発振手段の発振周波数を制御する電位を出力するループ
フィルタ回路の出力ノードの電位レベルが、外部電源電
位の供給開始に応じて、所定の電位レベルに予め充電さ
れるので、外部クロック信号が入力された後、同期した
内部クロック信号を出力するまでに要する時間を短縮す
ることが可能である。
【０３２９】請求項３２記載の同期型半導体記憶装置
は、外部クロック信号の各サイクルにおける終了時点か
ら起算した所定の期間において、内部制御信号を発生す
ることが可能で、外部クロック信号の周期が長くなった
場合においても、出力するデータ値を長時間保持するこ
とが不要で、消費電力を低減することが可能である。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の内部同期信号発生回
路１００の構成を示す概略ブロック図である。
【図２】 本発明の実施の形態１の同期型半導体記憶装
置１０００の構成を示す概略ブロック図である。
【図３】 同期型半導体記憶装置１０００の動作を説明
するためのタイミングチャートであり、図３（ａ）は所
定の外部クロック信号の周期で動作する場合を、（ｂ）
は、（ａ）の場合の１／２の周期で動作する場合の、
（ｃ）は、（ａ）の１／４の周期の外部クロック信号で
動作する場合を説明するタイミングチャートである。
【図４】 同期型半導体記憶装置１０００における主要
な内部信号の時間変化を示すタイミングチャートであ
る。
【図５】 同期型半導体記憶装置１０００の内部制御信
号発生回路２６の構成を示す概略ブロック図である。
【図６】 本発明の実施の形態２の内部同期信号発生回
路１０２の構成を示す概略ブロック図である。
【図７】 実施の形態２の同期型半導体記憶装置の動作
を説明するタイミングチャートである。
【図８】 実施の形態２の同期型半導体記憶装置の別の
動作モードを説明するためのタイミングチャートであ
る。
【図９】 実施の形態２の同期型半導体記憶装置の動作
を説明するためのタイミングチャートであり、（ａ）
は、所定の外部クロック信号の周期で動作する場合を、
（ｂ）は、（ａ）の１／２の周期の外部クロック信号に
同期して動作する場合の、（ｃ）は、（ａ）の１／４の
周期の外部クロック信号に同期して動作する場合の動作
をそれぞれ示す。
【図１０】 図９に示した動作について、より長期間に
わたる動作を説明するためのタイミングチャートであ
る。
【図１１】 内部同期信号発生回路がフリーラン状態で
動作している場合の同期型半導体記憶装置の動作を説明
するためのタイミングチャートである。
【図１２】 本発明の実施の形態３の内部同期信号発生
回路２００の構成を示す概略ブロック図である。
【図１３】 コマンドレジスタ１９０の構成を示す概略
ブロック図である。
【図１４】 本発明の実施の形態４の内部同期信号発生
回路３００の構成を示す概略ブロック図である。
【図１５】 本発明の実施の形態５の内部同期信号発生
回路４００の構成を示す概略ブロック図である。
【図１６】 内部同期信号発生回路４００の動作を説明
するためのタイミングチャートであり、（ａ）は、フリ
ーラン状態における選択回路／判定回路１７０の動作を
説明するための図であり、（ｂ）は、遅延量を制御後の
選択回路／判定回路１７０の動作を説明するための図で
ある。
【図１７】 選択回路／判定回路１７０の構成を示す概
略ブロック図である。
【図１８】 選択回路／判定回路１７０の動作を説明す
るためのタイミングチャートである。
【図１９】 本発明の実施の形態６の内部同期信号発生
回路５００の構成を示す概略ブロック図である。
【図２０】 内部同期信号発生回路５００の動作を説明
するためのタイミングチャートであり、（ａ）は、フリ
ーラン状態における選択回路／判定回路１７０の動作
を、（ｂ）は、遅延量制御後の選択回路／判定回路１７
０および選択回路１７２の動作を説明するための図であ
る。
【図２１】 本発明の実施の形態７の内部同期信号発生
回路６００の構成を示す概略ブロック図である。
【図２２】 本発明の実施の形態８の内部同期信号発生
回路７００および内部制御信号発生回路２６の構成を示
す概略ブロック図である。
【図２３】 内部同期信号発生回路７００により制御さ
れる同期型半導体記憶装置の動作を説明するためのタイ
ミングチャートである。
【図２４】 図２３に示した同期型半導体記憶装置の動
作を説明するための他のタイミングチャートであり、
（ａ）は、所定の外部クロック信号の周期で動作する場
合の、（ｂ）は、（ａ）の１／２の周期で動作する場合
の、（ｃ）は、（ａ）の１／４の周期で動作する場合の
動作をそれぞれ示す。
【図２５】 図２４に示した同期型半導体記憶装置の動
作をより長期間にわたって示すタイミングチャートであ
る。
【図２６】 フリーラン状態で動作する同期型半導体記
憶装置の動作を説明するためのタイミングチャートであ
る。
【図２７】 本発明の実施の形態９の内部同期信号発生
回路７２０ａの構成を示す概略ブロック図である。
【図２８】 実施の形態９の内部同期信号発生回路７２
０ａの第１の変形例の内部同期信号発生回路７２０ｂの
構成を示す概略ブロック図である。
【図２９】 実施の形態９の内部同期信号発生回路７２
０ａの他の変形例の内部同期信号発生回路７２０ｃの構
成を示す概略ブロック図である。
【図３０】 本発明の実施の形態１０の内部同期信号発
生回路８００の構成を示す概略ブロック図である。
【図３１】 図３０に示した差動増幅回路８０４の構成
を示す回路図である。
【図３２】 内部同期信号発生回路８００の動作を説明
するためのタイミングチャートである。
【図３３】 実施の形態１０の内部同期信号発生回路８
００の変形例の内部同期信号発生回路８５０の構成を示
す概略ブロック図である。
【図３４】 本発明の実施の形態１１の内部同期信号発
生回路９００の構成を示す概略ブロック図である。
【図３５】 内部同期信号発生回路９００により制御さ
れる同期型半導体記憶装置の動作を示す第１のタイミン
グチャートである。
【図３６】 内部同期信号発生回路９００により制御さ
れる同期型半導体記憶装置の動作を説明する第２のタイ
ミングチャートである。
【図３７】 本発明の実施の形態１２の内部同期信号発
生回路１１００の構成を示す概略ブロック図である。
【図３８】 内部同期信号発生回路１１００の動作を説
明するためのタイミングチャートである。
【図３９】 内部同期信号発生回路１１００により制御
される同期型半導体記憶装置の動作を説明するための第
１のタイミングチャートである。
【図４０】 内部同期信号発生回路１１００により制御
される同期型半導体記憶装置の動作を説明するための第
２のタイミングチャートである。
【図４１】 従来の同期型半導体記憶装置２０００の構
成を示す概略ブロック図である。
【図４２】 従来の同期型半導体記憶装置２０００の動
作を説明するタイミングチャートである。
【図４３】 従来の内部同期信号発生回路５０の構成を
示す回路図である。
【図４４】 従来の内部同期信号発生回路５０の動作を
説明する図である。
【符号の説明】
２ 外部クロック入力端子、４、６ 外部制御信号入力
端子、８ 外部アドレス入力端子、１０ メモリセルア
レイ、１２ ロウデコーダ、１４ コラムデコーダ、１
６ センスアンプ＋Ｉ／Ｏ回路、１８ アドレスバッフ
ァ、２０ クロックバッファ、２２ ＲＡＳバッファ、
２４ ＣＡＳバッファ、２６ 内部制御信号発生回路、
２８ セレクタ回路、３０ 出力回路、３２ データ入
出力端子、５０ 従来の内部同期信号発生回路、１０
０、１０２、２００、３００、４００、５００、６０
０、７００、８００、８５０、９００、１１００ 内部
同期信号発生回路、１０００ 同期型半導体記憶装置。

Claims (32)

    【特許請求の範囲】
  1. 【請求項１】 外部クロック信号に同期して記憶データ
    を出力する同期型半導体記憶装置であって、 行列状に配置される複数のメモリセルを有するメモリセ
    ルアレイと、 ロウアドレスストローブ信号の活性化時に活性化され、
    行アドレス信号に応じて前記メモリセルアレイの対応す
    る行を選択する行選択手段と、 前記ロウアドレスストローブ信号の活性化に応じて前記
    外部クロック信号に対する同期動作を開始し、前記外部
    クロック信号に同期した内部クロック信号を出力する内
    部同期信号発生手段と、 コラムアドレスストローブ信号の活性化時に活性化さ
    れ、列アドレス信号に応じて前記メモリセルアレイの対
    応する列を選択し、選択された前記行および列に対応す
    る前記メモリセルの記憶データを読出す列選択手段と、 前記列選択手段からの前記記憶データを受けて、前記内
    部クロック信号に同期して出力するデータ出力手段とを
    備える、同期型半導体記憶装置。
  2. 【請求項２】 前記内部クロック信号をそれぞれ所定時
    間遅延させた複数の内部制御信号を出力する内部制御信
    号発生手段をさらに備え、 前記列選択手段の列選択動作および記憶データ読出動作
    ならびに前記データ出力手段の記憶データ出力動作は、
    前記内部制御信号に制御される、請求項１記載の同期型
    半導体記憶装置。
  3. 【請求項３】 前記内部同期信号発生手段は、 前記外部クロック信号を受け、遅延して前記内部クロッ
    ク信号として出力する可変遅延手段と、 前記外部クロック信号および前記可変遅延手段の出力を
    受けて、位相差を検出する位相比較手段と、 前記位相比較手段の検出結果に応じて、定電流値制御信
    号を出力するデコード手段と、 前記定電流値制御信号に応じて、出力ノードに供給する
    定電流値を変化させる可変定電流供給手段とを含み、 前記可変定電流供給手段は、 各々が所定の電流を供給する複数の第１の定電流源と、 前記複数の第１の定電流源と前記出力ノードとの間にそ
    れぞれ接続され、前記定電流値制御信号に制御されて開
    閉する複数の第１のスイッチ手段と、 各々が所定の電流を受入れる複数の第２の定電流源と、 前記出力ノードと前記複数の第２の定電流源との間にそ
    れぞれ接続され、前記定電流値制御信号に制御されて開
    閉する複数の第２のスイッチ手段とを有し、 前記可変定電流供給手段の出力する定電流値に応じて、
    前記可変遅延手段の遅延量を制御する遅延制御手段とを
    含む、請求項１記載の同期型半導体記憶装置。
  4. 【請求項４】 前記可変遅延手段は、 前記外部クロック信号を受け、遅延して前記内部クロッ
    ク信号として出力する、互いにカスケード接続された複
    数の遅延バッファ回路と、 前記遅延バッファ回路に第１の電源電位をそれぞれ供給
    する複数の第１のｐチャネルＭＯＳＦＥＴと、 前記遅延バッファ回路に第２の電源電位をそれぞれ供給
    する複数の第２のｎチャネルＭＯＳＦＥＴとを含み、 前記遅延制御手段は、 第１および第２の入力ノードならびに第１および第２の
    出力ノードを有し、前記可変定電流供給手段の出力する
    定電流を前記第１の入力ノードに受け、前記第１および
    第２の出力ノードが前記第２の電源電位と接続するカレ
    ントミラー回路と、 ソースが前記第１の電源電位と接続し、ゲートが自身の
    ドレインおよび前記複数の第１のｐチャネルＭＯＳＦＥ
    Ｔのゲートと接続する第３のｐチャネルＭＯＳＦＥＴと
    を含み、 前記カレントミラー回路は、 ソースおよびドレインがそれぞれ前記第１の入力ノード
    と前記第２の電源電位とに接続され、ゲートとドレイン
    とが接続する第４のｎチャネルＭＯＳＦＥＴと、 ソースおよびドレインがそれぞれ前記第２の電源電位と
    前記第２の入力ノードとに接続され、ゲートが前記第３
    のｎチャネルＭＯＳＦＥＴのゲートおよび前記複数の第
    ２のｎチャネルＭＯＳＦＥＴのゲートと接続する第５の
    ｎチャネルＭＯＳＦＥＴとを有し、 前記第２の入力ノードと前記第３のｐチャネルＭＯＳＦ
    ＥＴのドレインとが接続する、請求項３記載の同期型半
    導体記憶装置。
  5. 【請求項５】 前記カスケード接続された遅延バッファ
    回路のそれぞれの出力を受けて所定時間遅延した複数の
    内部制御信号を出力する内部制御信号発生手段をさらに
    備え、 前記列選択手段の列選択動作および記憶データ読出動作
    ならびに前記データ出力手段の記憶データ出力動作は、
    前記内部制御信号に制御される、請求項４記載の同期型
    半導体記憶装置。
  6. 【請求項６】 前記可変遅延手段の出力のサイクル数を
    計数して、所定サイクル分周した出力を前記位相比較手
    段に与えるカウント手段をさらに備える、請求項３記載
    の同期型半導体記憶装置。
  7. 【請求項７】 前記可変定電流供給手段は、さらに、 前記可変遅延手段のスタンバイ動作用電流を供給する待
    機動作電流供給手段を含む、請求項５記載の同期型半導
    体記憶装置。
  8. 【請求項８】 コラムアドレスストローブ信号活性化
    後、前記記憶データ出力までの前記外部クロック信号の
    サイクル数を表わすレイテンシデータを外部から受けて
    保持する命令レジスタとをさらに備え、 前記待機動作電流供給手段は、 前記レイテンシデータに応じて、前記スタンバイ動作用
    電流値を変化させる可変定電流源をさらに含む、請求項
    ７記載の同期型半導体記憶装置。
  9. 【請求項９】 外部からのテストモード指定信号に応じ
    て、前記待機動作電流供給手段を制御し、前記可変遅延
    手段のスタンバイ動作用電流を所定の値とするテストモ
    ード制御手段をさらに備える、請求項８記載の同期型半
    導体記憶装置。
  10. 【請求項１０】 前記内部同期信号発生手段は、 前記外部クロック信号を受け、遅延して前記内部クロッ
    ク信号として出力する可変遅延手段と、 前記外部クロック信号および前記内部クロック信号を受
    けて、位相差を検出する位相比較手段と、 前記位相比較手段の検出結果に応じて、ディジタル信号
    である定電流値制御信号を出力するデコード手段とを含
    み、 前記定電流値制御信号は、 前記定電流値制御信号の所定の上位ビットに対応する第
    １の制御信号と、 前記定電流値制御信号の所定の下位ビットに対応する第
    ２の制御信号とを含み、 前記定電流値制御信号に応じて、出力ノードに供給する
    定電流値を変化させる可変定電流供給手段をさらに含
    み、 前記可変定電流供給手段は、 前記第１の制御信号に応じて、前記出力ノードに供給す
    る定電流値を変化させる第１の可変定電流源回路と、 前記第２の制御信号に応じて、前記出力ノードに供給す
    る定電流値を変化させる第２の可変定電流源回路とを有
    し、 前記可変定電流供給手段の出力する定電流値に応じて、
    前記可変遅延手段の遅延量を制御する遅延制御手段とを
    含む、請求項１記載の同期型半導体記憶装置。
  11. 【請求項１１】 前記第１の可変定電流源回路は、 各々が第１の所定の電流を供給する複数の第１の定電流
    源と、 前記複数の第１の定電流源と前記出力ノードとの間にそ
    れぞれ接続され、前記定電流値制御信号に制御されて開
    閉する複数の第１のスイッチ手段と、 各々が第１の所定の電流を受入れる複数の第２の定電流
    源と、 前記出力ノードと前記複数の第２の定電流源との間にそ
    れぞれ接続され、前記定電流値制御信号に制御されて開
    閉する複数の第２のスイッチ手段とを含み、 前記第２の可変定電流源回路は、 各々が前記第１の所定の電流よりも小さい第２の定電流
    を供給する複数の第３の定電流源と、 前記複数の第３の定電流源と前記出力ノードとの間にそ
    れぞれ接続され、前記定電流値制御信号に制御されて開
    閉する複数の第３のスイッチ手段と、 各々が前記第２の所定電流を受入れる複数の第４の定電
    流源と、 前記出力ノードと前記複数の第４の定電流源との間にそ
    れぞれ接続され、 前記定電流値制御信号に制御されて開閉する複数の第４
    のスイッチ手段とを含む、請求項１０記載の同期型半導
    体記憶装置。
  12. 【請求項１２】 前記可変定電流供給手段は、さらに、 前記可変遅延手段のスタンバイ動作用電流を供給する待
    機動作電流供給手段を含む、請求項１１記載の同期型半
    導体記憶装置。
  13. 【請求項１３】 コラムアドレスストローブ信号活性化
    後、前記記憶データ出力までの外部クロック信号のサイ
    クル数を表わすレイテンシデータを外部から受けて保持
    する命令レジスタとをさらに備え、 前記待機動作電流供給手段は、 前記レイテンシデータに応じて、前記スタンバイ動作用
    電流値を変化させる可変定電流源をさらに含む、請求項
    １２記載の同期型半導体記憶装置。
  14. 【請求項１４】 外部からのテストモード指定信号に応
    じて、前記待機動作電流供給手段を制御し、前記可変遅
    延手段のスタンバイ動作用電流を所定の値とするテスト
    モード制御手段をさらに備える、請求項１３記載の同期
    型半導体記憶装置。
  15. 【請求項１５】 前記内部同期信号発生手段は、 前記外部クロック信号を受け、遅延して前記内部クロッ
    ク信号として出力する可変遅延手段を含み、 前記可変遅延手段は、 前記外部クロック信号を受け遅延して出力する、互いに
    カスケード接続された複数段の遅延バッファ回路を有
    し、 前記外部クロック信号および前記複数段の遅延バッファ
    回路の出力をそれぞれ受けて、前記外部クロック信号の
    周期に対応する前記遅延バッファ回路の段数を検知し、
    定電流値制御信号を出力する演算手段と、 前記定電流値制御信号に応じて、出力ノードに供給する
    定電流値をディジタル的に変化させる可変定電流供給手
    段と、 前記可変定電流供給手段の出力する定電流値に応じて、
    前記各遅延バッファ回路の遅延量を制御する遅延制御手
    段とをさらに含み、 前記演算手段は、所定段数の前記遅延バッファ回路の出
    力遅延が前記外部クロック信号の周期と一致するように
    前記定電流値制御信号を更新する、請求項１記載の同期
    型半導体記憶装置。
  16. 【請求項１６】 前記可変定電流供給手段は、 各々が所定の電流を供給する複数の第１の定電流源と、 前記複数の第１の定電流源と前記出力ノードとの間にそ
    れぞれ接続され、前記定電流値制御信号に制御されて開
    閉する複数の第１のスイッチ手段と、 各々が所定の電流を受入れる複数の第２の定電流源と、 前記出力ノードと前記複数の第２の定電流源との間にそ
    れぞれ接続され、前記定電流値制御信号に制御されて可
    変する複数の第２のスイッチ手段とを含む、請求項１５
    記載の同期型半導体記憶装置。
  17. 【請求項１７】 前記カスケード接続された遅延バッフ
    ァ回路のそれぞれの出力を受けて所定時間遅延した複数
    の内部制御信号を出力する内部制御信号発生手段をさら
    に備え、 前記列選択手段の列選択動作および記憶データ読出動作
    ならびに前記データ出力手段の記憶データ出力動作は、
    前記内部制御信号に制御される、請求項１５記載の同期
    型半導体記憶装置。
  18. 【請求項１８】 前記可変定電流供給手段は、さらに、 前記可変遅延手段のスタンバイ動作用電流を供給する待
    機動作電流供給手段を含む、請求項１６記載の同期型半
    導体記憶装置。
  19. 【請求項１９】 コラムアドレスストローブ信号活性化
    後、前記記憶データ出力までの前記外部クロック信号の
    サイクル数を表わすレイテンシデータを外部から受けて
    保持する命令レジスタとをさらに備え、 前記待機動作電流供給手段は、 前記レイテンシデータに応じて、前記スタンバイ動作用
    電流値を変化させる可変定電流源をさらに含む、請求項
    １８記載の同期型半導体記憶装置。
  20. 【請求項２０】 外部からのテストモード指定信号に応
    じて、前記待機動作電流供給手段を制御し、前記可変遅
    延手段のスタンバイ動作用電流を所定の値とするテスト
    モード制御手段をさらに備える、請求項１９記載の同期
    型半導体記憶装置。
  21. 【請求項２１】 前記同期信号発生手段は、 前記外部クロック信号を受け、遅延して出力する第１の
    可変遅延手段を含み、 前記第１の可変遅延手段は、 前記外部クロック信号を受け遅延して出力する、互いに
    カスケード接続された複数段の第１の遅延バッファ回路
    を有し、 所定の段数の前記第１の遅延バッファ回路からの分岐出
    力を受け、遅延して前記内部クロック信号として出力す
    る第２の可変遅延手段をさらに含み、 前記第２の可変遅延手段は、 前記分岐出力を受けて遅延して出力する、各々が前記第
    １の遅延バッファ回路よりも遅延量の小さい互いにカス
    ケード接続された複数段の第２の遅延バッファ回路を有
    し、 前記外部クロック信号および前記複数段の第１の遅延バ
    ッファ回路の出力をそれぞれ受けて、前記外部クロック
    信号の周期以内の遅延量の前記第１の遅延バッファ回路
    の段数を検知し、第１の定電流値制御信号を出力する第
    １の演算手段と、 前記外部クロック信号および前記複数段の第２の遅延バ
    ッファ回路の出力をそれぞれ受けて、前記外部クロック
    信号の周期以内の遅延量の前記第２の遅延バッファ回路
    の段数を検知し、第２の定電流値制御信号を出力する第
    ２の演算手段と、 前記第１の定電流値制御信号に応じて、出力ノードに供
    給する定電流値をディジタル的に変化させる第１の可変
    定電流供給手段と、 前記第２の定電流値制御信号に応じて、前記出力ノード
    に供給する定電流値をディジタル的に変化させる第２の
    可変定電流供給手段と、 前記出力ノードに出力される定電流値に応じて、前記第
    １および前記第２の各遅延バッファ回路の遅延量を制御
    する遅延制御手段とをさらに含み、前記第１および第２
    の演算手段は、前記第２の可変遅延手段の出力遅延が前
    記外部クロック信号の周期と一致するように、前記第１
    および第２の定電流値制御信号を更新する請求項１記載
    の同期型半導体記憶装置。
  22. 【請求項２２】 前記第１の可変定電流供給手段は、さ
    らに、 前記第１の可変遅延手段のスタンバイ動作用電流を供給
    する待機動作電流供給手段を含む、請求項２１記載の同
    期型半導体記憶装置。
  23. 【請求項２３】 コラムアドレスストローブ信号活性化
    後、前記記憶データ出力までの外部クロック信号のサイ
    クル数を表わすレイテンシデータを外部から受けて保持
    する命令レジスタとをさらに備え、 前記待機動作電流供給手段は、 前記レイテンシデータに応じて、前記スタンバイ動作用
    電流値を変化させる可変定電流源をさらに含む、請求項
    ２２記載の同期型半導体記憶装置。
  24. 【請求項２４】 外部からのテストモード指定信号に応
    じて、前記待機動作電流供給手段を制御し、前記可変遅
    延手段のスタンバイ動作用電流を所定の値とするテスト
    モード制御手段をさらに備える、請求項２３記載の同期
    型半導体記憶装置。
  25. 【請求項２５】 前記内部同期信号発生手段は、 前記内部クロック信号を出力する可変周波数発振手段
    と、 前記外部クロック信号および前記可変周波数発振手段の
    出力を受けて、位相差を検出する位相比較手段と、 前記位相比較手段の検出結果に応じて、定電流値制御信
    号を出力するデコード 手段と、 前記定電流値制御信号に応じて、出力ノードに供給する
    定電流値を変化させる可変定電流供給手段とを含み、 前記可変定電流供給手段は、 各々が所定の電流を供給する複数の第１の定電流源と、 前記複数の第１の定電流源と前記出力ノードとの間にそ
    れぞれ接続され、前記定電流値制御信号に制御されて開
    閉する複数の第１のスイッチ手段と、 各々が所定の電流を受入れる複数の第２の定電流源と、 前記出力ノードと前記複数の第２の定電流源との間にそ
    れぞれ接続され、前記定電流値制御信号に制御されて開
    閉する複数の第２のスイッチ手段とを有し、 前記可変定電流供給手段の出力する定電流値に応じて、
    前記可変周波数発振手段の発振周波数を制御する発振制
    御手段とを含む、請求項１記載の同期型半導体記憶装
    置。
  26. 【請求項２６】 前記可変周波数発振手段と前記位相比
    較手段との間に接続され、前記可変遅延手段の出力のサ
    イクル数を計数して、所定サイクル分周した出力を前記
    位相比較手段に与えるカウント手段をさらに備える、請
    求項２５記載の同期型半導体記憶装置。
  27. 【請求項２７】 前記可変定電流供給手段は、さらに、
    前記可変周波数発振手段のスタンバイ動作用電流を供給
    する待機動作電流供給手段を含む、請求項２５記載の同
    期型半導体記憶装置。
  28. 【請求項２８】 コラムアドレスストローブ信号活性化
    後、前記記憶データ出力までの前記外部クロック信号の
    サイクル数を表わすレイテンシデータを外部から受けて
    保持する命令レジスタとをさらに備え、 前記待機動作電流供給手段は、 前記レイテンシデータに応じて、前記スタンバイ動作用
    電流値を変化させる可変定電流源をさらに含む、請求項
    ２７記載の同期型半導体記憶装置。
  29. 【請求項２９】 外部からのテストモード指定信号に応
    じて、前記待機動作電流供給手段を制御し、前記可変遅
    延手段のスタンバイ動作用電流を所定の値とするテスト
    モード制御手段をさらに備える、請求項２８記載の同期
    型半導体記憶装置。
  30. 【請求項３０】 前記同期信号発生手段は、 前記外部クロック信号を受け、遅延して出力する第１の
    可変遅延手段を含み、 前記第１の可変遅延手段は、 前記外部クロック信号を受け遅延して出力する、互いに
    カスケード接続された複数段の第１の遅延バッファ回路
    を有し、 前記外部クロック信号を受け、遅延して出力する第２の
    可変遅延手段をさらに含み、 前記第２の可変遅延手段は、 前記外部クロック信号を受け遅延して出力する、互いに
    カスケード接続された複数段の第２の遅延バッファ回路
    を有し、 前記外部クロック信号および前記複数段の第１の遅延バ
    ッファ回路の出力をそれぞれ受けて、前記外部クロック
    信号の周期以内の遅延量の前記第１の遅延バッファ回路
    の段数を検知し、定電流値制御信号を出力する演算手段
    をさらに含み、 前記演算手段は、所定段数の前記第１の遅延バッファ回
    路の出力遅延が前記外部クロック信号の周期と一致する
    ように前記定電流値制御信号を更新し、 前記定電流値制御信号に応じて、出力ノードに供給する
    定電流値をディジタル的に変化させる可変定電流供給手
    段と、 前記可変定電流供給手段の出力する定電流値に応じて、
    前記第１および前記第２の各遅延バッファ回路の遅延量
    を制御する遅延制御手段と、 前記カスケード接続された第２の遅延バッファ回路のそ
    れぞれの出力を受けて所定時間遅延した複数の内部制御
    信号を出力する内部制御信号発生手段をさらに含み、 前記列選択手段の列選択動作および記憶データ読出動作
    ならびに前記データ出力手段の記憶データ出力動作は、
    前記内部制御信号に制御される、請求項１記載の同期型
    半導体記憶装置。
  31. 【請求項３１】 前記内部同期信号発生手段は、 前記内部クロック信号を出力する可変周波数発振手段
    と、 前記外部クロック信号および前記内部クロック信号を受
    けて、位相差を検出し、第１および第２の比較信号を出
    力する位相比較手段と、 前記第１および第２の比較信号を受け、前記第１の比較
    信号に応じて充放電ノードを充電し、前記第２の比較信
    号に応じて充放電ノードを放電するチャージポンプ手段
    と、 前記充放電ノードの電位レベルを平滑化して、出力ノー
    ドに出力する同期フィルタ回路と、 前記出力ノードの電位レベルに応じて、前記可変周波数
    発振手段の発振周波数を制御する発振制御手段と、 外部電源電位の供給開始を検知して、前記出力ノードを
    所定の電位レベルに充電する充電手段を備える、請求項
    １記載の同期型半導体記憶装置。
  32. 【請求項３２】 前記内部同期信号発生手段は、 前記外部クロック信号を受け遅延して、２周期ごとに複
    数の内部制御信号を出力する第１の内部制御信号発生手
    段と、 前記外部クロック信号を受け遅延して、２周期ごとに前
    記第１の内部制御信号発生手段と交互に複数の内部制御
    信号を出力する第２の内部制御信号発生手段とを含み、 前記第１の内部制御信号発生手段は、 前記外部クロック信号の第１の立上がりのエッジが検出
    されることに応じて、前記外部クロック信号を受けて遅
    延し出力する第１の遅延手段と、 前記第１の遅延手段の出力と前記外部クロック信号とを
    受けて、前記第１の遅延手段の遅延時間と前記外部クロ
    ック信号の１周期との時間差を検出し、前記第１の立上
    がりエッジを含む周期の次の周期の第２の立上がりエッ
    ジに応じて、前記時間差経過後に出力レベルを変化させ
    る可変遅延手段と、 前記可変遅延手段の出力を受けて、順次遅延させて前記
    複数の内部制御信号を出力する第２の遅延手段とを有
    し、 前記第２の内部制御信号発生手段は、 前記外部クロック信号の前記第２の立上がりのエッジが
    検出されることに応じて、前記外部クロック信号を受け
    て遅延し出力する第３の遅延手段と、 前記第３の遅延手段の出力と前記外部クロック信号とを
    受けて、前記第３の遅延手段の遅延時間と前記外部クロ
    ック信号の１周期との時間差を検出し、前記第２の立上
    がりエッジを含む周期の次の周期の第３の立上がりエッ
    ジに応じて、前記時間差経過後に出力レベルを変化させ
    る可変遅延手段と、 前記可変遅延手段の出力を受けて、順次遅延させて前記
    複数の内部制御信号を出力する第４の遅延手段とを有
    し、 前記列選択手段の列選択動作および記憶データ読出動作
    ならびに前記データ出力手段の記憶データ出力動作は、
    前記複数の内部制御信号に制御される、請求項１記載の
    同期型半導体記憶装置。
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