JP2007128646A - 半導体記憶装置 - Google Patents

Abstract

【課題】クロック信号に応答してデータを正確に出力する。
【解決手段】クロック信号ＣＬＫｉと、クロック信号ＣＬＫｉを最適な遅延時間Ｔｄだけ遅延して生成された内部クロック信号ＣＬＫ１とに基づいて、クロック信号ＣＬＫｉのクロックのリセットを示す内部クロック信号ＣＬＫ２を生成する。内部クロック信号ＣＬＫ２がリセットされたときのみ、データの入出力を行う。
【選択図】図２

Description

本発明は半導体記憶装置に関し、特に、外部クロック信号をサンプリングして内部クロック信号を生成し、その内部クロック信号に応答して動作する半導体記憶装置に関する。

従来の半導体記憶装置のクロック制御方法を、ＤＲＡＭを例にとって説明する。
図２４は、従来のＤＲＡＭの第１のチップ制御方法を示すタイミングチャートである。図２４を参照して、外部から外部クロック信号ｅｘｔ．ＣＬＫが入力され、入力初段で適当な電圧に調整されたクロック信号ＣＬＫｉ入力に従って、メモリセルアレイから、順次データが読出される。

図２５は、図２４に示した場合よりも、さらにクロックサイクルが短くなった場合のチップ制御方法を示すタイミングチャートである。

図２５を参照して、クロック信号ＣＬＫｉのクロックサイクルの周期ｔｃが短い（高周波である）場合、クロックエッジによりトリガされるサイクル動作では、クロックエッジからデータが出力されるまでに要する時間（クロックアクセスタイム）Ｔａｃがクロックサイクルの周期ｔｃよりも長くなり、対応するサイクル内でデータ出力できなくなってしまうことがあった。よって、クロックサイクルの短周期化（クロックの高周波数化）が制限されていた。

図２６は、従来のＤＲＡＭの第２のチップ制御方法を示すタイミングチャートである。
図２６を参照して、クロックサイクルの各々について、クロックが入力されて一定時間経過すると次のクロックが入力されることが予測され、内部動作が開始されて次のクロックサイクルで出力されるべきデータが読出され出力される。すなわち、クロック信号ＣＬＫｉが内部遅延回路により遅延時間Ｔｄだけ遅延されて内部クロック信号ＣＬＫ１が生成され、その内部クロック信号ＣＬＫ１に応答してデータの読出が行われ読出されたデータが出力される。すると、見かけ上、その次のクロックが入力されるとほぼ同時にそのクロックサイクルに対応する上記読出データを出力することができる。したがって、見かけ上のアクセスタイムがゼロとなる。これを、ゼロ遅延クロックの発生と言う。

図２７および図２８は、図２５に示した動作を実現するためのシンクロナスＤＲＡＭ全体におけるクロック制御方法を示すタイミングチャートである。

図２７を参照して、クロック信号ＣＬＫｉに同期して、チップ活性化信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、書込イネーブル信号／ＷＥ、ロウ（Ｘ）およびコラム（Ｙ）アドレス信号Ａｄｄ．が入力され、これらの信号に応答してデータの読出／書込動作が行われる。このとき、これら全ての信号は、クロックの立上がりエッジで取込まれ、全ての制御コマンドは、これらの信号の組合せで定義されている。

図２８を参照して、コラムアドレス（Ｙｉ）に応答して連続して４ビットのデータ（Ｄ１，Ｄ２，Ｄ３，Ｄ４）が書込まれ、コラムアドレス（Ｙｊ）に応答して連続して４ビットのデータ（Ｑ１，Ｑ２，Ｑ３，Ｑ４）が読出されている。すなわち、コラムアドレスＹｉとクロックｃ１のクロックエッジ（立上がりエッジ）とに応答して書込動作が開始され、クロックｃ１〜ｃ４のクロックエッジ（立ち上がりエッジ）で取込まれた外部入力データ（Ｄ１，Ｄ２，Ｄ３，Ｄ４）がメモリセルに書込まれる。そして、コラムアドレスＹｊとクロックｃ５のクロックエッジ（立上がりエッジ）とに応答して読出動作が開始され、クロックｃ５〜ｃ８のクロックエッジ（立ち上がりエッジ）でメモリセルに記憶されていたデータ（Ｑ１，Ｑ２，Ｑ３，Ｑ４）が外部に読出される。ただし、読出データは、読出動作をコマンドする各クロックの立上がりエッジが入力されてからクロックアクセスタイムｔｃだけ遅れて出力される。

図２９は、図２６に示した内部クロック信号ＣＬＫ１を生成する内部クロック生成回路３００を示すブロック図である。

図２９を参照して、内部クロック生成回路３００において、遅延比較・調整回路６１３にはクロック信号ＣＬＫｉのクロックがサンプリングされ記憶される。複数のインバータを備えた遅延回路６１４でクロック信号ＣＬＫｉが遅延され、記憶されたクロック信号ＣＬＫｉのクロックに基づいて、遅延比較・調整回路６１３はマルチプレクサ部６１４内のタップ６０１〜６０ｎを選択する。

これにより、各インバータの出力のうちのいずれかが選択的に取り出され、内部クロック信号ＣＬＫ１の遅延時間の調整が行なわれる。遅延時間の調整が行なわれた内部クロック信号ＣＬＫ１は、データ出力バッファに入力されるとともに、遅延模擬回路６１５により遅延比較・調整回路６１３に帰還される。帰還されたクロック信号ＣＬＫ１は、遅延比較・調整回路６１３でクロック信号ＣＬＫｉと比較され、タップの選択が再調整される。このような系をＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）という。
特開平８−９７７１４号公報 特開平８−１８０６７８号公報

しかしながら、上述した従来の半導体記憶装置は、内部クロック信号ＣＬＫ１とクロック信号ＣＬＫｉの次クロック（以下、外部次クロックと称す）との差、および、これの変動（位相ノイズ、ジッタ）は、そのまま、見かけ上のアクセスタイムなどの変動となり、特にこれがアドレスやデータの入出力タイミングを規定する場合は、この変動が小さくなければならず、実使用上の要求が厳しくなるという問題点があった。

また、クロック信号ＣＬＫｉの周波数が急変した場合などに、そのクロックに１対１対応で内部クロックが生成されていないような場合が生じ、例えば、クロック信号ＣＬＫｉのクロックが立ち下がってＬレベルにならなくてもデータ出力が行なわれてしまうという問題点があった。

また、さらに、メモリアクセス動作の第１サイクルでは、クロック信号ＣＬＫｉのサンプリングが行なわれていないため、適当なクロックが生成されず、第１サイクルでは高周波数動作ができない、あるいは、誤動作に至るという問題点があった。

特にクロック信号ＣＬＫ１の周波数が高い場合に、クロックのサンプリングを行なってこれを所定の遅延にセットする動作が１サイクル内で終わらず、これが動作周波数を制限してしまうという問題点があった。

また、さらに、クロック信号ＣＬＫ１の周波数が低い（クロック周期が長い）場合に、ＤＬＬにおいて、クロック信号ＣＬＫ１のクロック周期が内部クロック信号生成回路３００の最大遅延時間より長いとき、そのクロック周期に対応した遅延を行なうことができなくなり、有効に内部クロック信号ＣＬＫ１を生成することができなくなるという問題点があった。

図３０は、従来の内部クロック信号生成回路の他の例３０００を示す回路図である。図３０を参照して、内部クロック信号生成回路３０００をタップ付遅延回路を含む内部クロック信号生成回路に用いると、インバータ２段分の遅延が単位遅延となり、これはかなり大きな遅延単位となってしまうという問題点があった。また、占有面積が大きいという問題点があった。

本発明は以上のような問題点を解決するためになされたもので、内部クロック信号ＣＬＫ１と外部次クロックとの差、および、これの変動（位相ノイズ、ジッタ）が小さな、実使用上の要求に耐えうる半導体記憶装置を提供することを目的とする。

また、クロック信号ＣＬＫｉの周波数が急変した場合などでも、データ出力を正しく行うことの可能な半導体記憶装置を提供することを目的とする。

また、さらに、第１サイクルでも高周波数動作可能で誤動作しない半導体記憶装置を提供することを目的とする。

また、さらに、クロック信号ＣＬＫ１の周波数が高い場合であっても、クロックのサンプリングを行なってこれを所定の遅延にセットする動作が１サイクル内で終わり、動作周波数が制限されない半導体記憶装置を提供することを目的とする。

また、さらに、クロック信号ＣＬＫ１の周波数が低い（クロック周期が長い）場合であっても、ＤＬＬにおいて、有効に内部クロック信号ＣＬＫ１を生成することが可能な半導体記憶装置を提供することを目的とする。

また、さらに、遅延単位の細かな調整が可能な半導体記憶装置を提供することを目的とする。

また、さらに、占有面積の小さな半導体記憶装置を提供することを目的とする。

請求項１に係る半導体記憶装置は、ロウアクセス動作およびコラムアクセス動作を行う半導体記憶装置であって、データを記憶するメモリセルと、外部からの外部クロック信号をサンプリングし、それを遅延して内部クロック信号を生成する内部クロック信号生成手段と、内部クロック信号のレベルの変化に応答して、外部クロック信号のクロックで、コラムアクセス時にメモリセルからデータを出力するデータ出力手段とを設けたものであり、内部クロック信号生成手段は、ロウアクセス動作期間中に前記サンプリングを行う。

請求項２に係る半導体記憶装置は、請求項１の半導体記憶装置において、内部クロック信号生成手段は、外部から入力された外部クロック信号を遅延する複数の論理回路と、所定のレベルの信号に応答してオン／オフする複数のスイッチング手段と、各々が複数のスイッチング手段のうちの対応する一つを介して複数の論理回路のうちの対応する一つの出力ノードに接続された複数のキャパシタとを設けたものである。

請求項３に係る半導体記憶装置は、請求項２の半導体記憶装置において、複数のキャパシタの各々が、互いに異なる容量を有する。

請求項４に係る半導体記憶装置は、請求項１の半導体記憶装置において、内部クロック信号生成手段は、外部から入力された外部クロック信号を遅延する複数の論理回路と、各々のゲート電極が前記複数の論理回路のうちの対応する一つの出力ノードに接続され、対抗電極に制御信号が入力され前記制御信号のレベルに応じてオン／オフする少なくとも一つのＭＯＳキャパシタとを設けたものである。

この発明によれば、第１サイクルでも高周波動作可能で誤動作しない半導体記憶装置を提供することができる。

また、内部クロック信号生成時に、遅延時間がデジタル的に調整可能な占有面積の小さい半導体記憶装置を提供することができる。

以下、本発明の実施の形態を図面を参照しながら説明する。また、図中、同一符号は同一または相当部分を示す。

（１）実施の形態１
図１は、本発明の実施の形態１によるＤＲＡＭ１００の構成を示すブロック図である。

図１を参照して、ＤＲＡＭ１００は、メモリセルアレイ１０１と、ロウおよびコラムアドレスバッファ１０２と、ロウデコーダ１０３と、センスアンプおよび入出力コントロール回路１０４と、コラムデコーダ１０５と、クロック生成回路１０６と、データ入力バッファ１０７と、データ出力バッファ１０８と、入力初段１０９とを備える。

外部から印可された外部クロック信号ｅｘｔ．ＣＬＫは、入力初段１０９で適当な電圧に調整され、クロック信号ＣＬＫｉとなる。クロック生成回路１０６には、外部からロウアドレスストローブ信号／ＲＡＳと、コラムアドレスストローブ信号／ＣＡＳとが入力され、入力初段１０９からクロック信号ＣＬＫｉが入力されている。

データ入出力時は、外部から入力されたアドレス信号Ａｄｄ（Ａ０〜Ａｎ）は、まずロウアドレスおよびコラムアドレスバッファ１０２に入力され、さらにロウアドレスはロウデコーダ１０３で、またコラムアドレスはコラムデコーダ１０５でデコードされる。そして、書込イネーブル信号／ＷＥが活性化されている場合は、データ入力バッファ１０７に入力されたデータがメモリセルアレイ１０１内のそれらロウおよびコラムアドレスに対応するメモリセルに書込まれる。また、書込イネーブル信号／ＷＥが活性化されていない場合は、メモリセルアレイ１０１内の、それらロウおよびコラムアドレスに対応するメモリセルから記憶されていたデータが読出され、データ出力バッファ１０７から出力される。

図２は、図１に示したクロック生成回路１０６を示す回路図である。
図２を参照して、クロック生成回路１０６は、内部クロック信号生成回路３００と、ＮＡＮＤ回路２０１と、インバータ２０３とを備える。

内部クロック信号生成回路３００とＮＡＮＤ回路２０１の一方の入力ノードとには、クロック信号ＣＬＫｉが入力される。ＮＡＮＤ回路２０１の他方の入力ノードには、内部クロック信号生成回路３００で生成された内部クロック信号ＣＬＫ１が入力される。ＮＡＮＤ回路２０１から出力されたクロック信号はインバータ２０３で反転され、内部クロック信号ＣＬＫ２としてデータ入力バッファ１０７やデータ出力バッファ１０８に出力される。

図３および図４は、図１に示したＤＲＡＭ１００におけるチップ制御方法を示すタイミングチャートである。

図１〜４を参照して、内部クロック信号生成回路３００（ＤＬＬ）で、クロック信号ＣＬＫｉが遅延時間Ｔｄ遅延され、内部クロック信号ＣＬＫ１が生成される。そして、内部クロック信号ＣＬＫ１の各サイクルクロックに応答してデータＤｏｕｔ（Ｄ１，Ｄ２，…）が出力される。このデータ出力のタイミングは、見かけ上対応しているように見えるクロック信号ＣＬＫｉのサイクルのクロックエッジを基に規定されているのではなく、実際には１サイクル前のクロックエッジを基に規定されている。ここで、上記１サイクル前のクロックエッジは、立ち上がりエッジでも立ち下がりエッジでもよい。また、実のクロックエッジからデータ出力開始までの規定時間をＴａｃで示している。

さらに、図３および図４を参照して、クロック信号ＣＬＫｉ（実質的には内部クロック信号ＣＬＫ２）がＬレベルになるのを条件に（以下、クロックリセットと称す）データ出力動作が行なわれる。これにより、もし、クロック信号ＣＬＫｉがリセットされずＨレベルのままの状態で保持された場合（すなわち、前サイクルが保持された場合）でも、次データが誤って出力されるのを防ぐことができる。すなわち、内部クロック信号ＣＬＫ１，ＣＬＫ２によりデータの内部的な先読み動作が行なわれても、実際にはクロック信号ＣＬＫｉのクロックが完全に入力されていないのに、そのクロックに対応するデータが出力されてしまうという誤動作を防止することができる。また、急に何らかの故障でクロック信号ＣＬＫｉのクロック入力が停止しても、誤動作を防止することができる。よって、クロック信号ＣＬＫｉの周波数が急変した場合などでも、データ出力を正しく行うことができる。さらに、クロック信号ＣＬＫｉをＨレベル（一定レベル）に保持することにより、上記内部的先読み動作を停止することができるので、クロック入力のみによりデータ出力などの内部動作を切換えることが可能である。

以上のように、本発明の実施の形態１のＤＲＡＭ１００によれば、クロックエッジの規定をクロック信号ＣＬＫｉの真の動作サイクルサイクルに合わせることにより、ジッタなどの影響を受けないメモリ動作を実現することが可能となる。

（２）実施の形態２
実施の形態２によるＤＲＡＭは、図１に示したＤＲＡＭ１００と同様の基本構成を有する。

図５（ａ），（ｂ）は、本発明の実施の形態２によるＤＲＡＭにおけるクロック生成回路１０６内の構成を示す回路図であり、（ａ）は、最適内部クロック生成回路５００を示す回路図であり、（ｂ）は、内部クロック信号生成回路３００を示す回路図である。

最適内部クロック生成回路５００は、内部クロック信号生成回路３００のタップ位置選択の初期設定を行うための回路である。図２に示したクロック生成回路１０６は、図５（ａ），（ｂ）に示した内部クロック信号生成回路３００と、最適内部クロック生成回路５００とを備える。

まず、図５（ａ）を参照して、最適内部クロック生成回路５００は、図５（ｂ）に示した内部クロック信号生成回路３００と遅延回路６１４を共有しており、トランスファーゲートＴＧ１〜ＴＧｎと、フリップフロップＦＦ１〜ＦＦｎと、論理回路Ａ１〜Ａｎとを備える。

遅延回路６１４は、さらに、直列に接続されたインバータＩＮＶ１〜ＩＮＶ（２ｎ−１）を備える。トランスファーゲートＴＧ１〜ＴＧｎの一方のソース・ドレイン電極にはクロック信号ＣＬＫｉが入力され、他方のソース・ドレイン電極にはフリップフロップＦＦ１〜ＦＦｎが接続され、ゲート電極にはインバータＩＮＶ１，…，ＩＮＶ（２ｎ−１）の遅延段ノードＮ１〜Ｎｎが接続されている。

最適内部クロック生成回路５００によるクロック信号ＣＬＫｉのサンプリングは、電源投入後のメモリ動作サイクルの先頭で行なわる。最適内部クロック生成回路５００において、遅延回路６１４内のＩＮＶ１〜ＩＮＶ（２ｎ−１）の遅延段ノードＮ１〜Ｎｎからの出力によりオン／オフされるトランスファーゲートＴＧ１〜ＴＧｎを介して、入力クロックのエッジが各フリップフロップＦＦ１〜ＦＦｎにセット信号ｓｅｔとして与えられる。

リセット信号ｒｅｓｅｔは、外部からのコラムアドレス入力前までに与えられ、このリセット信号ｒｅｓｅｔの入力によりサンプリングが開始される。そして、各フリップフロップＦＦ１〜ＦＦｎから出力された隣合う入力クロックのエッジのレベルの相違が論理回路Ａ１〜Ａｎで検出される。

論理回路Ａ１〜Ａｎから出力される検出信号Ｅｘ１〜Ｅｘｎは、内部クロック信号生成回路３００内の遅延比較・調整回路６１３に入力され、各タップ６０１〜６０ｎを選択するための選択信号として用いられる。すなわち、フリップフロップＦＦ１〜ＦＦｎの出力が遅延時間の短い側からＨレベル、Ｌレベルと変化する部分が検出されると、Ｈレベルの検出信号Ｅｘｍが遅延比較・調整回路６１３に入力され、この検出信号Ｅｘｍがタップ選択の初期状態を設定するための初期設定信号として用いられる。

この例では、遅延比較・調整回路６１３でタップ６０ｍがオンされ、このタップ６０ｍに接続された遅延段ノードＮｍから出力されるクロック信号が最もクロック信号ＣＬＫｉの周期に近いものであり、内部クロック信号ＣＬＫ１としてデータ出力バッファ１０８へ出力される。したがって、１サイクルクロックという短期間内に最適なタップ選択の初期設定が行うことができる。すなわち、第１サイクルからクロック信号ＣＬＫｉをサンプリングすることが可能となる。

初期設定後のメモリ動作におけるコラムアクセス時は、内部クロック信号生成回路３００が動作し、さらなるクロックサイクルの微小変化に対応して内部クロック信号ＣＬＫ１のクロック周期が調整される。

これにより、最適内部クロック生成回路５００がメモリ動作初期のみ動作し、常に動作することはないので、消費電力を低減することができる。また、初期設定後のクロック信号ＣＬＫｉのクロック周期の微小な変化には内部クロック信号生成回路３００で追従するため、クロック信号ＣＬＫｉと内部クロック信号ＣＬＫ１とのクロック周期の差をより小さく調整することができる。

以上のように本発明の実施の形態２によるＤＲＡＭによれば、第１サイクルでも高周波数動作が可能で、かつ、誤動作を防止することが可能となる。また、クロック信号ＣＬＫｉの周波数が高い場合であっても、クロックのサンプリングを行なってこれを所定の遅延にセットする動作が１サイクル内で終わるので、動作周波数が制限されないＤＲＡＭを提供することが可能となる。

（３）実施の形態３
本発明の実施の形態３のＤＲＡＭは、図１に示したＤＲＡＭ１００と同様の構成を有し、図５（ｂ）に示した内部クロック信号生成回路３００と同様の内部クロック信号生成回路を有する。

一般に、ＤＲＡＭでは、メモリアクセス動作は、
（１）始めにロウアドレスが入力され、対応するワード線系が活性化され、センスアンプでビット線上の信号電位を検知・増幅する動作。

（２）（１）の動作後、コラムアドレスが入力されコラム選択が行われ、メモリセルに記憶されていたデータが増幅され、外部データ入出力ピンから読出（出力）される、あるいは、外部から入力された入力データが対応するコラムアドレスのメモリセルに書込まれる。

という２段階の動作からなる。したがって、一般的には、コラムアクセスに入る前にクロック信号ＣＬＫｉをサンプリングしておくことにより、データ出力動作が始まる以前にクロック信号ＣＬＫｉのクロック周期のサンプリングを完了させることができるので、第１サイクルでも高周波数動作可能で誤動作しないＤＲＡＭを提供することができる。以下、図６および７は、コラムアドレスサイクル開始直前までのいずれかのクロックサイクル、特に、ロウアドレスサイクル期間中のクロックサイクルＣ１〜Ｃ３のいずれか、あるいは、クロックサイクルＣ１〜Ｃ３のうちの複数サイクルでクロック信号ＣＬＫｉをサンプリングするものである。

図６は、本発明の実施の形態３のＤＲＡＭにおけるチップ制御方法の第１の例を示すタイミングチャートである。実施の形態３のＤＲＡＭは、メモリアクセス動作サイクルに入る前にクロック信号ＣＬＫｉをサンプリングして図５（ｂ）と同様の内部クロック信号生成回路３００に蓄える。

図６を参照して、クロックサイクルＣ１の立ち下がりエッジに応答してチップ選択信号／ＣＳおよびロウアドレスストローブ信号／ＲＡＳが活性化されＬレベルに立ち下がると、ロウアドレス（Ｘｉ）サイクルが開始される。そして、ロウアドレス（Ｘｉ）サイクルの動作は、この後のクロックサイクルＣ２の立ち下がりエッジまでに完了する。

その次のクロックサイクルＣ３の立ち上がりエッジでは、コラムアドレスストローブ信号／ＣＡＳが活性化されＬレベルに立ち下がり、コラムアドレス（Ｙｉ）サイクルが開始される。このクロックサイクルＣ３においては、書込イネーブル信号／ＷＥがＬレベルであるので、データ書込の動作が行なわれる。すなわち、クロックサイクルＣ４〜Ｃ７の立ち上がりエッジに応答して４ビットのデータＤ０〜Ｄ３がラッチされ、入力されたロウアドレスＸｉおよびコラムアドレスＹｉに対応するメモリセルに順次書込まれる。

続いて、クロックサイクルＣ５の立ち下がりエッジに応答してチップ選択信号／ＣＳおよびロウアドレスストローブ信号／ＲＡＳが活性化されＬレベルに立ち下がると、ロウアドレス（Ｘｊ）サイクルが開始される。このロウアドレス（Ｘｊ）サイクルの動作は、この後のクロックサイクルＣ６の立ち下がりエッジまでに完了する。そして、その次のクロックサイクルＣ７の立ち下がりエッジでコラムアドレスストローブ信号／ＣＡＳが活性化されＬレベルに立ち下がると、コラムアドレス（Ｙｊ）サイクルが開始される。クロックサイクルＣ７においては、書込イネーブル信号／ＷＥがＨレベルであるので、データ読出の動作が行なわれる。すなわち、入力されたロウアドレスＸｊおよびコラムアドレスＹｊに対応するメモリセルから、クロックサイクルＣ８〜Ｃ１１の立ち上がりエッジに応答して４ビットのデータＱ０〜Ｑ３が順次読出される。

よって、基本的には、データ書込動作を行なうためにはクロックサイクルＣ１〜Ｃ３でクロック信号ＣＬＫｉのサンプリングが行われ、データ読出動作を行なうためにはクロックサイクルＣ５，Ｃ６でサンプリングが行われる。このサンプリングにより生成された内部クロック信号ＣＬＫ１を、データ書込時にはクロックサイクルＣ４〜Ｃ７について作用させ、データ読出時にはクロックサイクルＣ８〜Ｃ１１について作用させる。

このようにすれば、スタンバイ時にはサンプリング動作を行なわなくてよいので、余分な電力消費を伴わずに有効なクロック信号ＣＬＫｉのサンプリングを行なうことができる。したがって、第１サイクルでも高周波数動作可能で誤動作しないＤＲＡＭを提供することが可能である。上記図６の読出／書込の順序は一例であって、逆であってもよい。

図７は、本発明の実施の形態３のＤＲＡＭにおけるチップ制御方法の第２の例を示すタイミングチャートである。

図７を参照して、実施の形態３のＤＲＡＭ内の内部クロック信号生成回路３００において、電源投入後、図６で説明したのと同様なクロック周期のサンプリングが、クロックサイクルＣ３の立ち上がりエッジに応答して開始されるコラムアクセスサイクル直前のクロックサイクルで行なわれる。すなわち、クロックサイクルＣ３の直前のクロックサイクルＣ１，Ｃ２のいずれか、またはクロックサイクルＣ１，Ｃ２両方でサンプリングが行われる。

したがって、スタンバイ時やロウアクセス時に不要なサンプリング動作を行わないので、余分な電力消費を伴わずに有効にクロック信号ＣＬＫｉのクロック周期のサンプリングを行うことができる。

以上のように、本発明の実施の形態３のＤＲＡＭによれば、第１サイクルでも高周波数動作可能で誤動作しないＤＲＡＭを提供することが可能である。

なお、上記実施の形態３のＤＲＡＭ内の内部クロック信号生成回路３００は、実施の形態１または２のＤＲＡＭに用いられている内部クロック信号生成回路３００に適用可能である。

（４）実施の形態４
本発明の実施の形態４のＤＲＡＭは、図１に示したＤＲＡＭ１００と同様の構成を有する。

図８は、本発明の実施の形態４のＤＲＡＭにおけるチップ制御方法を示すタイミングチャートである。

図８を参照して、実施の形態４のＤＲＡＭ内の内部クロック信号生成回路３００において、電源投入後、まず書込イネーブル信号／ＷＥが立ち下がり、続いてコラムアドレスストローブ信号／ＣＡＳが立下がり、さらにロウアドレスストローブ信号／ＲＡＳが立ち下がった場合（／ＷＥ ｂｅｆｏｒｅ ／ＣＡＳ ｂｅｆｏｒｅ ／ＲＡＳ）を周波数セットサイクル動作開始時として、アドレス信号入力ピンから概略動作周波数コードが入力されチップ内部でこれがデコードされ、入力されたクロック信号ＣＬＫｉのクロック周波数に対応するタップ位置が初期設定される。この後、クロック信号ＣＬＫｉのサンプリングが行われ、通常のメモリアクセス動作が行われる。

すなわち、まず、チップ動作設定時に、内部クロック信号生成回路３００に大まかなクロック周波数情報が入力されおおよその遅延時間が初期設定される。そして、その初期設定に基づいて内部クロック信号ＣＬＫ１の生成が行われる。その間、入力されたクロック信号ＣＬＫｉがサンプリングされ内部遅延時間が再設定され、より正確に調整された内部クロック信号ＣＬＫ１の生成が行われる。

こうすることにより、メモリアクセス動作が開始される前（第１サイクル）のクロック信号ＣＬＫｉのクロックサイクルのサンプリングが必ずしも必要でなくなる。

以上のように、本発明の実施の形態４のＤＲＡＭによれば、実施の形態１から３のいずれかのＤＲＡＭの効果に加えて、第１サイクルでも高周波数動作可能で誤動作しないＤＲＡＭを提供することが可能となる。

（５）実施の形態５
本発明の実施の形態５のＤＲＡＭは、図１に示したＤＲＡＭ１００と同様の構成を有する。

図９は、本発明の実施の形態５によるＤＲＡＭ内の内部クロック信号生成回路１０００の構成を示すブロック図である。

図９を参照して、内部クロック信号生成回路１０００は、クロック発生回路１１００と、遷移検出回路１００４，１００５と、ＮＡＮＤ回路１００６と、インバータ１００７と、１ショットパルス発生回路１００８とを備える。

図１０は、図９に示したクロック発生回路１１００の構成を示すブロック図である。
図１０を参照して、クロック発生回路１１００は、１／２分周回路１１０１と、内部クロック信号生成回路３００ａと，３００ｂと、インバータ１１０３とを備える。

図１１は、図９および図１０に示した内部クロック信号生成回路１０００の出力信号を示すタイミングチャートである。

図９〜１０を参照して、１／２分周回路１１０１と内部クロック信号生成回路３００ａとにはクロック信号ＣＬＫｉが入力されている。１／２分周回路１１０１から出力されるクロック信号ＣＬＫｃは、内部クロック信号生成回路３００ａと、インバータ１１０３を介して内部クロック信号生成回路３００ｂとに入力されている。内部クロック信号生成回路３００ａから出力されるのが内部クロック信号ＣＬＫａであり、内部クロック信号生成回路３００ｂから出力されるのが内部クロック信号ＣＬＫｂである。この例では、内部クロック信号ＣＬＫａはクロック信号ＣＬＫｉの２倍の周期を有する。内部クロック信号ＣＬＫａと内部クロック信号ＣＬＫｂとは、位相がπずれている。

再び図９を参照して、内部クロック信号ＣＬＫａは、遷移検知回路１００４に入力され、内部クロック信号ＣＬＫｂは、遷移検知回路１００５に入力されている。遷移検出回路１００４，１００５の出力はともにＮＡＮＤ回路１００６に入力され、ＮＡＮＤ回路１００６の出力はインバータ１００７で反転され、１ショットパルス発生回路１００８に入力される。

各コラムサイクルの２サイクル前のクロックを基にして、２サイクル相当の遅延量を有する遅延設定をすることにより、ゼロ遅延クロックの生成が行われる。すなわち、
（１）コラム第ｎサイクルでは、このコラム第ｎサイクルの２サイクル前のサイクルであるコラム第（ｎ−２）サイクルのクロックの立上がりエッジからトリガされる動作によりゼロ遅延クロック（内部クロック信号ＣＬＫａ）の生成が行われる。

（２）コラム第（ｎ＋１）サイクルでは、（１）の場合と同様に、このコラム第（ｎ＋１）サイクルの２サイクル前のサイクルであるコラム第（ｎ−１）サイクルのクロックの立上がりエッジからトリガされる動作によりゼロ遅延クロック（内部クロック信号ＣＬＫｂ）の生成が行われる。

そして、（１）で説明した内部クロック信号ＣＬＫａは遷移検出回路１００４に入力され、ＬレベルからＨレベルに立上がったクロックエッジが検出される。同様に、（２）で説明した内部クロック信号ＣＬＫｂは遷移検出回路１００５に入力され、ＬレベルからＨレベルに立上がったクロックエッジが検出される。この検出結果により、ＮＡＮＤ回路１００６とインバータ１００７で内部クロック信号ＣＬＫａ，ＣＬＫｂのいずれか一方が立上がるとき、１ショットパルス発生回路１００８の出力から内部クロック信号ＣＬＫ１が出力される。

内部クロック信号ＣＬＫａが出力される遅延系統と、内部クロック信号ＣＬＫｂが出力される遅延系統とは、繰返し、交互に動作するので、内部クロック信号ＣＬＫａと内部クロック信号ＣＬＫｂとを発生するための許容時間は従来の２倍となり、クロック信号ＣＬＫｉのサンプリングを行って最適な遅延を有する内部クロックを生成するための許容時間が従来の２倍になる。よって、クロック周波数が高い場合であっても、制御性がよくなり、クロックのサンプリングを行って最適な遅延時間をセットするための許容時間が不足するのを防止することができる。

図１２は、２クロックサイクル毎にメモリアクセス動作が繰返される場合の内部クロック信号生成回路１３００の構成を示す回路図である。

図１２を参照して、内部クロック信号生成回路１３００は、１／２分周回路１１０１と、内部クロック信号生成回路３００とを備える。

図１３は、図１２に示した内部クロック信号生成回路３００の出力信号ＣＬＫ１を示すタイミングチャートである。

図１２および図１３を参照して、クロック信号ＣＬＫｉのクロックサイクルＣ１，Ｃ３，…の立上がりエッジに応答して、２倍の周期を有する内部クロック信号ＣＬＫ１が生成される。

したがって、２クロックサイクル毎にメモリアクセス動作が繰返される場合、内部クロック信号生成回路３００において、クロック信号ＣＬＫｉのサンプリングを行って最適な遅延を有する内部クロック信号ＣＬＫ１を生成するための許容時間が従来の２倍になるので、クロック周波数が高い場合であっても、制御性がよくなり、クロックのサンプリングを行って最適な遅延時間をセットするための許容時間が不足するのを防止することができる。よって、有効にクロック周期のサンプリングを行い、内部クロック信号ＣＬＫ１を生成することが可能となる。

以上のように、本発明の実施の形態５のＤＲＡＭ１０００によれば、クロック信号ＣＬＫ１の周波数が高い場合であっても、クロック信号ＣＬＫｉのサンプリングを行なう時間が十分とれるので所定の遅延にセットする動作が１サイクル内で終わり、動作周波数が制限されない。

（６）実施の形態６
本発明の実施の形態６のＤＲＡＭは、図１に示したＤＲＡＭ１００と同様の構成を有し、複数のバンクを備えている場合に、これらの複数のバンク毎に内部クロック信号生成回路を設け、各バンクを独立に制御することにより、バンクシリアル動作と組合わせて、制御性のよいメモリ制御系を得るものである。

図１４は、本発明の実施の形態６によるＤＲＡＭ内のメモリセル周辺部１５００の構成を示すブロック図である。簡単のため、バンクが２つ備えられている場合を示す。

図１４を参照して、メモリセル周辺部１５００は、バンクＢＫ０，ＢＫ１と、内部クロック信号生成回路３００ａ，３００ｂと、スイッチング部１５０１とを備える。

バンクＢＫ０，ＢＫ１に対応して、それぞれ内部クロック信号生成回路３００ａ，３００ｂが設けられ、各バンクが独立に制御される。スイッチング部１５０１は、バンクＢＫ０，ＢＫ１の出力ノードのうちいずれか一つと、データ出力ピンＤＱ（出力データＤｏｕｔ）とを選択的に接続する。

図１５は、図１４に示したメモリセル周辺部１５００の動作を示すタイミングチャートである。

図１４および図１５を参照して、バンクアドレスＢＡがＨレベルのときバンクＢＡ０が選択されデータ出力Ｄ０ｉ（ｉ＝１，２，…）が行われ、バンクアドレスＢＡがＬレベルのときバンクＢＡ１が選択されデータ出力Ｄ１ｉ（ｉ＝１，２，…）が行われる。

（１）交互に複数のバンクをアクセスするＤＲＡＭ、特にシンクロナスＤＲＡＭなどにおいて、各コラムサイクルの２サイクル前のクロックを基に２サイクル相当の遅延量を設定して、ゼロ遅延クロックの生成が行われる。これにより、クロック信号ＣＬＫｉのサンプリングを行って、内部クロック信号の最適な遅延量をセットする動作のための許容時間が従来の２倍となる。よって、サンプリングを行って、最適な遅延量をセットするための時間が不足するのを解消することができる。

（２）バンクＢＫ０へのアクセスであるコラム第ｎサイクルでは、このコラム第ｎサイクルの２サイクル前であるコラム第（ｎ−２）サイクルのクロックの立上がりエッジに応答して、ゼロ遅延クロックが生成される。また、バンクＢＫ１へのアクセスであるコラム第（ｎ＋１）サイクルでは、（１）の場合と同様に、このコラム第（ｎ＋１）サイクルの２サイクル前のコラム第（ｎ−１）サイクルのクロックの立上がり時に応答して、前クロックサイクルの立下がり後、ゼロ遅延クロックが生成される。そして、これらの動作が交互に繰り返される。

したがって、シンクロナスＤＲＡＭなどが複数のバンクを備え、それら複数のバンクによりバンクシリアル交互動作が行われる場合、各バンク毎のチップ内のクロック信号遅延量を調節できるので、有効にクロック信号ＣＬＫｉのクロック周期のサンプリングを行ない、内部クロック信号を生成することができる。

以上のように、本発明の実施の形態６のＤＲＡＭによれば、複数のバンクを備えた制御性のよいメモリ制御系を実現することが可能となる。

（７）実施の形態７
本発明の実施の形態７のＤＲＡＭは、図１に示したＤＲＡＭ１００と同様の構成を有し、内部クロック信号生成回路３００で生成される内部クロック信号ＣＬＫ１のクロック周期の限界に対応したものである。

図１６は、本発明の実施の形態７によるＤＲＡＭ内の内部クロック信号生成回路１７００を示す回路図である。

図１６を参照して、内部クロック信号生成回路１７００は、遅延回路６１４と、マルチプレクサ部６１１と、遅延比較・遅延調整回路６１３と、遅延模擬回路６１５と、τｌｉｍｉｔ遅延回路と、クロックおよびデータ出力バッファ１７０１，１７０３とを備える。マルチプレクサ部６１１は、タップ６０１〜６０ｎを備える。

図１７は、図１６に示した内部クロック信号生成回路１７００におけるクロック信号ＣＬＫｉが高周波数である時の内部クロック信号ＣＬＫ１を示すタイミングチャートである。図１８は、図１７に示した内部クロック信号生成回路１７００におけるクロック信号ＣＬＫｉが低周波数である時の内部クロック信号ＣＬＫ１を示すタイミングチャートである。

図１６〜１８を参照して、内部クロック信号生成回路１７００は、最大遅延量τｍａｘを用いて、内部クロック信号生成回路１７００で生成可能な最長のクロック周期の内部クロック信号ＣＬＫ１が生成されていると、図１６に示した内部クロック信号生成回路１７００において、検出信号Ｅｘｍ〜ＥｘｎのいずれかＨレベルになり、クロックおよびデータ出力バッファ１７０１，１７０３に入力される。検出信号Ｅｘｎが活性化されＨレベルであるとすると、クロックおよびデータ出力バッファ１７０１がオンし、クロック信号ＣＬＫｉが内部クロック信号ＣＬＫ１として外部に出力される。このとき、クロックおよびデータ出力バッファ１７０３はオフしている。

最大遅延量τｍａｘを用いずに内部クロック信号生成回路１７００で生成可能な最も高い周波数のクロック周期以外の内部クロック信号ＣＬＫ１が生成され、検出信号Ｅｘｎが活性化されておらずＬレベルであるとき、今度はクロックおよびデータ出力バッファ１７０３がオンし、遅延回路６１４の遅延段ノードＮ１〜Ｎ（ｍ−１）のうちのいずれかから出力されたクロックが内部クロック信号ＣＬＫ１として外部に出力される。このとき、クロックおよびデータ出力バッファ１７０１はオフしている。つまり、内部クロック信号生成回路による内部クロック信号ＣＬＫ１の生成時、最大遅延量τｍａｘを用いて生成された内部クロック信号と、クロック信号ＣＬＫｉとが比較され、クロック周波数の低い方が内部クロック信号ＣＬＫ１として出力される。

よって、内部クロック信号生成回路１７００の動作は外部クロックの周波数に応じて自動的に切換えられ、高クロック周波数時であって、かつ、τｃｌｋ（クロック信号ＣＬＫｉのクロック周期）＜τｍａｘであれば、通常どおり、内部クロック信号生成回路で内部クロック信号ＣＬＫ１が生成されて出力される。低クロック周波数時であって、かつ、τｃｌｋ＞τｍａｘであれば、クロック信号ＣＬＫｉが内部クロック信号ＣＬＫ１として出力される。そして、外部クロック信号ｅｘｔ．ＣＬＫに同期したデータ出力動作が行われる。実使用状態では、低周波数領域では内部クロック信号生成回路によるゼロ遅延クロック生成の必要は少なく、このように構成しても、実質的にメモリアクセス動作に支障はない。

以上のように、本発明の実施の形態７によるＤＲＡＭによれば、クロック信号ＣＬＫ１の周波数が低い（クロック周期が長い）場合であっても、有効に内部クロック信号ＣＬＫ１を生成することが可能となる。

（８）実施の形態８
一般にＤＲＡＭに入力される外部クロック信号ｅｘｔ．ＣＬＫ（クロック信号ＣＬＫｉ）のクロック周波数は予め分かっている。そのことを利用して、実施の形態８のＤＲＡＭは、実施の形態７のＤＲＡＭに加えて、チップ動作設定時に、概略のクロック周波数情報を設定する。それにより、大体の遅延量およびその可変量を設定しておき、設定後の実動作状態で、外部から入力された外部クロック信号を基に内部遅延を再設定し、内部クロック信号の生成を行う。生成された内部クロック信号の遅延量が可変範囲を外れた場合は、クロック信号に同期したクロック生成が行われる。

したがって、前サイクルでのクロック信号のサンプリングは必ずしも必要ではなくなり、第１サイクルでは設定周波数相当の遅延量により内部クロック信号ＣＬＫ１が生成され、また、外部クロック信号が非常に低周波数となった場合にも有効に対応できる。さらに、同様の方法により、外部クロック信号の高周波数側の限界（上限周期τｌｉｍｉｔ）を設定するようにしてもよい。τｃｌｋ＞τｌｉｍｉｔのとき、クロック信号ＣＬＫｉを基に内部クロック信号ＣＬＫ１が生成される。τｃｌｋ＜τｌｉｍｉｔのとき、通常どおり、内部クロック信号生成回路により内部クロック信号が生成される。

以上のように、本発明の実施の形態８によるＤＲＡＭによれば、外部クロック信号のクロック周波数に対応して、内部クロック信号が生成可能となる。

（９）実施の形態９
本発明の実施の形態９のＤＲＡＭは、図１に示したＤＲＡＭ１００と同様の構成を有する。

図１９は、本発明の実施の形態９のＤＲＡＭ内の内部クロック信号生成回路２０００を示す回路図である。

図１９を参照して、内部クロック信号生成回路２０００は、インバータＩＮＶ１，ＩＮＶ２と、タップ（ＮＭＯＳトランジスタ）６０１，６０２，…と、キャパシタＣＰ１，ＣＰ２，…とを備える。

遅延回路において、インバータＩＮＶ１，ＩＮＶ２は直列に接続され、インバータＩＮＶ１の出力ノード（遅延段ノードＮ１）には、タップ（ＮＭＯＳトランジスタ）６０１，６０２，…の一方のソース・ドレイン電極が接続されている。タップ（ＮＭＯＳトランジスタ）６０１，６０２，…の他方のソース・ドレイン電極には、それぞれキャパシタＣＰ１，ＣＰ２，…の一方電極が、ゲート電極には、それぞれ遅延制御信号φ１，φ２，…が与えられている。キャパシタＣＰ１，ＣＰ２，…の他方電極は接地されている。

遅延制御信号φ１，φ２，…のうちのいくつかをＬレベルまたはＨレベルにすることにより、タップ（ＮＭＯＳトランジスタ）６０１，６０２，…のうち、対応するＮＭＯＳトランジスタのみオンするので、遅延量を調節することができる。このとき、キャパシタＣＰ１，ＣＰ２，…の静電容量が等しければ、Ｈレベルの遅延調節信号φ１，φ２，…の数に応じて遅延量をデジタル的に変化させることができる。キャパシタＣＰ１，ＣＰ２，…の静電容量がＣＰ１＜ＣＰ２＜ＣＰ３，…であれば、遅延調節信号φ１，φ２，…のいずれか一つをオンすることにより、デジタル的に遅延量を調節することができる。よって、遅延量の設定記憶や制御などがし易い。

図２０は、本発明の実施の形態９によるＤＲＡＭ内の内部クロック信号生成回路２１００を示す回路図である。

図２０を参照して、内部クロック信号生成回路２１００は、図１９に示した内部クロック信号生成回路２０００を連続的に接続したものである。遅延調節信号φ１ｉ，φ２ｉ（ｉ＝１，２，…）により遅延量をデジタル的に調整することができる。このようにすれば、タップ付遅延線に適用させることができる。

以上のように、本発明の実施の形態９のＤＲＡＭによれば、タップ付の遅延回路の代わりに、より簡単な構成の、デジタル制御可能な遅延回路を含む内部クロック信号生成回路を実現することが可能となる。

このような構成の回路は、リフレッシュタイマや発進回路などにも適用することができる。

（１０）実施の形態１０
本発明の実施の形態１０のＤＲＡＭは、図１に示したＤＲＡＭ１００と同様の構成を有する。

図２１は、本発明の実施の形態１０によるＤＲＡＭ内の内部クロック信号生成回路２２００を示す回路図である。この例は、前述のようなタップ付遅延回路の代わりに、より簡単な構成でデジタル制御可能な遅延回路の他の例を示したものである。

図２１を参照して、内部クロック信号生成回路２０００は、インバータＩＮＶ１，ＩＮＶ２と、ｐ型ＭＯＳキャパシタｐＭＣ１と、ｎ型ＭＯＳキャパシタｎＭＣ１とを備える。

インバータＩＮＶ１の出力ノードには、エンハンスメント型のｐ型ＭＯＳキャパシタｐＭＣ１、およびエンハンスメント型のｎ型ＭＯＳキャパシタｎＭＣ１のゲート電極が接続されている。エンハンスメント型のｐ型ＭＯＳキャパシタｐＭＣ１の対抗電極には遅延調整信号φ１が入力されている。エンハンスメント型のｎ型ＭＯＳキャパシタｎＭＣ１の対抗電極には遅延調整信号φ２が入力されている。

エンハンスメント型のｐ型ＭＯＳキャパシタｐＭＣ１、およびエンハンスメント型のｎ型ＭＯＳｎキャパシタＭＣ１は、いずれもしきい値を越える電圧が印加された時のみＭＯＳキャパシタとして動作する。しきい値を越えない電圧が印加された場合は、キャパシタンスは小さいままである。したがって、遅延は以下のようになる。

（１）φ１＝Ｌ，φ２＝Ｈのとき、遅延は最小。
（２）φ１＝Ｈ，φ２＝Ｌのとき、遅延は最大。

（３）φ１＝Ｌ，φ２＝Ｌ、およびφ１＝Ｈ，φ２＝Ｈのとき、遅延は（１），（２）の場合の中間。

よって、（１）〜（３）に示すように遅延調整信号φ１〜φ３を入力すれば、遅延量をデジタル的に調整することができるので、遅延量の設定記憶や制御などがし易い。

図２２は、本発明の実施の形態１０によるＤＲＡＭ内の内部クロック信号生成回路２３００を示す回路図である。

内部クロック信号生成回路２３００は、図２１に示したのと同様なエンハンスメント型のｐ型ＭＯＳキャパシタｐＭＣ２，ｐＭＣ３，…、およびエンハンスメント型のｎ型ＭＯＳｎキャパシタＭＣ２，ｎＭＣ３，…とを連続的に接続したものである。遅延調節信号φ１ｉ，φ２ｉ（ｉ＝１，２，…）により遅延量をデジタル的に調整することができる。こうすることにより、さらに遅延量を細かく調整することが可能となる。

図２３は、本発明の実施の形態１０によるＤＲＡＭ内の内部クロック信号生成回路２４００を示す回路図である。

図２３を参照して、内部クロック信号生成回路２４００において、遅延回路２４１４は、図２１に示した内部クロック信号生成回路２２００を連続的に接続したものである。遅延調節信号φ１ｉ，φ２ｉ（ｉ＝１，２，…）により遅延量をデジタル的に調整することができる。こうすれば、タップ付遅延線に適用させることができる。

以上のように、本発明の実施の形態１０のＤＲＡＭによれば、タップ付の遅延回路の代わりに、より簡単な構成の、デジタル制御可能な遅延回路を含む内部クロック信号生成回路を実現することが可能となる。

このような構成の回路は、リフレッシュタイマや発進回路などにも適用することができる。

本発明の実施の形態１によるＤＲＡＭの構成を示すブロック図である。 図１に示したクロック生成回路を示す回路図である。 図１に示したＤＲＡＭにおけるチップ制御方法を示すタイミングチャートである。 図１に示したＤＲＡＭにおけるチップ制御方法を示すタイミングチャートである。 本発明の実施の形態２によるＤＲＡＭにおけるクロック生成回路１０６内の構成を示す回路図であり、（ａ）は、最適クロック生成回路を示す回路図であり、（ｂ）は、内部クロック信号生成回路を示す回路図である。 本発明の実施の形態３のＤＲＡＭにおけるチップ制御方法の第１の例を示すタイミングチャートである。 本発明の実施の形態３のＤＲＡＭにおけるチップ制御方法の第２の例を示すタイミングチャートである。 本発明の実施の形態４のＤＲＡＭにおけるチップ制御方法を示すタイミングチャートである。 本発明の実施の形態５によるＤＲＡＭ内の内部クロック信号生成回路の構成を示すブロック図である。 図９に示したクロック発生回路の構成を示すブロック図である。 図９および図１０に示した内部クロック信号生成回路の出力信号を示すタイミングチャートである。 ２クロックサイクル毎にメモリアクセス動作が繰返される場合の内部クロック信号生成回路の構成を示すブロック図である。 図１２に示した内部クロック信号生成回路の出力信号ＣＬＫ１を示すタイミングチャートである。 本発明の実施の形態６によるＤＲＡＭ内のメモリセル周辺部の構成を示すブロック図である。 図１４に示したメモリセル周辺部の動作を示すタイミングチャートである。 本発明の実施の形態７によるＤＲＡＭ内の内部クロック信号生成回路を示す回路図である。 図１６に示した内部クロック信号生成回路におけるクロック信号ＣＬＫｉが高周波数である時の内部クロック信号を示すタイミングチャートである。 図１７に示した内部クロック信号生成回路におけるクロック信号ＣＬＫｉが低周波数である時の内部クロック信号を示すタイミングチャートである。 本発明の実施の形態９のＤＲＡＭ内の内部クロック信号生成回路を示す回路図である。 本発明の実施の形態９によるＤＲＡＭ内の内部クロック信号生成回路を示す回路図である。 本発明の実施の形態１０によるＤＲＡＭ内の内部クロック信号生成回路を示す回路図である。 本発明の実施の形態１０によるＤＲＡＭ内の内部クロック信号生成回路を示す回路図である。 本発明の実施の形態１０によるＤＲＡＭ内の内部クロック信号生成回路を示す回路図である。 従来のＤＲＡＭの第１のチップ制御方法を示すタイミングチャートである。 図２４に示した場合よりも、さらにクロックサイクルが短くなった場合のチップ制御方法を示すタイミングチャートである。 従来のＤＲＡＭの第２のチップ制御方法を示すタイミングチャートである。 図２５に示した動作を実現するためのシンクロナスＤＲＡＭ全体におけるクロック制御方法を示すタイミングチャートである。 図２５に示した動作を実現するためのシンクロナスＤＲＡＭ全体におけるクロック制御方法を示すタイミングチャートである。 図２６に示した内部クロック信号を生成する内部クロック生成回路を示すブロック図である。 従来の内部クロック信号生成回路の他の例を示す回路図である。

符号の説明

１００ ＤＲＡＭ、１０１ メモリセルアレイ、１０６ クロック生成回路、１０７ データ入力バッファ、１０８ データ出力バッファ、３００，３００ａ，３００ｂ，１０００，１７００，２０００，２１００，２２００，２３００，２４００ 内部クロック信号生成回路、５００ 最適クロック生成回路、１１００ クロック発生回路、１１０１ １／２分周回路、１００４，１００５ 遷移検出回路、ＢＡ０，ＢＡ１ バンク、１５０１ スイッチング部、ＩＮＶ１，ＩＮＶ２，… インバータ、ＣＬＫｉ クロック信号、ＣＬＫ１，ＣＬＫ２，ＣＬＫａ，ＣＬＫｂ 内部クロック信号。

Claims (4)

1. ロウアクセス動作およびコラムアクセス動作を行う半導体記憶装置であって、
   データを記憶するメモリセルと、
   外部からの外部クロック信号をサンプリングし、それを遅延して内部クロック信号を生成する内部クロック信号生成手段と、
   前記内部クロック信号のレベルの変化に応答して、前記外部クロック信号のクロックで、前記コラムアクセス時に前記メモリセルから前記データを出力するデータ出力手段とを備え、
   前記内部クロック信号生成手段は、前記ロウアクセス動作期間中に前記サンプリングを行う、半導体記憶装置。
2. 前記内部クロック信号生成手段は、
   外部から入力された前記外部クロック信号を遅延する複数の論理回路と、
   所定のレベルの信号に応答してオン／オフする複数のスイッチング手段と、
   各々が、前記複数のスイッチング手段のうちの対応する一つを介して前記複数の論理回路のうちの対応する一つの出力ノードに接続された複数のキャパシタとを備えた、請求項１に記載の半導体記憶装置。
3. 前記複数のキャパシタの各々は、互いに異なる容量を有する、請求項２に記載の半導体記憶装置。
4. 前記内部クロック信号生成手段は、
   外部から入力された前記外部クロック信号を遅延する複数の論理回路と、
   各々のゲート電極が前記複数の論理回路のうちの対応する一つの出力ノードに接続され、対抗電極に制御信号が入力され前記制御信号のレベルに応じてオン／オフする少なくとも一つのＭＯＳキャパシタとを備えた、請求項１に記載の半導体記憶装置。

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