JP2005038546A - 半導体記憶装置 - Google Patents
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Abstract
【課題】 出力バッファの電流駆動能力の調整によらず、安定したデータ出力タイミングの保持が可能な半導体記憶装置を提供する。
【解決手段】 クロック遅延調整回路43Aに配される遅延調整ユニットDCUi(iは0〜3の整数)において、駆動能力切替え信号DRV<i>が「H」のときには、トランスファゲートTibが閉状態となり、入力信号は遅延ユニットDUiの遅延量だけ遅延される。駆動能力切替え信号DRV<i>が「L」のときには、トランスファゲートTiaが閉状態となり、入力信号は、遅延されずに出力される。出力バッファの電流駆動能力が低いときには、「L」レベルの駆動能力切替え信号DRV<i>によって、出力用クロック信号CLKQの遅延量は小さくなる。電流駆動能力が高いときには、「H」レベルの駆動能力切替え信号DRV<i>によって、出力用クロック信号CLKQの遅延量は大きくなる。
【選択図】 図11
【解決手段】 クロック遅延調整回路43Aに配される遅延調整ユニットDCUi(iは0〜3の整数)において、駆動能力切替え信号DRV<i>が「H」のときには、トランスファゲートTibが閉状態となり、入力信号は遅延ユニットDUiの遅延量だけ遅延される。駆動能力切替え信号DRV<i>が「L」のときには、トランスファゲートTiaが閉状態となり、入力信号は、遅延されずに出力される。出力バッファの電流駆動能力が低いときには、「L」レベルの駆動能力切替え信号DRV<i>によって、出力用クロック信号CLKQの遅延量は小さくなる。電流駆動能力が高いときには、「H」レベルの駆動能力切替え信号DRV<i>によって、出力用クロック信号CLKQの遅延量は大きくなる。
【選択図】 図11
Description
この発明は、半導体記憶装置に関し、より特定的には、同期型半導体記憶装置のデータ信号の出力タイミングに関する。
CPU(中央演算処理装置)の著しい高速化に応じて、主記憶装置に対する高速化の要求が強いことから、外部クロック信号に同期して高速なデータ入出力動作が可能な同期型半導体記憶装置(SDRAM:Synchronous Dynamic Random Access Memory)が開発され、実用化されている。
このSDRAMにおいては、内部にクロック発生回路を備え、外部クロック信号に同期した内部クロック信号をクロック発生回路によって生成し、SDRAMの内部回路は、この内部クロック信号を用いて制御されるのが一般的である。クロック発生回路は、DLL(Delay Locked Loop)回路などで構成され、外部クロック信号に対して、一定の遅延量を有する内部クロック信号を生成する。
したがって、SDRAMと外部とのデータ信号のやり取りにおいて、データ信号の出力を制御する出力バッファにおいても、データ出力タイミングは、この一定の遅延量を有する内部クロック信号を用いて制御される。
さらに、SDRAMにおいては、高速データ転送を実現するために、動作周波数が高いときには、データ信号を受ける後段の回路等による出力負荷を駆動する出力バッファの電流駆動能力を大きく設定する。電流駆動能力の設定は、出力バッファを構成するトランジスタのトランジスタサイズを大きくすることにより行なわれる。
一方、動作周波数が低いときには、出力バッファの電流駆動能力が大きいままでは、出力負荷に対する充放電が過剰となり、オーバーシュートまたはアンダーシュートを伴なう急激な電圧変化を引き起こすこととなる。よって、この場合は、出力バッファのトランジスタサイズを小さくして、電流駆動能力の抑制が図られる(例えば、特許文献1,2参照)。
特開平10−308096号公報
特開2003−85974号公報
しかしながら、上記のように、出力バッファの電流駆動能力が、動作周波数に応じて調整されるのに対して、データ出力タイミングを決める内部クロック信号は、クロック発生回路によって常に一定の遅延量に制御されている。
このため、一定の出力負荷に対して、出力バッファの電流駆動能力を大きくしたときには、出力ノードの電圧変化が迅速に行なわれ、データ出力タイミングを内部クロック信号に精度良く同期させることができるのに対して、出力バッファの電流駆動能力を小さくしたときには、出力ノードの電圧変化が緩やかとなって、データ出力タイミングが内部クロック信号からずれてしまうこととなる。
外部クロック信号の活性化から主記憶装置のデータ出力タイミングまでの時間は、マイクロプロセッサ等に内蔵されるメモリコアの動作遅延時間(アクセスタイム)と称して、通常、高速性を示す1つのスペックとして、データシートに規定されている。したがって、出力バッファの駆動能力を調整することによってアクセスタイムが変動することは、製品の信頼性を損なう大きな問題となる。
それゆえ、この発明の目的は、出力バッファにおける電流駆動能力の調整によらず、安定したデータ出力タイミングの保持が可能な半導体記憶装置を提供することである。
この発明にかかる半導体記憶装置によれば、外部クロック信号に同期してデータを入出力する半導体記憶装置であって、行列状に配置された複数のメモリセルを有するメモリセルアレイと、外部クロック信号を所定の遅延量だけ遅延して、内部クロック信号を生成するクロック発生回路と、内部クロック信号に同期して、メモリセルアレイから読出されたデータ信号を出力ノードに出力するデータ出力回路とを備える。データ出力回路は、各々が、第1のレベルに対応する電圧と出力ノードとの間に互いに並列に結合されて、制御ノードを有する複数の第1電流駆動部と、各々が、第2のレベルに対応する電圧と前記出力ノードとの間に互いに並列に結合されて、制御ノードを有する複数の第2電流駆動部と、出力ノードへの電流駆動能力を所望のレベルに制御する駆動能力切替え信号の生成手段とを含み、各複数の第1電流駆動部は、対応する制御ノードに受ける駆動能力切替え信号に応じて、第1のレベルに対応する電圧と前記出力ノードとの間に電流経路を形成し、各複数の第2電流駆動部は、対応する制御ノードに受ける駆動能力切替え信号に応じて、第2のレベルに対応する電圧と前記出力ノードとの間に電流経路を形成する。クロック発生回路は、外部クロック信号を所定の遅延量だけ遅延して内部クロック信号を生成する遅延回路と、駆動能力切替え信号に応じて遅延回路の遅延量を設定する遅延調整回路とを含む。
本発明の半導体記憶装置によれば、同期型半導体記憶装置の出力バッファにおいて、出力ドライバトランジスタの電流駆動能力を変化させる際に、その電流駆動能力に応じて出力ドライバトランジスタが活性化するタイミングを調整することにより、データ出力タイミングを一定に保つことができる。
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
実施の形態1.
図1は、この発明の実施の形態1に従う同期型半導体記憶装置の全体構成を示す概略ブロック図である。
図1は、この発明の実施の形態1に従う同期型半導体記憶装置の全体構成を示す概略ブロック図である。
図1を参照して、同期型半導体記憶装置100は、各々が、行列状に配置された複数のメモリセルを有し、独立して動作が可能なメモリアレイバンクMB#0〜MB#3と、内部制御コマンドに応答して全体動作を制御する制御回路10と、複数の動作モードにそれぞれ対応する複数の設定パラメータを記憶するモードレジスタ20と、アドレスバッファ30と、クロックバッファ40と、制御信号バッファ50と、出力バッファ60と、入力バッファ70とを備える。なお、以下において、メモリアレイバンクMB#0〜MB#3を総称するときには、符号MBを用いる。
同期型半導体記憶装置100は、さらに、メモリアレイバンクMBと出力バッファ60および入力バッファ70との間に配設されるデータバス対DB0,ZDB0と、制御回路10とメモリアレイバンクMBとの間に配設されるデータバスDB1とを備える。
データバス線ZDB0は、データバス線DB0と相補なデータバスを示す。メモリアレイブロックMBからデータバス対DB0,ZDB0に読出されたデータは、出力バッファ60へ伝達される。一方、入力バッファ70からデータバス対DB0,ZDB0に書込まれたデータは、メモリアレイバンクMBへ伝達される。
データバス線DB1は、制御回路10とメモリアレイバンクMBとの間に配設され、制御回路10からの内部制御信号をメモリアレイバンクMBへと伝達する。
モードレジスタ20は、外部から指示されたモードレジスタセットコマンドMRSに対応して、同期型半導体記憶装置100における複数の動作モードのそれぞれに対応する設定パラメータを保持する。モードレジスタ20に保持された設定パラメータに応じて、レイテンシ設定やバースト動作等に関する設定が実行される。
クロックバッファ40は、クロック端子48,49を介して、外部クロック信号CLKとクロックイネーブル信号CKEとを受けて、内部クロック信号を発生し、制御信号バッファ50、アドレスバッファ30および制御回路10へ出力する。このとき、外部クロック信号CLKに対して所定の遅延量を有する内部クロック信号は、出力用クロック信号CLKQとして、出力バッファ60に供給される。
制御信号バッファ50は、クロックバッファ40から受ける内部クロック信号に同期して、制御信号端子51〜55に入力される、チップセレクト信号/CS、ロウアドレスストロー部信号/RAS、コラムアドレスストローブ信号/CAS、ライトイネーブル信号/WEおよびDQMU/Lを取込んでラッチし、それぞれに対応する内部制御信号を制御回路10へ出力する。
アドレスバッファ30は、クロックバッファ40から受ける内部クロック信号に同期して、アドレス端子31,32に入力されるアドレス信号A0〜A12とバンクアドレス信号BA0,BA1とを取込んでラッチし、内部アドレス信号を生成して、制御回路10に伝達する。
制御回路10は、制御信号バッファ50から受ける内部制御信号に基づいて内部制御コマンドを発生する。制御回路10は、発生した内部制御コマンドをロウデコーダ、コラムデコーダおよびプリアンプ&ライトアンプ(いずれも図示せず)に出力し、各回路の動作を制御する。これによって、メモリアレイバンクMBに対するデータ信号DQ0〜DQ15の読出および書込が行なわれる。
入力バッファ70は、データ書込時において、クロックバッファ40から受ける内部クロック信号に同期して、データ入出力端子80を介して外部から入力されたデータ信号を受ける。
出力バッファ60は、クロックバッファ40から受ける出力用クロック信号CLKQに同期して動作し、データ読出時において、データバス線DBに伝達される読出データを、データ信号DQ0〜DQ15としてデータ入出力端子80に出力する。
図2は、図1に示す出力バッファ60の構成を示すブロック図である。
図2を参照して、出力バッファ60は、データバス対DB0,ZDB0によって伝達されたデータ信号を増幅するリードアンプ61と、増幅されたデータ信号をデータ入出力端子80に出力するデータ出力回路62とからなる。
リードアンプ61は、図1のクロックバッファ40から与えられる出力用クロック信号CLKQに同期して、データバス対DB0,ZDB0によって伝達されたデータ信号を差動増幅して信号RDAMP,ZRDAMPを生成し、データ出力回路62へ出力する。
データ出力回路62は、信号RDAMP,ZRDAMPを、出力用クロック信号CLKQに同期して出力データ信号DQとして、図示しないデータ入出力端子80から出力する。
図3(a)は、図2に示すリードアンプ61の構成を示す回路図である。
図3(a)を参照して、リードアンプ61は、リードアンプ活性化信号ZRDAEに応答して、データバスDB0,ZDB0をそれぞれノードND1,ND2に接続するNチャネルMOSトランジスタN60,N61と、活性化時、ノードND1およびノードND2上の信号を差動増幅して信号RDAMP,ZRDAMPを生成するクロスカップル型増幅器XAと、リードアンプ活性化信号ZRDAEの活性化時、クロスカップル型増幅器XAに電源電圧Vddを供給するPチャネルMOSトランジスタP62と、リードアンプ活性化信号RDAEの活性化時、クロスカップル型増幅器XAに接地電圧GNDを供給するNチャネルMOSトランジスタN62とを含む。
リードアンプ61は、さらに、データ出力イネーブル信号ZOEとリードアンプイコライズ指示信号EQとの論理和の演算結果を出力する2入力NOR回路G61と、2入力NOR回路G61の出力信号をインバータI61を介して受けると、ノードND3,ND4を接地電位GNDにプリチャージするNチャネルMOSトランジスタN63,N64とを含む。
図3(b)は、図3(a)に示すリードアンプ61に配され、各制御信号を発生する部分の構成を示す回路図である。
図3(b)を参照して、リードアンプ活性化信号RDAEは、出力用クロック信号CLKQとデータ出力イネーブル信号ZOEとに基づいて生成される。
出力用クロック信号CLKQは、2入力NOR回路G1の第1の入力ノードに入力されるとともに、インバータI1〜I4からなる遅延段を介して、2入力NOR回路G1の第2の入力ノードに入力される。2入力NOR回路G1は、これらの2入力の論理和の演算結果を出力する。
2入力NOR回路G2は、2入力NOR回路G1の出力信号を第1の入力ノードに受け、データ出力イネーブル信号ZOEを第2の入力ノードに受ける。リードアンプ活性化信号RDAEは、これらの論理和の演算結果として生成される。リードアンプ活性化信号ZRDAEは、インバータI9を介して生成される。
さらに、出力用クロック信号CLKQは、インバータI5〜I8からなる遅延段を介して2入力NOR回路G3の第1の入力ノードに入力されるとともに、インバータI5〜I8からなる遅延段とインバータI31〜I35からなる遅延段とを介して、2入力NOR回路G3の第2の入力ノードに入力される。リードアンプイコライズ指示信号EQは、これらの論理和の演算結果として生成される。
次に、図3(a)に示すリードアンプ61の動作について説明する。
データ書込時およびプリチャージ時においては、データ出力イネーブル信号ZOEは「H」(論理ハイ)レベルであり、図3(b)の制御信号発生部の2入力NOR回路G2は、出力用クロック信号CLKQによらず、「L」(論理ロー)レベルのリードアンプ活性化信号RDAEを出力する。これに伴ない、インバータI9を介して「H」レベルのリードアンプ活性化信号ZRDAEが生成される。
また、「H」レベルのデータ出力イネーブル信号ZOEに応答して、インバータI61の出力信号は「H」レベルとなる。
図3(a)のリードアンプでは、「H」レベルのリードアンプ活性化信号ZRDAEに応じてNチャネルMOSトランジスタN60,N61が導通状態となり、ノードND1,ND2は、データバスDB,ZDBにそれぞれ結合される。また、インバータI61からの「H」レベルの出力信号に応じてNチャネルMOSトランジスタN63,N64が導通状態となり、ノードND3,ND4は、接地電圧GNDレベルにプリチャージされる。さらに、「H」レベルのリードアンプ活性化信号ZRDAEと「L」レベルのリードアンプ活性化信号RDAEに応答して、PチャネルMOSトランジスタP62およびNチャネルMOSトランジスタN62は、いずれも非導通状態となり、クロスカップル型増幅器XAは非活性化状態となる。
データ読出サイクルが始まると、データ出力イネーブル信号ZOEが「L」レベルとなる。図3(b)の制御信号発生部では、2入力NOR回路G2において、出力用クロック信号CLKQに基づいて生成される2入力NOR回路G1の出力信号に応じて「H」レベルと「L」レベルとの間を遷移する、リードアンプ活性化信号RDAE,ZRDAEが生成される。また、2入力NOR回路G3において、リードアンプ活性化信号ZRDAEが「H」レベルとなるタイミングで「H」レベルとなり、一定期間後に「L」レベルとなるリードアンプイコライズ指示信号EQが生成される。
リードアンプ61では、リードアンプ活性化信号ZRDAEが「H」レベルとなると、NチャネルMOSトランジスタN60,N61が導通状態となり、データバスDB,ZDBとノードND1,ND2とは電気的に結合する。このとき、リードアンプイコライズ指示信号EQも「H」レベルとなり、NチャネルMOSトランジスタN63,N64を導通状態として、ノードND3,ND4を接地電圧GNDレベルに保持する。
さらに、一定期間後にリードアンプイコライズ指示信号EQが「L」レベルとなると、NチャネルMOSトランジスタN63,N64が非導通状態となり、ノードND3,ND4に対するプリチャージ動作が完了する。これにより、ノードND1,ND2には、データバスDB,ZDBに伝達される読出データが転送される。ノードND1,ND2は、転送データに応じた電位に駆動される。
次に、リードアンプ活性化信号ZRDAEが「L」レベルとなり、リードアンプ活性化信号RADEが「H」レベルとなると、NチャネルMOSトランジスタN60,N61が非導通状態となり、ノードND1,ND2とデータバスDB,ZDBとを電気的に分離する。クロスカップル型増幅器XAは、PチャネルMOSトランジスタP62およびNチャネルMOSトランジスタN62により電源電圧Vddおよび接地電圧GNDを供給されて、ノードND1,ND2上のデータを差動増幅する。ノードND1には、データバスDBを介して伝達される読出データが転送され、ノードND2には、データバスZDBを介して伝達される参照データが転送される。したがって、ノードND1,ND2の電位を差動増幅することにより、読出データの極性弁別を行なうことができる。さらに、データバスDBから転送された読出データは、信号RDAMPとして、図2のデータ出力回路62へ伝達される。データバスZDBから転送された参照データは、信号RDAMPと相補の信号ZDRAMPとして、データ出力回路62へ伝達される。
図4(a)は、図2に示すデータ出力回路62の構成を示す回路図である。
図4(a)を参照して、データ出力回路62は、出力ドライバトランジスタとして、電源ノードVddと出力データ信号DQの出力ノードND62との間に並列に接続されるPチャネルMOSトランジスタP0〜P3と、出力ノードND61と接地ノードGNDとの間に並列に接続されるNチャネルMOSトランジスタN0〜N3とを備える。
データ出力回路62は、さらに、リードアンプ61からの信号RDAMP,ZRDAMPを出力ドライバトランジスタに伝達する2入力NAND回路GU0〜GU3,GD0〜GD3と、インバータIU4〜IU6,ID1〜ID6とを備える。
PチャネルMOSトランジスタP0〜P3は、ゲートに2入力NAND回路GU0〜GU3の出力信号をそれぞれ受ける。
NチャネルMOSトランジスタN0〜N3は、ゲートに2入力NAND回路GD0〜GD3の出力信号を、インバータID0〜ID3を介してそれぞれ受ける。
2入力NAND回路GU0〜GU3は、第1の入力ノードに、インバータIU4,IU5を介して信号RDAMPを受け、第2の入力ノードに、出力ドライバトランジスタの電流駆動能力切替え信号(以下、駆動能力切替え信号とも称する)DRV<3:0>(=DRV<3>〜DRV<0>)を受けると、これらの2入力信号の論理積の演算結果を出力する。
2入力NAND回路GD0〜GD3は、第1の入力ノードに、インバータID4,ID5を介して信号ZRDAMPを受け、第2の入力ノードに、駆動能力切替え信号DRV<3:0>を受けると、これらの2入力信号の論理積の演算結果を出力する。
信号RDAMPを2入力NAND回路GU0〜GU3の第1の入力ノードに伝達するインバータIU4,IU6において、インバータIU4は、クロック信号CKDの立上りに同期して入力信号を反転して出力し、インバータIU6は、クロック信号CKDの立下りに同期して、入力信号を反転して出力する。
さらに、インバータIU5とインバータIU6とは、一方の入力ノードが他方の出力ノードに接続されており、クロック信号CKDの立下りのタイミングにおいて、ラッチ回路を構成する。
したがって、信号RDAMPは、クロック信号CKDの立下りに応答して、ラッチ回路に保持され、クロック信号CKDの立上りに応答して、2入力NAND回路GU0〜GU3の第1の入力ノードにそれぞれ出力される。
信号ZRDAMPを2入力NAND回路GD0〜GD3の第1の入力ノードに伝達するインバータID4,ID6においても同様に、インバータID4は、クロック信号CKDの立上りに同期して入力信号を反転して出力し、インバータID4は、クロック信号CKDの立下りに同期して、入力信号を反転して出力する。
さらに、インバータID5とインバータID6とは、クロック信号CKDの立下りのタイミングにおいて、ラッチ回路を構成する。
したがって、信号ZRDAMPは、クロック信号CKDの立下りに応答して、ラッチ回路に保持され、クロック信号CKDの立上りに応答して、2入力NAND回路GD0〜GD3の第1の入力ノードにそれぞれ出力される。
図4(b)は、図4(a)のデータ出力回路62に配され、出力タイミングを制御するクロック信号CKDを生成する部分の構成の一例を示す図である。
図4(b)を参照して、クロック信号CKDは、出力用クロック信号CLKQが、直列接続されたインバータI26〜I29からなる遅延段を介して出力される信号である。遅延段は、直結する2個のインバータを1つの遅延ユニットDUとして、複数の遅延ユニットを構成する。これにより、クロック信号CKDは、出力クロック信号CLKQに対して、遅延ユニットの単位遅延量とユニット数とで決まる所定の遅延量だけ遅延された信号となる。さらに、クロック信号CKDと相補のクロック信号ZCKDは、クロック信号CKDを受けるインバータI30により生成される。
再び図4(a)を参照して、信号RDAMPは、インバータIU4,IU5を介して2入力NAND回路GU0〜GU3に入力されると、駆動能力切替え信号DRV<3:0>の各々との論理積の演算結果に応じて、「H」または「L」の2値の論理を有する4つの信号に変換される。これらの4つの信号は、PチャネルMOSトランジスタP0〜P3のゲートにそれぞれ入力される。PチャネルMOSトランジスタP0〜P3は、対応する信号の論理に応答して、導通/非導通状態に駆動される。導通状態となったPチャネルMOSトランジスタは、電源ノードVddと出力ノードND62との間に電流経路を形成する。このとき形成される電流経路の電流量、すなわち出力ドライバトランジスタの電流駆動能力は、導通されるPチャネルMOSトランジスタの数で決まるトランジスタサイズに対応する。
信号ZRDAMPにおいても同様に、インバータID4,ID5を介して2入力NAND回路GD0〜GD3に入力されると、駆動能力切替え信号DRV<3:0>の各々との論理積の演算結果に応じて、「H」または「L」の2値の論理を有する4つの信号に変換され、インバータID0〜ID3を介して、NチャネルMOSトランジスタN0〜N3のゲートにそれぞれ入力される。NチャネルMOSトランジスタN0〜N3は、対応する信号の論理に応答して、導通/非導通状態に駆動される。導通状態となったNチャネルMOSトランジスタは、接地ノードGNDと出力ノードND62との間に電流経路を形成する。このとき形成される電流経路の電流量、すなわち出力ドライバトランジスタの電流駆動能力は、導通されるNチャネルMOSトランジスタの数で決まるトランジスタサイズに対応する。
ここで、出力ドライバトランジスタの電流駆動能力を調整する駆動能力切替え信号DRV<3:0>について詳細に説明する。
出力ドライバトランジスタは、先述のように、電源ノードVddと出力ノードND62との間に並列に接続された複数個のPチャネルMOSトランジスタP0〜P3と、出力ノードND62と接地ノードGNDとの間に並列に接続された複数個のNチャネルMOSトランジスタN0〜N3で構成される。これらのMOSトランジスタは、2入力NAND回路GU0〜GU3,GD0〜GD3からの出力信号に応じて選択的に導通状態に駆動される。
このとき、導通されるMOSトランジスタ数を増減させて、総ゲート幅を調整することにより、出力データ信号を「H」レベルにプルアップする、または「L」レベルにプルダウンする電流駆動能力を調整することができる。例えば、本実施の形態においては、導通されるMOSトランジスタ数は、最小1個から最大4個までの4段階に設定可能である。これにより、導通されるMOSトランジスタ数が最小である1個のときと最大である4個のときでは、電流駆動能力には4倍の差が生じることとなる。
2入力NAND回路GU0〜GU3,GD0〜GD3の出力信号は、駆動能力切替え信号DRV<3:0>によって、その論理レベルが決定される。駆動能力切替え信号DRV<3:0>は、以下に示すように、駆動能力設定用ヒューズ回路に配されたヒューズ素子の切断によって、所望の電流駆動能力となるように予め設定される。
図5(a)は、駆動能力設定用ヒューズ回路の構成を示す回路図である。
図5(a)を参照して、駆動能力設定用ヒューズ回路は、電源ノードVddと接地ノードGNDとの間に直列に接続されるヒューズ素子FUSE0および電流源S0と、電源ノードVddと接地ノードGNDとの間に直列に接続されるヒューズ素子FUSE1および電流源S1とからなるプログラム部63a,63bと、インバータI64a〜I66aおよびインバータI64b〜I66bからなるラッチ部64a,64bと、2入力NOR回路G65、2入力NAND回路G66およびインバータI67〜I72からなるデコーダ部65とを有する。なお、電流源S0,S1については、消費電流を抑えるために、低電流のものが配される。
プログラム部63aは、プログラムの入力の有無に応じて、不揮発的に導通状態もしくは非導通状態のいすれか一方に設定される。ヒューズ素子FUSE0にプログラム入力が与えらないとき、すなわちレーザーブロー入力による切断がなされないときには、プログラム部63aは、導通状態となる。一方、ヒューズ素子FUSE0にプログラム入力が与えられたとき、すなわちレーザーブロー入力によって切断がなされたときには、プログラム部63aは、不揮発的に非導通状態となる。
プログラム部63bにおいても同様に、ヒューズ素子FUSE1にレーザーブロー入力による切断が与えられないときには導通状態に設定され、レーザーブロー入力による切断が与えられたときには不揮発的に非導通状態に設定される。
プログラム部63a,63bが導通状態のときには、出力ノードの電位は、それぞれ「H」レベルに設定される。一方、プログラム部63a,63bが非導通状態のときには、出力ノードの電位は、それぞれ「L」レベルに設定される。出力ノードの電位は、対応するラッチ部64a,64bへ伝達される。
ラッチ部64aは、一方の出力ノードが他方の入力ノードに結合されるインバータI64a,I65aと、インバータI64aの出力を反転して出力するインバータI66aとを有する。したがって、プログラム部63aの出力電位は、ラッチ部64aで保持され、インバータI66aの出力ノードからデコーダ部65へ伝達される。
ラッチ部64bにおいても同様に、一方の出力ノードが他方の入力ノードに結合されるインバータI64b,I65bと、インバータI64bの出力を反転して出力するインバータI66bとを有する。したがって、出力ノードの電位は、ラッチ部64bで保持され、インバータI66bの出力ノードからデコーダ部65へ伝達される。
デコーダ部65は、ラッチ部64a,64bを介して入力される電位をデコードして、駆動能力切替え信号DRV<3:0>を生成する。
駆動能力切替え信号DRV<0>は、電源ノードVddに直列に接続されるインバータI67,I68により生成される。
2入力NOR回路G65は、ラッチ部64aの出力電位とラッチ部64bの出力電位との論理和の演算結果を出力する。2入力NOR回路G65の出力信号を受けるインバータI69により、駆動能力切替え信号DRV<1>が生成される。
インバータI70は、ラッチ部64bの出力電位を反転して出力する。インバータI70の出力信号を受けるインバータI71により、駆動能力切替え信号DRV<2>が生成される。
2入力NAND回路G66は、ラッチ部64aの出力電位とラッチ部64bの出力電位との論理積の演算結果を出力する。2入力NAND回路G66の出力信号を受けるインバータI72により、駆動能力切替え信号DRV<3>が生成される。
図5(b)は、駆動能力設定用ヒューズ回路において生成される駆動能力切替え信号DRV<3:0>を示す真理値表である。
図5(b)を参照して、プログラム部63a,63bのヒューズ素子FUSE0,FUSE1へのレーザーブロー入力の有/無、すなわちヒューズ素子FUSE0,FUSE1の切断/未切断によって、4パターンの駆動能力切替え信号DRV<3:0>が生成される。駆動能力切替え信号DRV<3:0>のパターンに応じた数の出力ドライバトランジスタが導通状態となり、電流駆動能力が決定される。なお、真理値表において、ヒューズ素子が切断されているときを”1”とし、未切断のときを”0”とする。
詳細には、ヒューズ素子FUSE0,FUSE1がともに切断されているときには、駆動能力切替え信号DRV<3:0>(=DRV<0>〜DRV<3>)は「H,L,L,L」に設定される。駆動能力切替え信号DRV<3:0>は、図4のデータ出力回路62に入力される。
再び図4を参照して、データ出力回路62において、2入力NAND回路GU0〜GU3に駆動能力切替え信号DRV<3:0>がそれぞれ入力される。2入力NAND回路GU0〜GU3は、クロック信号CKDに同期して、対応する駆動能力切替え信号DRV<3:0>と信号RDAMPとの論理積の演算結果を出力する。
信号RDAMPが「H」レベルのとき、すなわち、読出しデータが「H」レベルのときには、2入力NAND回路GU0〜GU3からは「L,H,H,H」の信号が出力される。PチャネルMOSトランジスタP0〜P3は、ゲートに「L,H,H,H」の信号を受けると、PチャネルMOSトランジスタP0のみが導通状態となり、電源ノードVddと出力ノードND62との間に電流経路を形成する。
信号ZRDAMPが「H」のとき、すなわち、読出しデータが「L」レベルのときには、2入力NAND回路GD0〜GD3からは「H,L,L,L」の信号が出力される。NチャネルMOSトランジスタN0〜N3は、ゲートに「H,L,L,L」の信号を受けると、NチャネルMOSトランジスタN0のみが導通状態となり、接地ノードGNDと出力ノードND62との間に電流経路を形成する。
以上の結果より、このときの出力ドライバトランジスタの電流駆動能力は、”1倍”に設定される。
次に、ヒューズ素子FUSE0が未切断であって、ヒューズ素子FUSE1が切断されているときには、駆動能力切替え信号DRV<3:0>は、「H,H,L,L」に設定される。
データ出力回路62において、信号RDAMPが「H」レベル(読出しデータが「H」レベルに相当)のときには、クロック信号CKDに同期して、2入力NAND回路GU0〜GU3の出力ノードからは、「L,L,H,H」の信号が出力される。PチャネルMOSトランジスタP0〜P3は、ゲートに「L,L,H,H」の信号を受けると、PチャネルMOSトランジスタP0,P1が導通状態となり、電源ノードVddと出力ノードND62との間に電流経路を形成する。
信号ZRDAMPが「H」レベル(読出しデータが「L」レベルに相当)のときには、クロック信号CKDに同期して、2入力NAND回路GD0〜GD3の出力ノードからは、「H,H,L,L」の信号が出力される。NチャネルMOSトランジスタN0〜N3は、ゲートに「H,H,L,L」の信号を受けると、NチャネルMOSトランジスタN0,N1が導通状態となり、接地ノードGNDと出力ノードND62との間に電流経路を形成する。
したがって、この場合は、出力ドライバトランジスタの電流駆動能力は、”2倍”に設定される。
さらに、ヒューズ素子FUSE0が未切断であって、ヒューズ素子FUSE1が切断されているときには、駆動能力切替え信号DRV<3:0>は、「H,H,H,L」に設定される。
データ出力回路62において、信号RDAMPが「H」レベルのときには、2入力NAND回路GU0〜GU3の出力ノードからは、クロック信号CKDに同期して、「L,L,L,H」の信号が出力される。PチャネルMOSトランジスタP0〜P3は、ゲートに「L,L,L,H」の信号を受けると、PチャネルMOSトランジスタP0,P1,P2が導通状態となり、電源ノードVddと出力ノードND62との間に電流経路を形成する。
信号ZRDAMPが「H」レベルのときには、クロック信号CKDに同期して、2入力NAND回路GD0〜GD3の出力ノードからは、「H,H,H,L」の信号が出力される。NチャネルMOSトランジスタN0〜N3は、ゲートに「H,H,H,L」の信号を受けると、NチャネルMOSトランジスタN0,N1,N2が導通状態となり、接地ノードGNDと出力ノードND62との間に電流経路を形成する。
したがって、この場合の出力ドライバトランジスタの電流駆動能力は、”3倍”に設定される。
最後に、ヒューズ素子FUSE0,FUSE1のいずれもが未切断のときには、駆動能力切替え信号DRV<3:0>は、「H,H,H,H」に設定される。
データ出力回路62において、信号RDAMP「H」レベルのときには、クロック信号CKDに同期して、2入力NAND回路GU0〜GU3の出力ノードからは、「L,L,L,L」の信号が出力される。PチャネルMOSトランジスタP0〜P3は、ゲートに「L,L,L,L」の信号を受けると、PチャネルMOSトランジスタP0〜P3がすべて導通状態となり、電源ノードVddと出力ノードND62との間に電流経路を形成する。
信号ZRDAMPが「H」レベルのときには、クロック信号CKDに同期して、2入力NAND回路GD0〜GD3の出力ノードからは、「H,H,H,H」の信号が出力される。NチャネルMOSトランジスタN0〜N3は、ゲートに「H,H,H,H」の信号を受けると、NチャネルMOSトランジスタN0〜N3がすべて導通状態となり、接地ノードGNDと出力ノードND62との間に電流経路を形成する。
したがって、この場合の出力ドライバトランジスタの電流駆動能力は、”4倍”に設定される。
以上のように、駆動能力設定用ヒューズ回路のヒューズ素子FUSE0,FUSE1の切断/未切断を設定することにより、出力ドライバトランジスタの駆動能力は1倍から4倍までに調整することができる。動作周波数に応じて電流駆動能力を調整することによって、低速動作から高速動作にまで対応することが可能となる。
図6は、以上の構成からなる同期型半導体記憶装置100におけるデータ読出時の動作波形を示す図である。
図6を参照して、所定の周期で動作する外部クロック信号CLKが入力されると、クロックバッファ40において、外部クロック信号CLKを所定の遅延量だけ遅延させた出力用クロック信号CLKQが生成され、出力バッファ60に供給される。クロック信号CLKQ0は、後述するように、クロックバッファ60の内部で中間に生成されるクロック信号である。
出力バッファ60のデータ出力回路62では、図4(b)に示すように、出力用クロック信号CLKQをさらに所定の遅延量だけ遅延させて、クロック信号CKDが生成される。データ出力回路62は、クロック信号CKDに同期して、データ入出力端子80に出力データ信号DQを出力する。
さらに、出力バッファ60のリードアンプ61では、出力用クロック信号CLKQに基づいて、所定の期間「H」レベルとなるリードアンプイコライズ指示信号EQが生成される。また、出力用クロック信号CLKQとデータ出力イネーブル信号ZOEとに基づいて、リードアンプ活性化信号RDAE,ZRDAEが生成される。
したがって、図6に示すように、同期型半導体記憶装置100は、データ出力イネーブル信号ZOEが「L」レベルに活性化され、リードアンプイコライズ指示信号EQが「H」レベルから「L」レベルとなるタイミングでプリチャージ動作を完了する。
さらに、リードアンプ活性化信号ZRDAEが「H」レベルとなると、データバスDB,ZDBを伝達する読出データが、信号RDAMP,ZRDAMPとして、リードアンプ61内のクロスカップル型増幅器XAへと転送される。
リードアンプ活性化信号ZRDAEが「L」レベルとなると、クロスカップル型増幅器XAは、転送データを差動増幅する。これにより、信号RDAMP,ZRDAMPが読出データに対応して、「H」または「L」レベルに駆動され、データ出力回路62へ伝達される。
データ出力回路62は、信号RDAMP,ZRDAMPを受けると、クロック信号CKDの立上りに同期して、データ入出力端子80に出力データ信号DQを出力する。したがって、図6に示すように、出力データ信号DQは、クロック信号CLKに対して、一定時間tACの遅延をもって出力されることとなる。
ここで、データ出力回路62の出力タイミングを決めるクロック信号CKDは、先述のように、クロックバッファ40において、外部クロック信号CLKに所定の遅延量を与えた出力用クロック信号CLKQに基づいて生成される。
従来の同期型半導体記憶装置では、このクロック信号CLKQの遅延量は、クロックバッファに配された遅延ユニットのユニット数によって一義的に決まる時間に固定されるのが一般的であった。そのため、データ出力回路62において、出力ドライバトランジスタの電流駆動能力を上記のように調整したときに、出力データ信号DQの出力タイミングに”ずれ”が生じるという問題が起きていた。
以下においては、最初に、従来の同期型半導体記憶装置に用いられるクロックバッファの一般的な回路構成を示し、出力ドライバトランジスタの電流駆動能力とデータ出力タイミングとの相関から上記の問題点について説明する。続いて、この問題点を解決するために今回提案するクロックバッファについて詳述する。
図7は、一般的なクロックバッファの構成を示す機能ブロック図である。
図7を参照して、クロックバッファは、クロック信号CLKを受けるクロック入力バッファ41と、外部クロック信号CLKに一定の遅延量を与えるクロック遅延回路42とからなる。
図8は、図7に示すクロック入力バッファ41の構成を示す回路図である。
図8を参照して、クロック入力バッファ41は、電源ノードVddと接地ノードGNDとの間に直列に接続されるPチャネルMOSトランジスタP41およびNチャネルMOSトランジスタN41と、インバータI41とを有する。
PチャネルMOSトランジスタP41とNチャネルMOSトランジスタN41とは、CMOSインバータを構成し、ゲートに外部クロック信号CLKを受けると、外部クロック信号CLKの反転信号を出力する。インバータI41は、外部クロック信号CLKの反転信号をさらに反転したクロック信号CLKQ0を出力する。
図9は、図7に示すクロック遅延回路42の構成を示す図である。
図9を参照して、クロック遅延回路42は、入力ノードと出力ノードとの間に直列に結合される偶数個のインバータI10〜I25からなる。インバータI10〜I25は、2個のインバータを1つの遅延ユニットDUとして、複数の遅延ユニットを構成する。
本構成において、クロック入力バッファ41から出力されるクロック信号CLKQ0は、遅延ユニット当りの単位遅延量とユニット数との積に相当する遅延量(固定値)だけ遅延され、出力用クロック信号CLKQとして出力される。
すなわち、従来の同期型半導体記憶装置においては、クロックバッファにおいて、外部クロック信号CLKに対して、常に一定の遅延量を有する出力用クロック信号CLKQが生成されて出力される。
図10は、図7に示すクロックバッファを搭載する従来の同期型半導体記憶装置におけるデータ読出時の動作波形を示す図である。
外部クロック信号CLKを一定の遅延量だけ遅延させた出力用クロック信号CLKQは、図4のデータ出力回路62において、さらに一定の遅延量だけ遅延されたクロック信号CKDに変換される。
図10に示すように、このクロック信号CKDの立上りを出力タイミングとして、出力データ信号DQがデータ入出力端子80から出力される。クロック信号CKDに正確に同期していれば、出力タイミングは、外部クロック信号CLKに対して、遅延時間tACだけ遅れたタイミングとなる。
ここで、データ出力回路62において、出力ドライバトランジスタの電流駆動能力を1倍から4倍まで変化させると、出力タイミングには、クロック信号CKDに対する”ずれ”が発生する。この”ずれ”は、電流駆動能力が低いほど大きく、出力タイミングは、遅延時間tACよりもさらに遅れたタイミングとなってしまう。
通常、外部クロック信号CLKの活性化から出力タイミングまでの遅延時間tACは、マイクロプロセッサの高速性を表わすスペックとして、データシートにおいて規定される。したがって、データ出力回路62の電流駆動能力を変化させることによって、出力タイミングにばらつきが生じることは、製品の信頼性の点で大きな問題となる。
そこで、本実施の形態では、かかる問題を解決して、電流駆動能力に依らず一定の出力タイミングでデータ出力が可能な同期型半導体記憶装置を提案する。
図11は、実施の形態1に従う同期型半導体記憶装置のクロックバッファ40に含まれるクロック遅延調整回路43Aの構成を示す回路図である。なお、本実施の形態に従うクロック調整遅延回路43Aは、図9の従来のクロック遅延回路42において、遅延ユニット数によって一義的に決定されていた遅延量を、出力ドライバトランジスタの電流駆動能力の変化に応じて可変とすることを特徴とする。
図11を参照して、クロック遅延調整回路43Aは、入力ノードと出力ノードとの間に直列に結合された複数のインバータI10〜I23を含む。
インバータI10〜I23は、2個のインバータを1つの遅延ユニットDUとして、複数の遅延ユニットDUを構成する。図示しないクロック入力バッファ41からのクロック信号CLKQ0は、活性状態となった遅延ユニットの数によって決まる遅延量だけ遅延され、出力用クロック信号CLKQとして出力される。
クロック遅延調整回路43Aは、さらに、遅延ユニットDU0〜DU3における遅延量を調整する遅延調整ユニットDCU0〜DCU3を含む。
遅延調整ユニットDCU0は、ノードND00とノードND01との間に結合されるトランスファゲートT0aと、ノードND00とノードND01との間に直列に結合される遅延ユニットDU0およびトランスファゲートT0bとを有する。
トランスファゲートT0a,T0bは、駆動能力切替え信号DRV<0>,ZDRV<0>に応答して、相補的に閉状態となり、ノードND00上の信号をノードND01へと伝達する。なお、駆動能力切替え信号ZDRV<3:0>は、駆動能力切替え信号DRV<3:0>を受けるインバータI43により生成され、DRV<3:0>と相補の信号である。
駆動能力切替え信号DRV<0>が「H」レベルのときには、トランスファゲートT0bが閉状態となり、ノードND00上の信号を遅延ユニットDU0を介してノードND01へ伝達する。一方、駆動能力切替え信号DRV<0>が「L」レベルのときには、トランスファゲートT0aが閉状態となり、ノードND00上の信号をそのままノードND01へ伝達する。すなわち、駆動能力切替え信号DRV<0>が「H」レベルのときには、ノードND00に伝達されるクロック信号CLKQ0は、遅延ユニットDU0の遅延量だけ遅延されて、次の遅延調整ユニットDCU1に伝達される。一方、駆動能力切替え信号DRV<0>が「L」レベルのときには、ノードND00に伝達されるクロック信号CLKQ0は、遅延されずに次の遅延調整ユニットDCU1に伝達される。
遅延調整ユニットDCU1は、ノードND10とノードND11との間に結合されるトランスファゲートT1aと、ノードND10とノードND11との間に直列に結合される遅延ユニットDU1およびトランスファゲートT1bとを有する。トランスファゲートT1a,T1bは、駆動能力切替え信号DRV<1>,ZDRV<1>に応答して、相補的に閉状態となり、ノードND10上の信号をノードND11へと伝達する。
駆動能力切替え信号DRV<1>が「H」レベルのときには、ノードND10に伝達されるクロック信号CLKQ0は、遅延ユニットDU1の単位遅延量だけ遅延されて、次の遅延調整ユニットDCU2に伝達される。一方、駆動能力切替え信号DRV<1>が「L」レベルのときには、ノードND10に伝達されるクロック信号CLKQ0は、遅延されずに次の遅延調整ユニットDCU2に伝達される。
遅延調整ユニットDCU2は、ノードND20とノードND21との間に結合されるトランスファゲートT2aと、ノードND20とノードND21との間に直列に結合される遅延ユニットDU2およびトランスファゲートT2bとを有する。トランスファゲートT2a,T2bは、駆動能力切替え信号DRV<2>,ZDRV<2>に応答して、相補的に閉状態となり、ノードND20上の信号をノードND21へと伝達する。
駆動能力切替え信号DRV<2>が「H」レベルのときには、ノードND20に伝達されるクロック信号CLKQ0は、遅延ユニットDU2の単位遅延量だけ遅延されて、次の遅延調整ユニットDCU3に伝達される。一方、駆動能力切替え信号DRV<2>が「L」レベルのときには、ノードND20に伝達されるクロック信号CLKQ0は、遅延されずに次の遅延調整ユニットDCU3に伝達される。
遅延調整ユニットDCU3は、ノードND30とノードND31との間に結合されるトランスファゲートT3aと、ノードND30とノードND31との間に直列に結合される遅延ユニットDU3およびトランスファゲートT3bとを有する。トランスファゲートT3a,T3bは、駆動能力切替え信号DRV<3>,ZDRV<3>に応答して、相補的に閉状態となり、ノードND30上の信号をノードND31へと伝達する。
駆動能力切替え信号DRV<3>が「H」レベルのときには、ノードND30に伝達されるクロック信号CLKQ0は、遅延ユニットDU3の単位遅延量だけ遅延されて、クロック遅延調整回路の出力ノードに伝達され、出力用クロック信号CLKQとして出力される。一方、駆動能力切替え信号DRV<3>が「L」レベルのときには、ノードND30に伝達されるクロック信号CLKQ0は、遅延されずに出力ノードに伝達され、出力用クロック信号CLKQとして出力される。
以上のように、遅延調整ユニットDCU0〜DCU3の各々は、駆動能力切替え信号DRV<3:0>に応じて、クロック信号CLKQ0に、対応する遅延ユニットDU0〜DU3の遅延量を与える。
この結果、電流駆動能力が低いときには、「L」レベルの駆動能力切替え信号DRV<i>(iは0〜3の整数)が与えられる遅延調整ユニットDCUiにおいては、クロック信号CLKQ0は遅延されないことから、出力用クロック信号CLKQの遅延量は小さくなる。
一方、電流駆動能力が高いときには、「H」レベルの駆動能力切替え信号DRV<i>が与えられる遅延調整ユニットDCUiにおいて、クロック信号CLKQ0は遅延されることから、出力用クロック信号CLKQの遅延量は大きくなる。
このように、本実施の形態によれば、出力ドライバトランジスタの電流駆動能力に応じて、出力用クロック信号CLKQの活性化のタイミングを調整することができる。
図12は、この発明の実施の形態1に従う同期型半導体記憶装置100におけるデータ読出時の動作波形を示す図である。
先述のように、クロック信号CLKを遅延して生成される出力用クロック信号CLKQは、出力ドライバトランジスタの電流駆動能力に応じて、その遅延量を調整することができる。
出力データ信号DQの出力タイミングを決めるクロック信号CKDは、図12に示すように、この出力用クロック信号CLKQによって、電流駆動能力に応じて異なる遅延量を有する。詳細には、電流駆動能力が1倍のときには、遅延量が最も少なく、電流駆動能力が4倍のときには、遅延量が最も多い。
データ出力回路62は、このクロック信号CKDに応答して、データ信号DQを出力する。例えば、出力ドライバトランジスタの電流駆動能力が1倍のときには、クロック信号CKDに対して遅延が発生するが、調整されたクロック信号CKDによって、遅延量の発生が補償されるため、出力タイミングのクロック信号CLKに対する遅延時間tACに”ずれ”が生じない。
出力ドライバトランジスタの電流駆動能力が4倍のときにおいても、遅延量を調整されたクロック信号CKDによって、出力タイミングは、遅延時間tACに調整される。
この結果、出力ドライバトランジスタが活性化するタイミングは、電流駆動能力に応じて変化するので、電流駆動能力が変化してもデータ出力タイミングは一定に保たれる。
以上のように、この発明の実施の形態1によれば、出力ドライバトランジスタの電流駆動能力を変化させるときに、その電流駆動能力に応じて出力ドライバトランジスタが活性化するタイミングを調整することにより、データ信号の出力タイミングを一定に保つことができる。
実施の形態2.
実施の形態1では、出力ドライバトランジスタが活性化するタイミングを調整することにより、出力ドライバトランジスタの電流駆動能力の大小に起因するデータ出力タイミングのずれを補償する手段について提案した。この構成は、出力ドライバトランジスタの電流駆動能力に依存しない一定のデータ出力タイミングを保持できるという点で有効である。
実施の形態1では、出力ドライバトランジスタが活性化するタイミングを調整することにより、出力ドライバトランジスタの電流駆動能力の大小に起因するデータ出力タイミングのずれを補償する手段について提案した。この構成は、出力ドライバトランジスタの電流駆動能力に依存しない一定のデータ出力タイミングを保持できるという点で有効である。
一方、出力データ信号DQの出力負荷が電流駆動能力に応じた大きさであれば、データ出力タイミングの変動は小さくなる。この場合は、出力用クロック信号CLKQのタイミング調整を必要としない。
そこで、本実施の形態では、実施の形態1のクロック遅延調整回路43Aに、出力用クロック信号CLKQのタイミング調整を行なうか否かの選択機能が付加された構成について提案する。
なお、本実施の形態に従う同期型半導体記憶装置の構成は、以下に示すクロック遅延調整回路43Bを除いて、図1に示す実施の形態1の構成と同様であるため、重複する部分についての詳細な説明は繰り返さない。
図13(a)は、この発明の実施の形態2に従う同期型半導体記憶装置のクロックバッファ40に含まれるクロック遅延調整回路43Bの構成を示す図である。
図13(a)を参照して、クロック遅延調整回路43Bは、入力ノードと出力ノードとの間に直列に結合された複数のインバータI10〜I23を含む。
インバータI10〜I23は、2個のインバータを1つの遅延ユニットDUとして、複数の遅延ユニットを構成する。図示しないクロック入力バッファ41からのクロック信号CLKQ0は、活性状態となった遅延ユニットDUの数によって決まる遅延量だけ遅延され、出力用クロック信号CLKQとして出力される。
クロック遅延調整回路43Bは、さらに、遅延ユニットDU0〜DU3における遅延量を調整する遅延調整ユニットDCU0〜DCU3を含む。
遅延調整ユニットDCU0は、ノードND00とノードND01との間に結合されるトランスファゲートT0aと、ノードND00とノードND10との間に直列に結合される遅延ユニットDU0およびトランスファゲートT0bとを有する。
トランスファゲートT0a,T0bは、駆動能力切替え選択信号DRVL<0>,ZDRVL<0>に応答して、相補的に閉状態となり、ノードND00上の信号をノードND01へと伝達する。なお、駆動能力切替え選択信号ZDRVL<3:0>は、駆動能力切替え選択信号DRVL<3:0>を受けるインバータ(図示せず)により生成され、DRVL<3:0>と相補の信号である。
駆動能力切替え選択信号DRVL<0>が「H」レベルのときには、トランスファゲートT0bが閉状態となり、ノードND00上の信号を遅延ユニットDU0を介してノードND01へ伝達する。一方、駆動能力切替え選択信号DRVL<0>が「L」レベルのときには、トランスファゲートT0aが閉状態となり、ノードND00上の信号をそのままノードND01へ伝達する。すなわち、駆動能力切替え選択信号DRV<0>が「H」レベルのときには、ノードND00に伝達されるクロック信号CLKQ0は、遅延ユニットDU0の単位遅延量だけ遅延されて、次の遅延調整ユニットDCU1に伝達される。一方、駆動能力切替え選択信号DRVL<0>が「L」レベルのときには、ノードND00に伝達されるクロック信号CLKQ0は、遅延されずに次の遅延調整ユニットDCU1に伝達される。
遅延調整ユニットDCU1は、ノードND10とノードND11との間に結合されるトランスファゲートT1aと、ノードND10とノードND11との間に直列に結合される遅延ユニットDU1およびトランスファゲートT1bとを有する。トランスファゲートT1a,T1bは、駆動能力切替え選択信号DRVL<1>,ZDRVL<1>に応答して、相補的に閉状態となり、ノードND10上の信号をノードND11へと伝達する。
遅延調整ユニットDCU2は、ノードND20とノードND21との間に結合されるトランスファゲートT2aと、ノードND20とノードND21との間に直列に結合される遅延ユニットDU2およびトランスファゲートT2bとを有する。トランスファゲートT2a,T2bは、駆動能力切替え選択信号DRVL<2>,ZDRVL<2>に応答して、相補的に閉状態となり、ノードND20上の信号をノードND21へと伝達する。
遅延調整ユニットDCU3は、ノードND30とノードND31との間に結合されるトランスファゲートT3aと、ノードND30とノードND31との間に直列に結合される遅延ユニットDU3およびトランスファゲートT3bとを有する。トランスファゲートT3a,T3bは、駆動能力切替え選択信号DRVL<3>,ZDRVL<3>に応答して、相補的に閉状態となり、ノードND30上の信号をノードND31へと伝達する。
以上のように、本実施の形態のクロック遅延調整回路43Bは、図11に示す実施の形態1のクロック調整遅延回路43Aとは、基本的な構成を同一としており、遅延調整ユニットDCU0〜DCU3の各々における遅延量が、実施の形態1では、駆動能力切替え信号DRV<3:0>に応じて調整されるのに対して、本実施の形態では、駆動能力切替え選択信号DRVL<3:0>に応じて調整される点でのみ異なる。
ここで、駆動能力切替え選択信号DRVL<3:0>は、以下に示すように、駆動能力切替え信号DRV<3:0>と、出力用クロック信号CLKQのタイミング調整の要否を示す活性化信号ENBとに基づいて生成される信号である。
図13(b)は、図13(a)のクロック遅延調整回路43Bに配され、駆動能力切替え選択信号DRVL<3:0>を発生する部分の構成を示す図である。
図13(b)を参照して、駆動能力切替え選択信号発生部は、出力用クロック信号CLKQのタイミング調整を行なうか否かの情報を不揮発的に記憶するプログラム部44と、記憶されたプログラム情報を保持するラッチ部45と、プログラム情報と駆動能力切替え信号DRV<3:0>とから駆動能力切替え選択信号DRVL<3:0>を生成する信号生成部46とを有する。
プログラム部44は、電源ノードVddと接地ノードGNDとの間に直列に接続されるヒューズ素子FUSE2および電流源S2とからなる。なお、電流源S2は、消費電流低減のために、低電流のものが配される。
プログラム部44は、ヒューズ素子FUSE2にプログラム入力が与えらないとき、すなわちレーザーブロー入力による切断がなされないときには、導通状態となる。一方、ヒューズ素子FUSE0にプログラム入力が与えられたとき、すなわちレーザーブロー入力によって切断がなされたときには、プログラム部44は、不揮発的に非導通状態となる。
出力用クロック信号CLKQのタイミング調整を行なうときには、プログラム部44において、ヒューズ素子FUSE2は未切断とされる。これにより、プログラム部44が導通状態となり、出力電位は「H」レベルに設定される。
一方、出力用クロック信号CLKQのタイミング調整を行なわないときには、プログラム部44において、ヒューズ素子FUSE2は切断される。これにより、プログラム部44が非導通状態となり、出力電位は「L」レベルに設定される。
ラッチ部45は、一方の出力ノードが他方の入力ノードに結合されるインバータI45,I46と、インバータI45の出力を反転して出力するインバータI47とを有する。プログラム部44が出力する電位は、ラッチ部45で保持され、インバータI47の出力ノードから活性化信号ENBとして信号生成部46へ伝達される。すなわち、タイミング調整を行なうときには、「H」レベルの活性化信号ENBが生成され、タイミング調整を行なわないときには、「L」レベルの活性化信号ENBが生成される。
信号生成部46は、第1の入力ノードに活性化信号ENBを受け、第2の入力ノードに、インバータI48から出力される駆動能力切替え信号DRV<3:0>の反転信号を受ける2入力NAND回路G46を有する。
2入力NAND回路G46は、これらの2信号の論理積の演算結果から、駆動能力切替え選択信号DRVL<3:0>を生成する。活性化信号ENBが「H」レベルのとき、すなわちタイミング調整を行なうときには、駆動能力切替え選択信号DRVL<3:0>は、駆動能力切替え信号DRV<3:0>の論理に応じた信号となる。一方、活性化信号ENBが「L」レベルのとき、すなわちタイミング調整を行なわないときには、駆動能力切替え選択信号DRVL<3:0>は、駆動能力切替え信号DRV<3:0>の論理によらず、「H,H,H,H」の論理となる。
再び図13(a)を参照して、クロック調整遅延回路43Bは、図13(b)の信号生成部46で生成された駆動能力切替え選択信号DRVL<3:0>に応じて、遅延調整ユニットDCUの各々の遅延量を調整する。
タイミング調整を行なうときには、駆動能力切替え選択信号DRVL<3:0>は、駆動能力切替え信号DRV<3:0>に等しいことから、実施の形態1と同様に、電流駆動能力に応じた遅延量を有する出力用クロック信号CLKQが生成される。
一方、タイミング調整を行なわないときには、駆動能力切替え選択信号DRVL<3:0>は、駆動能力切替え信号DRV<3:0>の論理によらず、すべて「H」レベルとなることから、遅延調整ユニットDCU0〜DCU3での遅延量の調整は行なわれず、一定の遅延量を有する出力用クロック信号CLKQが生成される。
以上のように、この発明の実施の形態2に従えば、出力ドライバトランジスタの電流駆動能力に応じて、出力用クロック信号CLKQの活性化のタイミングを調整することができるとともに、製品レベルでの使用状況(出力負荷との整合性)に応じて、出力ドライバトランジスタの電流駆動能力調整時において、出力用クロック信号のタイミング調整を行なうかどうかの選択を行なうことが可能となる。
実施の形態3.
図14(a)は、この発明の実施の形態3に従う同期型半導体記憶装置のクロックバッファ40に含まれるクロック遅延調整回路43Cの構成を示す図である。
図14(a)は、この発明の実施の形態3に従う同期型半導体記憶装置のクロックバッファ40に含まれるクロック遅延調整回路43Cの構成を示す図である。
本実施の形態では、実施の形態2において提案した、出力用クロック信号CLKQのタイミング調整選択機能を有するクロック遅延調整回路43Bについて、第2の構成例を提案する。なお、実施の形態2と同様に、クロック遅延調整回路43C以外の回路構成は、実施の形態1で述べた構成と同様であるため、重複する部分についての詳細な説明は繰り返さない。
図14(a)を参照して、クロック遅延調整回路43Cは、入力ノードと出力ノードとの間に直列に結合された複数のインバータI10〜I23を含む。
インバータI10〜I23は、2個のインバータを1つの遅延ユニットDUとして、複数の遅延ユニットを構成する。図示しないクロッククロック入力バッファ41からのクロック信号CLKQ0は、遅延ユニット数によって決まる遅延量だけ遅延され、出力用クロック信号CLKQとして出力される。
クロック遅延調整回路43Cは、さらに、遅延ユニットDU0〜DU3における遅延量を調整する遅延調整ユニットDCU0〜DUC3を含む。
本実施の形態のクロック遅延調整回路43Cは、実施の形態2の図13(a)で説明したクロック遅延調整回路43Bと同じ構成であり、遅延調整ユニットDUC0〜DUC3は、対応する駆動能力切替え選択信号DRVL<3:0>によって、遅延量が調整される。
駆動能力切替え信号DRVL<3:0>についても、同様に、駆動能力切替え信号DRV<3:0>と、出力用クロック信号CLKQのタイミング調整の要否を示す活性化信号ENBとに基づいて生成される。本実施の形態では、この駆動能力切替え選択信号DRVL<3:0>を発生する部分の第2の構成例を提案する。
図14(b)は、図14(a)の駆動能力切替え選択信号DRVL<3:0>を発生する部分の構成を示す図である。
図14(b)を参照して、駆動能力切替え選択信号発生部は、半導体記憶装置外部から与えられるモードレジスタセットコマンドMRSによって、内部動作モードの設定の変更が可能なモードレジスタ20と、モードレジスタ20に格納され、モード設定に応じて出力される活性化信号ENBと、駆動能力切替え信号DRV<3:0>とに基づいて駆動能力切替え選択信号DRVL<3:0>を生成する信号生成部47とを有する。
モードレジスタ20は、外部から指示されたモードレジスタセットコマンドMRSに応じて、動作モードを特定するデータを格納する。このモードレジスタセットコマンドMRSを用いて、出力用クロック信号CLKQのタイミング調整動作を選択的に機能させる。詳細には、タイミング調整モードを選択するモードレジスタセットコマンドMRSを受けると、モードレジスタ20は、「H」レベルの活性化信号ENBを発生する。一方、タイミング調整モードを非選択とするモードレジスタセットコマンドMRSを受けると、モードレジスタ20は、「L」レベルの活性化信号ENBを発生する。
信号生成部47は、第1の入力ノードに、モードレジスタ20からの活性化信号ENBを受け、第2の入力ノードに、インバータI49から出力される駆動能力切替え信号DRV<3:0>の反転信号を受ける2入力NAND回路G47を有する。
2入力NAND回路G47は、これらの2信号の論理積の演算結果から、駆動能力切替え選択信号DRVL<3:0>を生成する。活性化信号ENBが「H」レベルのとき、すなわちタイミング調整を行なうときには、駆動能力切替え選択信号DRVL<3:0>は、駆動能力切替え信号DRV<3:0>の論理に応じた信号となる。一方、活性化信号ENBが「L」レベルのとき、すなわちタイミング調整を行なわないときには、駆動能力切替え選択信号DRVL<3:0>は、駆動能力切替え信号DRV<3:0>の論理によらず、「H,H,H,H」の論理となる。
再び図14(a)を参照して、クロック調整遅延回路43Cは、図14(b)の信号生成部47で生成された駆動能力切替え選択信号DRVL<3:0>に応じて、遅延調整ユニットDCU0〜DCU3の各々の遅延量を調整する。
タイミング調整を行なうときには、駆動能力切替え選択信号DRVL<3:0>は、駆動能力切替え信号DRV<3:0>に等しいことから、実施の形態1と同様に、電流駆動能力に応じた遅延量を有する出力用クロック信号CLKQが生成される。
一方、タイミング調整を行なわないときには、駆動能力切替え選択信号DRVL<3:0>は、駆動能力切替え信号DRV<3:0>の論理によらず、すべて「H」レベルとなることから、遅延調整ユニットDCU0〜DU3での遅延量の調整は行なわれず、一定の遅延量を有する出力用クロック信号CLKQが生成される。
以上のように、この発明の実施の形態3に従えば、製品出荷後にも、製品の使用時にモードレジスタの設定を変えることにより、出力ドライバトランジスタの電流駆動能力の調整に応じて、出力用クロック信号のタイミング調整を行なうか否かの選択を行なうことができる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
MB#0〜MB#3 メモリアレイバンク、10 制御回路、20 モードレジスタ、30 アドレスバッファ、31,32 アドレス端子、40 クロックバッファ、41 クロック入力バッファ、42 クロック遅延回路、43A,43B,43C クロック遅延調整回路、48,49 クロック端子、50 制御信号バッファ、51〜55 制御信号端子、60 出力バッファ、61 リードアンプ、62 データ出力回路、44,63a,63b プログラム部、45,64a,64b ラッチ部、46,47,65 信号生成部、70 入力バッファ、80 データ入出力端子、DB0,ZDB0,DB1 データバス、I1〜I35,I41,I43,I45〜I49,I61,I64a〜I66a,I64b〜I66b,I67〜I72,IU4〜IU6,ID0〜ID6 インバータ、GU0〜GU3,GD0〜GD3,G46,G47,G66 2入力NAND回路、G1,G2,G3,G61,G65 2入力NOR回路、P0〜P3,P41,P62 PチャネルMOSトランジスタ、N0〜N3,N41,N60〜N64 NチャネルMOSトランジスタ、T0a〜T3a,T0b〜T3b トランスファゲート、DU,DU0〜DU3 遅延ユニット、DCU0〜DCU3 遅延調整ユニット、DQ 出力データ信号、CLK 外部クロック信号、CLKQ 出力用クロック信号、DRV,ZDRV 駆動能力切替え信号、DRVL,ZDRVL 駆動能力切替え選択信号、ZOE データ出力イネーブル信号、EQ リードアンプイコライズ指示信号、ENB 活性化信号、MRS モードレジスタセットコマンド、100 同期型半導体記憶装置。
Claims (6)
- 外部クロック信号に同期してデータを入出力する半導体記憶装置であって、
行列状に配置された複数のメモリセルを有するメモリセルアレイと、
前記外部クロック信号を所定の遅延量だけ遅延して、内部クロック信号を生成するクロック発生回路と、
前記内部クロック信号に同期して、前記メモリセルアレイから読出されたデータ信号を出力ノードに出力するデータ出力回路とを備え、
前記データ出力回路は、
各々が、第1のレベルに対応する電圧と前記出力ノードとの間に互いに並列に結合されて、制御ノードを有する複数の第1電流駆動部と、
各々が、第2のレベルに対応する電圧と前記出力ノードとの間に互いに並列に結合されて、制御ノードを有する複数の第2電流駆動部と、
前記出力ノードへの電流駆動能力を所望のレベルに制御する駆動能力切替え信号の生成手段とを含み、
各前記複数の第1電流駆動部は、対応する制御ノードに受ける前記駆動能力切替え信号に応じて、前記第1のレベルに対応する電圧と前記出力ノードとの間に電流経路を形成し、
各前記複数の第2電流駆動部は、対応する制御ノードに受ける前記駆動能力切替え信号に応じて、前記第2のレベルに対応する電圧と前記出力ノードとの間に電流経路を形成し、
前記クロック発生回路は、
前記外部クロック信号を前記所定の遅延量だけ遅延して前記内部クロック信号を生成する遅延回路と、
前記駆動能力切替え信号に応じて前記遅延回路の遅延量を設定する遅延調整回路とを含む、半導体記憶装置。 - 前記遅延調整回路は、前記出力ノードへの電流駆動能力を大きくする前記駆動能力切替え信号に応じて、前記遅延回路の遅延量を増加し、前記出力ノードへの電流駆動能力を小さくする前記駆動能力切替え信号に応じて、前記遅延回路の遅延量を減少する、請求項1に記載の半導体記憶装置。
- 前記遅延回路は、各々が、対応する前記駆動能力切替え信号に応じて、前記外部クロック信号を単位遅延量だけ遅延する複数の遅延ユニットを含む、請求項2に記載の半導体記憶装置。
- 前記クロック発生回路は、
前記駆動能力切替え信号を有効および無効の一方に不揮発的に設定するための選択部をさらに備え、
前記遅延調整回路は、前記選択部により前記駆動能力切替え信号が無効に設定されているときには、非動作状態に駆動され、前記遅延回路の遅延量の制御を行なわず、前記選択部により前記駆動能力切替え信号が有効に設定されているときには、動作状態に駆動され、前記遅延回路の遅延量の制御を行なう、請求項2または3に記載の半導体記憶装置。 - 前記選択部は、外部からのプログラム入力に応じて、第1の状態から第2の状態に不揮発的に遷移するプログラム部を有し、
前記駆動能力切替え信号を有効および無効のいずれかに設定するための活性化信号を、前記プログラム部の状態に応じて生成する、請求項4に記載の半導体記憶装置。 - 前記選択部は、外部から設定され、当該半導体記憶装置における複数の動作モードにそれぞれ対応する複数の設定パラメータを記憶するモードレジスタを有し、
前記駆動能力切替え信号を有効および無効のいずれかに設定するための活性化信号を、前記モードレジスタの記憶する設定パラメータに応じて生成する、請求項4に記載の半導体記憶装置。
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