JP2000330862A - マイクロコントローラ - Google Patents

Abstract

(57)【要約】 【課題】 マイクロコントローラにおいて、バスの消費
電力を低減する。 【解決手段】 ＲＯＭＢＵＳ制御部１４は、例外処理検
出部１１がリセット、分岐、割り込み等の例外処理を検
出した場合には、空間判定部１３を経て入力された第１
のアドレス発生部１２の出力をＡＲＯＭＢＵＳ１に出力
する一方、そうではない場合は、それまで出力していた
アドレスを変更することなくＡＲＯＭＢＵＳ１に出力す
る。例外処理検出部１１が例外処理を検出した場合、例
外処理受信部２１は第２のアドレス発生部２２に例外処
理の発生を通知し、第２のアドレス発生部２２はＡＲＯ
ＭＢＵＳ１上のアドレスを取り込んでアドレスデコーダ
２３に出力する。以後、第２のアドレス発生部２２は、
クロックＣＬＫに同期してこのアドレスを２ずつ増加さ
せて出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、組み込み用途のマ
イクロコントローラに関し、特にバスにおける消費電力
抑制を図ったものに関する。

【０００２】

【従来の技術】従来のマイクロコントローラの動作につ
いて説明する。図６は従来のマイクロコントローラのブ
ロック図、図７は図６のマイクロコントローラの動作を
示すタイミングチャートである。

【０００３】図７に示すように、アドレス発生部７２
は、通常動作時には、クロックＣＬＫに同期してアドレ
スを２ずつ増加させながら空間判定部７３に出力してい
るが、例外処理検出部７１が例外処理を検出した場合に
は、例外処理検出部７１から入力されたその例外処理に
対応したアドレスを出力し、以後、そのアドレスを２ず
つ増加させながら出力する。図７において、ｌ、ｍ、ｎ
は０以上の整数を表す。

【０００４】アドレスで指定されたメモリセルがＲＯＭ
８０内にあると仮定すると、ＲＯＭＢＵＳ制御部７４
は、空間判定部７３を経て入力されたアドレス発生部７
２の出力をＲＯＭ用のアドレスバスであるＡＲＯＭＢＵ
Ｓ１に出力する。したがって、図７に示すように、ＡＲ
ＯＭＢＵＳ１の信号レベルは、クロックＣＬＫに同期し
て変化する。

【０００５】ＲＯＭ８０では、アドレスデコーダ８３
は、入力されたアドレスをデコードして、メモリセルア
レイ８４の該当するメモリセルのデータをＲＯＭ用のデ
ータバスであるＤＲＯＭＢＵＳ２に出力させる。

【０００６】

【発明が解決しようとする課題】従来のマイクロコント
ローラでは、クロックサイクル毎にバスの信号レベルが
変化し、バスの配線の静電容量を充放電するために多く
の電力を消費する。また、回路の大規模化によるバスの
配線の静電容量の増大だけではなく、回路の動作が高速
化することによっても、バスにおける消費電力が増大す
るという問題がある。

【０００７】本発明は、バスの各配線の信号レベル変化
を極力少なくすることにより、バスで消費される電力を
抑え、消費電力の少ないマイクロコントローラを提供す
ることを課題とする。

【０００８】

【課題を解決するための手段】前記の課題を解決するた
め、請求項１の発明が講じた手段は、ＣＰＵとメモリと
アドレスバスとデータバスとを有するマイクロコントロ
ーラとして、前記ＣＰＵは、クロックに同期してアドレ
スを一定値ずつ加算しながら出力する第１のアドレス発
生部と、例外処理の発生を検出した場合には、前記第１
のアドレス発生部の出力を当該例外処理に対応したアド
レスに変更する例外処理検出部と、保持しているアドレ
スをアドレスバスに出力するとともに、前記例外処理検
出部が例外処理の発生を検出した場合には、前記第１の
アドレス発生部の出力を新たなアドレスとして保持し、
出力するバス制御部とを備え、前記メモリは、クロック
に同期してアドレスを一定値ずつ加算しながら出力する
第２のアドレス発生部と、前記例外処理検出部が例外処
理の発生を検出した場合には、前記第２のアドレス発生
部の出力を前記アドレスバス上のアドレスに変更する例
外処理受信部と、前記第２のアドレス発生部の出力をデ
コードするアドレスデコーダと、前記アドレスデコーダ
により選択されたメモリセルのデータを出力するメモリ
セルアレイとを備えたものである。

【０００９】請求項１の発明によれば、アドレスバス上
のアドレスは例外処理の発生が検出された場合にのみ変
化するので、アドレスバスの配線の電位が変化する頻度
を少なくすることができ、アドレスバスにおける消費電
力を低減することができる。

【００１０】また、請求項２の発明は、ＣＰＵとメモリ
とアドレスバスとデータバスとを有するマイクロコント
ローラとして、前記ＣＰＵは、クロックに同期してアド
レスを一定値ずつ加算しながら出力するアドレス発生部
と、前記アドレス発生部が出力したアドレスをクロック
に同期してラッチするアドレスラッチ部と、前記アドレ
ス発生部が出力したアドレスと、その直前に前記アドレ
ス発生部が出力して前記アドレスラッチ部がラッチした
アドレスとをビット毎に比較し、値が異なるビットの数
が、値が同一であるビットの数よりも多いことを検出す
る毎に、比較結果を示す信号の信号レベルを反転して出
力するアドレス比較部と、前記アドレス比較部が出力す
る信号に応じて、前記アドレスラッチ部が出力するアド
レスを論理反転してアドレスバスに出力するバス制御部
とを備え、前記メモリは、前記アドレスバス上のアドレ
スを入力とし、前記アドレス比較部が出力する信号に応
じて、当該アドレスを論理反転して出力するアドレス入
力部と前記アドレス入力部の出力をデコードするアドレ
スデコーダと、前記アドレスデコーダにより選択された
メモリセルのデータを出力するメモリセルアレイとを備
えたものである。

【００１１】請求項２の発明によれば、ＣＰＵがアクセ
スするメモリアドレスを変更するときに、アドレスバス
の配線のうち電位が変化するものの数を常に半数以下に
することができるので、アドレスバスにおける消費電力
を低減することができる。

【００１２】さらに、請求項３の発明は、ＣＰＵとメモ
リとアドレスバスとデータバスとを有するマイクロコン
トローラとして、前記メモリは、複数のメモリセルを有
するメモリセルアレイと、前記メモリセルアレイが出力
したデータをクロックに同期してラッチするデータラッ
チ部と、前記メモリセルアレイが出力したデータと、そ
の直前に前記メモリセルアレイが出力して前記データラ
ッチ部がラッチしたデータとをビット毎に比較し、値が
異なるビットの数が、値が同一であるビットの数よりも
多いことを検出する毎に、比較結果を示す信号の信号レ
ベルを反転して出力するデータ比較部と、前記データ比
較部が出力する信号に応じて、前記データラッチ部が出
力するデータを論理反転してデータバスに出力するデー
タ出力部とを備え、前記ＣＰＵは、前記データバス上の
データを入力とし、前記データ比較部が出力する信号に
応じて、当該データを論理反転して出力するバス制御部
を備えたものである。

【００１３】請求項３の発明によれば、メモリが出力す
るデータを変更するときに、データバスの配線のうち電
位が変化するものの数を常に半数以下にすることができ
るので、データバスにおける消費電力を低減することが
できる。

【００１４】

【発明の実施の形態】（第１の実施形態）図１は本発明
の第１の実施形態に係るマイクロコントローラのブロッ
ク図、図２は図１のマイクロコントローラの動作を示す
タイミングチャートである。以下、第１の実施形態に係
るマイクロコントローラについて、図１及び図２を参照
しながら説明する。

【００１５】図１において、マイクロコントローラは、
ＣＰＵ（central processing unit）１０及び周辺機能
部３３を有し、メモリとしてＲＯＭ（read only memor
y）２０、ＲＡＭ（random access memory）３１及び外
部メモリ３２を有している。また、マイクロコントロー
ラは、ＲＯＭ用のアドレスバスであるＲＯＭアドレスバ
ス（以下ではＡＲＯＭＢＵＳと称する）１、ＲＯＭ用の
データバスであるＲＯＭデータバス（以下ではＤＲＯＭ
ＢＵＳと称する）２、ＲＡＭ用のアドレスバスであるＲ
ＡＭアドレスバス（以下ではＡＲＡＭＢＵＳと称する）
３、ＲＡＭ用のデータバスであるＲＡＭデータバス（以
下ではＤＲＡＭＢＵＳと称する）４、周辺機能部用のバ
スであるコアバス（以下ではＣＯＲＥＢＵＳと称する）
５及びバススイッチ６，７を有している。

【００１６】ＣＰＵ１０は、例外処理検出部１１、第１
のアドレス発生部１２、第１のアドレス発生部１２が出
力したアドレスについてアドレス空間判定を行う空間判
定部１３、ＲＯＭ用のバスを制御するＲＯＭＢＵＳ制御
部１４及びＲＡＭ用のバスを制御するＲＡＭＢＵＳ制御
部１５を備えている。

【００１７】ＲＯＭ２０は、例外処理受信部２１、第２
のアドレス発生部２２、アドレスデコーダ２３及びメモ
リセルアレイ２４を備えている。

【００１８】ＲＯＭ用バスとＲＡＭ用バスとは、バスス
イッチ６を介して接続されており、ＲＡＭ用バスと周辺
機能部用バスとは、バススイッチ７を介して接続されて
いる。これらのバスは、各ビットの情報を伝送する複数
の配線を備えている。

【００１９】ＡＲＯＭＢＵＳ１は、ＲＯＭＢＵＳ制御部
１４が出力したアドレスを第２のアドレス発生部２２及
び外部メモリ３２が入力とすることができるように接続
されている。ＤＲＯＭＢＵＳ２は、メモリセルアレイ２
４及び外部メモリ３２が出力したデータをＲＯＭＢＵＳ
制御部１４が入力とすることができるように接続されて
いる。

【００２０】図１のマイクロコントローラの動作につい
て説明する。まず、ＣＰＵ１０における動作について説
明する。

【００２１】例外処理検出部１１は、リセット、分岐、
割り込み等の例外処理を検出した場合には、例外処理検
出信号の信号レベルを論理的に高電位（以下では“Ｈ”
と表記する）にし、例外処理を検出しない場合には、例
外処理検出信号の信号レベルを論理的に低電位（以下で
は“Ｌ”と表記する）にする。例外処理検出信号の信号
レベルが“Ｈ”のとき、例外処理検出部１１は、検出さ
れた例外処理に対応して決められているアドレスを第１
のアドレス発生部１２に出力する。

【００２２】図２に示すように、第１のアドレス発生部
１２は、通常動作時には、アドレスをクロックＣＬＫに
同期して２ずつ増加させながら空間判定部１３に出力し
ているが、例外処理検出部１１が例外処理を検出した場
合には、例外処理検出部１１から入力されたアドレスを
出力し、以後、そのアドレスを２ずつ増加させながら出
力する。図２において、ｌ、ｍ、ｎは０以上の整数を表
す。

【００２３】マイクロコントローラのシーケンスでは、
最初にリセット動作を行う。したがって、まず例外処理
検出信号の信号レベルが“Ｈ”になり、例外処理検出部
１１がリセット動作に対応したアドレスを第１のアドレ
ス発生部１２に出力することからシーケンスが始まる。

【００２４】空間判定部１３は、第１のアドレス発生部
１２から入力されたアドレスが指定するメモリセルがＲ
ＯＭ２０、ＲＡＭ３１、外部メモリ３２のうちどのメモ
リに存在するかを判定する。ここでは、指定されたメモ
リセルがＲＯＭ２０内にあると仮定すると、空間判定部
１３は、アドレスをＲＯＭＢＵＳ制御部１４に出力す
る。

【００２５】ＲＯＭＢＵＳ制御部１４は、例外処理検出
信号の信号レベルが“Ｈ”である場合には、空間判定部
１３を経て入力された第１のアドレス発生部１２の出力
をＡＲＯＭＢＵＳ１に出力する。一方、例外処理検出信
号の信号レベルが“Ｈ”ではない場合は、ＲＯＭＢＵＳ
制御部１４は、それまで出力していたアドレスを変更す
ることなくＡＲＯＭＢＵＳ１に出力し続ける。

【００２６】したがって、図２に示すように、ＡＲＯＭ
ＢＵＳ１の信号レベルは、例外処理検出信号の信号レベ
ルが“Ｈ”であるときにのみクロックＣＬＫに同期して
変化する。

【００２７】次に、ＲＯＭ２０における動作について説
明する。例外処理受信部２１は、例外処理検出部１１が
出力する例外処理検出信号を入力とし、例外処理検出信
号が“Ｈ”であるときは、第２のアドレス発生部２２に
例外処理の発生を通知する。

【００２８】図２に示すように、第２のアドレス発生部
２２は、通常動作時には、アドレスをクロックＣＬＫに
同期して２ずつ増加させながらアドレスデコーダ２３に
出力しているが、例外処理の発生を通知された時には、
ＡＲＯＭＢＵＳ１上のアドレスを取り込んで出力し、以
後、このアドレスをクロックＣＬＫに同期して２ずつ増
加させながら出力する。

【００２９】アドレスデコーダ２３は、入力されたアド
レスをデコードして、メモリセルアレイ２４の該当する
メモリセルのデータをＤＲＯＭＢＵＳ２に出力させる。
図２において、例えばＤ（２ｎ）は、アドレス２ｎで指
定されるメモリセルのデータを表す。ＲＯＭＢＵＳ制御
部１４は、ＤＲＯＭＢＵＳ２上のデータを取り込み、Ｃ
ＰＵ１０内でＲＯＭ２０のデータが利用可能となる。

【００３０】このように、ＲＯＭ用アドレスバスである
ＡＲＯＭＢＵＳ１の信号レベルの変化が、例外処理検出
部１１による例外処理検出時にのみ生じるので、バスの
配線の信号レベルが変化する頻度が小さく、バスの配線
の静電容量の充放電により消費される電力を低減するこ
とができる。

【００３１】なお、本実施形態では、ＣＰＵ１０がメモ
リとしてＲＯＭ２０にＡＲＯＭＢＵＳ１を介してアクセ
スする場合について説明したが、メモリとしてＲＡＭ３
１にＲＡＭアドレスバスであるＡＲＡＭＢＵＳ３を介し
てアクセスする場合や、外部メモリ３２にアクセスする
場合も同様である。このためには、ＲＡＭ３１や外部メ
モリ３２が、例外処理検出部１１が出力する例外処理検
出信号を入力とする例外処理受信部２１と、第２のアド
レス発生部２２とを備えていればよい。

【００３２】（第２の実施形態）図３は本発明の第２の
実施形態に係るマイクロコントローラのブロック図、図
４及び図５は図３のマイクロコントローラの動作を示す
タイミングチャートであって、図４はアドレスの転送に
関するもの、図５はデータの転送に関するものである。
以下、第２の実施形態に係るマイクロコントローラにつ
いて、図３、図４及び図５を参照しながら説明する。以
下、第１の実施形態と同一の構成要素については、同一
の符号を付してその説明を省略する。

【００３３】図１において、マイクロコントローラは、
ＣＰＵ４０及び周辺機能部６３を有し、メモリとしてＲ
ＯＭ５０、ＲＡＭ６１及び外部メモリ６２を有してい
る。

【００３４】ＡＲＯＭＢＵＳ１、ＤＲＯＭＢＵＳ２、Ａ
ＲＡＭＢＵＳ３、ＤＲＡＭＢＵＳ４、ＣＯＲＥＢＵＳ５
及びバススイッチ６，７は第１の実施形態のものと同じ
である。ここでは例として、アドレスバスであるＡＲＯ
ＭＢＵＳ１及びＡＲＡＭＢＵＳ３の幅は１６ビットであ
り、データバスであるＤＲＯＭＢＵＳ２及びＤＲＡＭＢ
ＵＳ４の幅は８ビットであるとする。

【００３５】ＣＰＵ４０は、第１の実施形態におけるＣ
ＰＵ１０に、アドレスラッチ部４６とアドレス比較部４
７とが加わったものである。

【００３６】ＲＯＭ５０は、第１の実施形態におけるア
ドレスデコーダ２３、メモリセルアレイ２４の他に、ア
ドレス入力部５１、データラッチ部５２、データ比較部
５３及びデータ出力部５４を備えている。

【００３７】図３のマイクロコントローラの動作につい
て説明する。まず、ＣＰＵ４０における動作について説
明する。

【００３８】例外処理検出部１１は、リセット、分岐、
割り込み等の例外処理を検出した場合には、検出された
例外処理に対応して決められているアドレスをアドレス
発生部１２に出力する。

【００３９】図４に示すように、アドレス発生部１２
は、通常動作時には、クロックＣＬＫに同期してアドレ
スを２ずつ増加させながらアドレスラッチ部４６及びア
ドレス比較部４７に出力しているが、例外処理検出部１
１が例外処理を検出した場合には、出力を例外処理検出
部１１から入力されたアドレスに変更し、以後、そのア
ドレスを２ずつ増加させながら出力する。図４におい
て、例えばｘ'４１２０'は、１６進数表記で４１２０と
表される数を示す。アドレスラッチ部４６は、アドレス
発生部１２の出力をクロックに同期してラッチしてい
る。

【００４０】アドレス比較部４７は、アドレス発生部１
２が出力するアドレスと、その直前にアドレス発生部１
２が出力してアドレスラッチ部４６がラッチし、出力す
るアドレスとをビット毎に比較し、値が異なるビットの
数が値が同一であるビットの数よりも多いことを検出す
る毎に、比較結果を示す信号の信号レベルを反転して出
力する。

【００４１】ここで、アドレス比較部４７の出力が
“Ｌ”であるとする。また、例えば、アドレス発生部１
２が出力するアドレスがｘ'ｂｅ００'、すなわち、２進
数で表記すると１０１１１１１０００００００００、ア
ドレスラッチ部４６が出力するアドレスがｘ'４１２
２'、すなわち、２進数で表記すると０１０００００１
００１０００１０であるとする。両アドレスをビット毎
に比較すると、値が異なるビットの数が１６ビット中１
０ビットであり、値が同一であるビットの数である６ビ
ットよりも多いことから、アドレス比較部４７は出力を
“Ｈ”に反転して、ＲＯＭＢＵＳ制御部４４及びＲＯＭ
５０のアドレス入力部５１に出力する。

【００４２】空間判定部１３は、アドレスラッチ部４６
から入力されたアドレスが指定するメモリセルがＲＯＭ
５０、ＲＡＭ６１及び外部メモリ６２のうちどのメモリ
に存在するかを判定する。ここでは、指定されたメモリ
セルがＲＯＭ２０内にあると仮定すると、空間判定部１
３は、アドレスをＲＯＭＢＵＳ制御部４４に出力する。

【００４３】ＲＯＭＢＵＳ制御部４４は、アドレス比較
部４７の出力の信号レベルが“Ｈ”である場合には、空
間判定部１３を経て入力されたアドレスを論理反転し、
負論理で表されたアドレスとしてＡＲＯＭＢＵＳ１に出
力する。例えば、ＲＯＭＢＵＳ制御部４４は、入力され
たアドレスがｘ'ｂｅ００'であるとすると、これを論理
反転して、ｘ'４１ｆｆ'を出力する。

【００４４】一方、アドレス比較部４７の出力の信号レ
ベルが“Ｈ”ではない場合は、ＲＯＭＢＵＳ制御部４４
は、空間判定部１３を経て入力されたアドレスをそのま
ま、正論理で表されたアドレスとしてＡＲＯＭＢＵＳ１
に出力する。

【００４５】したがって、図４に示すように、ＡＲＯＭ
ＢＵＳ１において、アドレス変化の際に値が変化するビ
ットの数、すなわち、信号レベルが変化する配線の数が
アドレスバスの配線の数の過半数になることがない。

【００４６】次に、ＲＯＭ５０における動作について説
明する。

【００４７】アドレス入力部５１は、アドレス比較部４
７の出力及びＡＲＯＭＢＵＳ１上のアドレスを入力とす
る。アドレス入力部５１は、アドレス比較部４７の出力
の信号レベルが“Ｈ”であるときはＡＲＯＭＢＵＳ１上
のアドレスは負論理であることから、入力したアドレス
を論理反転してアドレスデコーダ２３に出力する。例え
ば、アドレス入力部５１は、入力されたアドレスがｘ'
４１ｆｆ'であるとすると、これを論理反転して、ｘ'ｂ
ｅ００'を出力する。すなわち、アドレスは正論理で表
された元のアドレスに復元される。

【００４８】一方、アドレス比較部４７の出力の信号レ
ベルが“Ｈ”ではない場合は、アドレス入力部５１は、
入力されたアドレスをそのままアドレスデコーダ２３に
出力する。

【００４９】したがって、アドレスデコーダ２３には、
常に正論理のアドレスが入力される。アドレスデコーダ
２３は、入力されたアドレスをデコードして、該当する
メモリセルのデータをメモリセルアレイ２４に出力させ
る。

【００５０】以上はアドレスバスについて、信号レベル
の変化を極力少なくした例について説明したが、以下で
は、同様にしてデータバスについて信号レベルの変化を
極力少なくした例について説明する。

【００５１】まず、ＲＯＭ５０における動作について説
明する。図５において、例えばＤ（ｘ'４１２０'）は１
６進数表記で４１２０と表されるアドレスで指定される
メモリセルのデータを表す。

【００５２】データラッチ部５２は、メモリセルアレイ
２４が出力するデータをクロックＣＬＫに同期してラッ
チする。

【００５３】データ比較部５３は、メモリセルアレイ２
４が出力するデータと、その直前にメモリセルアレイ２
４が出力してデータラッチ部５２がラッチし、出力する
データとをビット毎に比較し、値が異なるビットの数が
値が同一であるビットの数よりも多いことを検出する毎
に、比較結果を示す信号の信号レベルを反転して出力す
る。

【００５４】ここで、データ比較部５３の出力が“Ｌ”
であるとする。また、例えば、メモリセルアレイ２４が
出力するデータがｘ'ｆｅ'、すなわち、２進数で表記す
ると１１１１１１１０、データラッチ部５２が出力する
データがｘ'００'、すなわち、２進数で表記すると００
００００００であるとする。両データをビット毎に比較
すると、値が異なるビットの数が８ビット中７ビットで
あり、値が同一であるビットの数である１ビットよりも
多いことから、データ比較部５３は出力を“Ｈ”に反転
して、データ出力部５４及びＣＰＵ４０のＲＯＭＢＵＳ
制御部４４に出力する。

【００５５】データ出力部５４は、データ比較部５３の
出力の信号レベルが“Ｈ”である場合には、データラッ
チ部５２が出力するデータを論理反転し、負論理のデー
タとしてＤＲＯＭＢＵＳ２に出力する。例えば、データ
出力部５４は、入力されたデータがｘ'ｆｅ'であるとす
ると、これを論理反転して、ｘ'０１'を出力する。

【００５６】一方、データ比較部５３の出力の信号レベ
ルが“Ｈ”ではない場合は、データ出力部５４は、デー
タラッチ部５２が出力するデータをそのまま、正論理の
データとしてＤＲＯＭＢＵＳ２に出力する。

【００５７】したがって、図５に示すように、ＤＲＯＭ
ＢＵＳ２において、データが変化する際に値が変化する
ビットの数、すなわち、信号レベルが変化する配線の数
がデータバスの配線の数の過半数になることがない。

【００５８】次に、ＣＰＵ４０における動作について説
明する。

【００５９】ＲＯＭＢＵＳ制御部４４は、データ比較部
５３の出力及びＤＲＯＭＢＵＳ２上のデータを入力とす
る。ＲＯＭＢＵＳ制御部４４は、データ比較部５３の出
力の信号レベルが“Ｈ”であるときはＤＲＯＭＢＵＳ２
上のデータは負論理であることから、入力したデータを
論理反転して出力する。例えば、ＲＯＭＢＵＳ制御部４
４は、入力されたデータがｘ'０１'であるとすると、こ
れを論理反転して、ｘ'ｆｅ'を出力する。すなわち、デ
ータは正論理の元のデータに復元される。

【００６０】一方、アドレス比較部４７の出力の信号レ
ベルが“Ｈ”ではない場合は、ＲＯＭＢＵＳ制御部４４
は、入力されたアドレスをそのまま出力する。

【００６１】したがって、ＣＰＵ４０では、常に正論理
のデータを利用できる。

【００６２】以上のように、本実施形態によると、アド
レスバスＡＲＯＭＢＵＳ１及びデータバスＤＲＯＭＢＵ
Ｓ２において値が変化するビット数を極力少なくして、
バスにおける消費電力を抑制しながら、ＣＰＵ４０とＲ
ＯＭ５０との間でアドレスやデータを転送することがで
きる。

【００６３】なお、本実施形態では、ＣＰＵ４０がメモ
リとしてＲＯＭ４０にＡＲＯＭＢＵＳ１及びＤＲＯＭＢ
ＵＳ２を介してアクセスする場合について説明したが、
メモリとしてＲＡＭ６１にＲＡＭ用バスであるＡＲＡＭ
ＢＵＳ３及びＤＲＡＭＢＵＳ４を介してアクセスする場
合や、外部メモリ６２にアクセスする場合も同様であ
る。このためには、ＲＡＭ６１や外部メモリ６２が、ア
ドレス比較部４７の出力信号を入力とするアドレス入力
部５１、データラッチ部５２、データ比較部５３及びデ
ータ出力部５４を備えていればよい。

【００６４】

【発明の効果】以上のように、本発明によると、アドレ
スバスやデータバスにおいて各ビットの値の変化を極力
少なくして、バスの配線の信号レベルが変化する頻度を
抑えることにより、バスの機能を保ちながらバスで消費
される電力を抑制し、消費電力が少ないマイクロコント
ローラを実現できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るマイクロコント
ローラのブロック図である。

【図２】図１のマイクロコントローラの動作を示すタイ
ミングチャートである。

【図３】本発明の第２の実施形態に係るマイクロコント
ローラのブロック図である。

【図４】図３のマイクロコントローラの動作を示すタイ
ミングチャートであって、アドレスの転送に関するもの
である。

【図５】図３のマイクロコントローラの動作を示すタイ
ミングチャートであって、データの転送に関するもので
ある。

【図６】従来のマイクロコントローラのブロック図であ
る。

【図７】図６の従来のマイクロコントローラの動作を示
すタイミングチャートである。

【符号の説明】

１ ＲＯＭアドレスバス（ＡＲＯＭＢＵＳ） ２ ＲＯＭデータバス（ＤＲＯＭＢＵＳ） ３ ＲＡＭアドレスバス（ＡＲＡＭＢＵＳ） ４ ＲＡＭデータバス（ＤＲＡＭＢＵＳ） ５ コアバス（ＣＯＲＥＢＵＳ） ６，７ バススイッチ １０，４０，７０ ＣＰＵ １１，７１ 例外処理検出部 １２ 第１のアドレス発生部 １３，７３ 空間判定部 １４，４４，７４ ＲＯＭＢＵＳ制御部 １５，４５，７５ ＲＡＭＢＵＳ制御部 ２０，５０，８０ ＲＯＭ ２１ 例外処理受信部 ２２ 第２のアドレス発生部 ２３，８３ アドレスデコーダ ２４，８４ メモリセルアレイ ３１，６１，９１ ＲＡＭ ３２，６２，９２ 外部メモリ ３３，６３，９３ 周辺機能部 ４６ アドレスラッチ部 ４７ アドレス比較部 ５１ アドレス入力部 ５２ データラッチ部 ５３ データ比較部 ５４ データ出力部 ７２ アドレス発生部 ＣＬＫ クロック

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵとメモリとアドレスバスとデータ
   バスとを有するマイクロコントローラであって、 前記ＣＰＵは、 クロックに同期してアドレスを一定値ずつ加算しながら
   出力する第１のアドレス発生部と、 例外処理の発生を検出した場合には、前記第１のアドレ
   ス発生部の出力を当該例外処理に対応したアドレスに変
   更する例外処理検出部と、 保持しているアドレスをアドレスバスに出力するととも
   に、前記例外処理検出部が例外処理の発生を検出した場
   合には、前記第１のアドレス発生部の出力を新たなアド
   レスとして保持し、出力するバス制御部とを備え、 前記メモリは、 クロックに同期してアドレスを一定値ずつ加算しながら
   出力する第２のアドレス発生部と、 前記例外処理検出部が例外処理の発生を検出した場合に
   は、前記第２のアドレス発生部の出力を前記アドレスバ
   ス上のアドレスに変更する例外処理受信部と、 前記第２のアドレス発生部の出力をデコードするアドレ
   スデコーダと、 前記アドレスデコーダにより選択されたメモリセルのデ
   ータを出力するメモリセルアレイとを備えたものである
   マイクロコントローラ。
2. 【請求項２】 ＣＰＵとメモリとアドレスバスとデータ
   バスとを有するマイクロコントローラであって、 前記ＣＰＵは、 クロックに同期してアドレスを一定値ずつ加算しながら
   出力するアドレス発生部と、 前記アドレス発生部が出力したアドレスをクロックに同
   期してラッチするアドレスラッチ部と、 前記アドレス発生部が出力したアドレスと、その直前に
   前記アドレス発生部が出力して前記アドレスラッチ部が
   ラッチしたアドレスとをビット毎に比較し、値が異なる
   ビットの数が、値が同一であるビットの数よりも多いこ
   とを検出する毎に、比較結果を示す信号の信号レベルを
   反転して出力するアドレス比較部と、 前記アドレス比較部が出力する信号に応じて、前記アド
   レスラッチ部が出力するアドレスを論理反転してアドレ
   スバスに出力するバス制御部とを備え、 前記メモリは、 前記アドレスバス上のアドレスを入力とし、前記アドレ
   ス比較部が出力する信号に応じて、当該アドレスを論理
   反転して出力するアドレス入力部と、 前記アドレス入力部の出力をデコードするアドレスデコ
   ーダと、 前記アドレスデコーダにより選択されたメモリセルのデ
   ータを出力するメモリセルアレイとを備えたものである
   マイクロコントローラ。
3. 【請求項３】 ＣＰＵとメモリとアドレスバスとデータ
   バスとを有するマイクロコントローラであって、 前記メモリは、 複数のメモリセルを有するメモリセルアレイと、 前記メモリセルアレイが出力したデータをクロックに同
   期してラッチするデータラッチ部と、 前記メモリセルアレイが出力したデータと、その直前に
   前記メモリセルアレイが出力して前記データラッチ部が
   ラッチしたデータとをビット毎に比較し、値が異なるビ
   ットの数が、値が同一であるビットの数よりも多いこと
   を検出する毎に、比較結果を示す信号の信号レベルを反
   転して出力するデータ比較部と、 前記データ比較部が出力する信号に応じて、前記データ
   ラッチ部が出力するデータを論理反転してデータバスに
   出力するデータ出力部とを備え、 前記ＣＰＵは、 前記データバス上のデータを入力とし、前記データ比較
   部が出力する信号に応じて、当該データを論理反転して
   出力するバス制御部を備えたものであるマイクロコント
   ローラ。