JP2000173261A - 修正されたピンポンモ―ドで動作するメモリ - Google Patents
修正されたピンポンモ―ドで動作するメモリInfo
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- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
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Abstract
(57)【要約】
【課題】 本発明は、アプリケーション仕様の集積回路
において使用されるメモリデバイスに関する。 【解決手段】 メモリは、２nの累乗の倍数でない複数
の格納場所を有するにもかかわらず、第１のサイクルの
間、データを偶数（奇数）場所に書き込み、奇数（偶
数）場所からアンロードし、また、第２のサイクルの
間、データを奇数（偶数）場所に書き込み、偶数（奇
数）場所からアンロードし、そして以後のサイクルにつ
いて同様のことを行うことにより、ピンポンモードで動
作する。
において使用されるメモリデバイスに関する。 【解決手段】 メモリは、２nの累乗の倍数でない複数
の格納場所を有するにもかかわらず、第１のサイクルの
間、データを偶数（奇数）場所に書き込み、奇数（偶
数）場所からアンロードし、また、第２のサイクルの
間、データを奇数（偶数）場所に書き込み、偶数（奇
数）場所からアンロードし、そして以後のサイクルにつ
いて同様のことを行うことにより、ピンポンモードで動
作する。
Description
【０００１】
【発明の属する技術分野】本発明は、アプリケーション
仕様の集積回路において使用されるメモリデバイスに関
する。
仕様の集積回路において使用されるメモリデバイスに関
する。
【０００２】
【従来の技術及び発明が解決しようとする課題】メモリ
デバイスは、第１のサイクルの間、データがメモリの第
１の半分に格納され、次いで、前サイクルの間にメモリ
の第２の半分に格納されていたデータが、メモリから読
み出される、いわゆるピンポン式に使用されることがあ
る。次の第２のサイクルの間、データは、メモリの第２
の半分に格納され、メモリの第１の半分から読み出され
る。この読み出し／書き込み処理は、メモリ書き込みお
よび読み出しアドレスの最上位ビットを逆の状態に切り
替えることにより容易に達成される。これを実行するた
めに、メモリを構成する場所の数は、２nという累乗か
らなる倍数にする必要がある。たとえば、最上位を使用
して２５６の書き込み場所と２５６の読み出し場所間を
ピンポンする必要があるアプリケーションは、５１２場
所（２nという累乗からなる倍数）のメモリを、２５６
場所という２等分に分割することができる。しかし、ア
プリケーションが、４００の書き込み場所と４００の読
み出し場所のみを必要とした場合は、最上位ビットを用
いて、メモリの２つの半分を切り替えることができな
い。その理由は、８００（４００＋４００）という数
が、２nという累乗の倍数ではないからである。不都合
なことに、このアプリケーションは、もっと複雑なアド
レス方式にたよる必要がある。このアプリケーション
は、１０２４（８００に最も近い値である２nの累乗の
倍数）の場所を有するもっと大きなメモリを使用するこ
とができる。典型的に、特大のメモリの使用は、そのコ
ストが比較的安いので問題はない。また、これは、アプ
リケーションが多数のピンポンメモリを使用する必要が
ある場合にも確かなことである。
デバイスは、第１のサイクルの間、データがメモリの第
１の半分に格納され、次いで、前サイクルの間にメモリ
の第２の半分に格納されていたデータが、メモリから読
み出される、いわゆるピンポン式に使用されることがあ
る。次の第２のサイクルの間、データは、メモリの第２
の半分に格納され、メモリの第１の半分から読み出され
る。この読み出し／書き込み処理は、メモリ書き込みお
よび読み出しアドレスの最上位ビットを逆の状態に切り
替えることにより容易に達成される。これを実行するた
めに、メモリを構成する場所の数は、２nという累乗か
らなる倍数にする必要がある。たとえば、最上位を使用
して２５６の書き込み場所と２５６の読み出し場所間を
ピンポンする必要があるアプリケーションは、５１２場
所（２nという累乗からなる倍数）のメモリを、２５６
場所という２等分に分割することができる。しかし、ア
プリケーションが、４００の書き込み場所と４００の読
み出し場所のみを必要とした場合は、最上位ビットを用
いて、メモリの２つの半分を切り替えることができな
い。その理由は、８００（４００＋４００）という数
が、２nという累乗の倍数ではないからである。不都合
なことに、このアプリケーションは、もっと複雑なアド
レス方式にたよる必要がある。このアプリケーション
は、１０２４（８００に最も近い値である２nの累乗の
倍数）の場所を有するもっと大きなメモリを使用するこ
とができる。典型的に、特大のメモリの使用は、そのコ
ストが比較的安いので問題はない。また、これは、アプ
リケーションが多数のピンポンメモリを使用する必要が
ある場合にも確かなことである。
【０００３】しかしながら、集積回路のスペース（領
域）と電力消費が非常に制限されており、したがって、
効率的に使用される必要がある場合のアプリケーション
仕様集積回路（ＡＳＩＣ）の設計時に、問題が起こる。
このように、ピンポン目的のためにＡＳＩＣ上に集積す
る特大メモリデバイスは、スペースと電力消費が効率的
に使用されないので、意図とは逆の結果を招くだろう。
域）と電力消費が非常に制限されており、したがって、
効率的に使用される必要がある場合のアプリケーション
仕様集積回路（ＡＳＩＣ）の設計時に、問題が起こる。
このように、ピンポン目的のためにＡＳＩＣ上に集積す
る特大メモリデバイスは、スペースと電力消費が効率的
に使用されないので、意図とは逆の結果を招くだろう。
【０００４】
【課題を解決するための手段】メモリを構成する場所の
数が２nの累乗の倍数である必要がないメモリの２つの
半分を切り替えるために最下位ビットを用いることによ
り、上述の課題を処置することができることがわかっ
た。そして、好都合にも、ほとんどどんなサイズのメモ
リでも、たとえば８００の格納場所を有するメモリで
も、格納場所を無駄にすることなく、ピンポンモードで
使用することができる。
数が２nの累乗の倍数である必要がないメモリの２つの
半分を切り替えるために最下位ビットを用いることによ
り、上述の課題を処置することができることがわかっ
た。そして、好都合にも、ほとんどどんなサイズのメモ
リでも、たとえば８００の格納場所を有するメモリで
も、格納場所を無駄にすることなく、ピンポンモードで
使用することができる。
【０００５】より詳細には、本発明の一態様によれば、
最下位ビットが０である第１のサイクルの間、偶数番号
のアドレスを有する場所は書き込み場所として使用され
かつ奇数番号のアドレスを有する場所は読み出し場所と
して使用され、最下位ビットが１に切り替えられる次の
サイクルの間、その逆に使用されるように、最下位ビッ
トを切り替える。
最下位ビットが０である第１のサイクルの間、偶数番号
のアドレスを有する場所は書き込み場所として使用され
かつ奇数番号のアドレスを有する場所は読み出し場所と
して使用され、最下位ビットが１に切り替えられる次の
サイクルの間、その逆に使用されるように、最下位ビッ
トを切り替える。
【０００６】本発明のこれらおよび他の態様は、添付図
面に関して読まれる場合以下の詳細な説明からわかる。
面に関して読まれる場合以下の詳細な説明からわかる。
【０００７】
【発明の実施の形態】本発明の理解を容易にするため
に、まず以下に、最上位ビット（ＭＳＢ）を使用してメ
モリの２つの半分を切り替える従来のピンポンメモリの
動作を説明する。次いで、メモリの一方の半分が偶数場
所からなり、他方の半分が奇数場所からなり、場所の数
が２nの累乗の倍数である必要がないように、メモリ、
たとえば７６８場所を有するメモリの２つの半分を切り
替える本発明を説明する。
に、まず以下に、最上位ビット（ＭＳＢ）を使用してメ
モリの２つの半分を切り替える従来のピンポンメモリの
動作を説明する。次いで、メモリの一方の半分が偶数場
所からなり、他方の半分が奇数場所からなり、場所の数
が２nの累乗の倍数である必要がないように、メモリ、
たとえば７６８場所を有するメモリの２つの半分を切り
替える本発明を説明する。
【０００８】そこで、図１は、なかんずく、メモリ１０
０と、アドレスカウンタ１０と、フリップフロップ５を
有する最大カウント回路１５とからなる例示的なメモリ
システムの概略ブロック図である。書き込みおよび読み
出しポート１０１−１および１０１−２があるだけで、
メモリ１００のデータインおよびデータアウトポート
は、他のポートと同様に示されていない。メモリ１００
を構成する場所の数Ｍは、特定のシステムサイクル、た
とえば第１のサイクルの間、データをメモリの半分１０
０−１に書き込み、メモリの半分１００−２から読み出
すことができるように、２nの累乗で分割することがで
きると仮定される。次の第２のサイクルの間、データ
は、メモリの半分１００−１から読み出され、メモリの
半分１００−２に書き込まれる。システムは、現在第１
のシステムサイクルにあり、フリップフロップ５の出力
は０であり、書き込みアドレスの最上位ビット（ＭＳ
Ｂ）としてリード２５に出力され、ポート１０１−１に
供給されていると仮定する。インバータ３０は、フリッ
プフロップ５より供給される出力を反転し、反転結果を
読み出しポート１０１−２に供給する。したがって、ポ
ート１０１−１にＭＳＢとして０が供給されると、バイ
ナリ１がＭＳＢとしてポート１０１−２に供給され、ま
たその逆が行われ、それにより、メモリ１００の２つの
半分は、いわゆるピンポンモードで動作する。
０と、アドレスカウンタ１０と、フリップフロップ５を
有する最大カウント回路１５とからなる例示的なメモリ
システムの概略ブロック図である。書き込みおよび読み
出しポート１０１−１および１０１−２があるだけで、
メモリ１００のデータインおよびデータアウトポート
は、他のポートと同様に示されていない。メモリ１００
を構成する場所の数Ｍは、特定のシステムサイクル、た
とえば第１のサイクルの間、データをメモリの半分１０
０−１に書き込み、メモリの半分１００−２から読み出
すことができるように、２nの累乗で分割することがで
きると仮定される。次の第２のサイクルの間、データ
は、メモリの半分１００−１から読み出され、メモリの
半分１００−２に書き込まれる。システムは、現在第１
のシステムサイクルにあり、フリップフロップ５の出力
は０であり、書き込みアドレスの最上位ビット（ＭＳ
Ｂ）としてリード２５に出力され、ポート１０１−１に
供給されていると仮定する。インバータ３０は、フリッ
プフロップ５より供給される出力を反転し、反転結果を
読み出しポート１０１−２に供給する。したがって、ポ
ート１０１−１にＭＳＢとして０が供給されると、バイ
ナリ１がＭＳＢとしてポート１０１−２に供給され、ま
たその逆が行われ、それにより、メモリ１００の２つの
半分は、いわゆるピンポンモードで動作する。
【０００９】カウンタ１０は、従来の仕方で、リードＣ
ＬＫを介して供給されるシステムクロックパルスをカウ
ントし、そのカウント値を、ＭＳＢの値で補われるメモ
リ読み出し／書き込みの下位アドレスビットとして出力
する。したがって、カウント値がゼロである第１のサイ
クルにおいては、リード２５および３５上のＭＳＢの値
の結果として、メモリの半分１００−１の第１の場所
が、書き込み場所としてアドレスされると共に、メモリ
の半分１００−２の第１の場所が、読み出し場所として
アドレスされる。次のクロックパルスに対しては、カウ
ンタ１０は１に進み、その値は、リード２５を介して供
給されるＭＳＢの値と共に、メモリ１００のＷポート１
０１−１を、半分１００−１における次の格納場所にア
ドレスさせる。カウンタ１０の出力と、リード３５上の
ＭＳＢの値は、同様に、Ｒポート１０１−２を、半分１
００−２における次の格納場所にアドレスさせる。以
下、カウンタ１０の値がＭ／Ｓ、たとえば１０２４／２
に達するまで、同様のことが行われる。すなわち、最大
カウント回路１５は、下位アドレスとしてバス２０に出
力されたカウント値を、Ｍ／２の値と引き続き比較す
る。これらの値が互いに等しい場合、最大カウント回路
１５は、次のクロックパルスを使用してアドレスカウン
タ１０をクリアすると共にフリップフロップ５を切り替
え、それにより、次のシステムサイクルの間、Ｗポート
１０１−１をメモリ半分１００−２にアドレスせしめか
つＲポート１０１−２をメモリ半分１００−１−１にア
ドレスせしめる。それだけで、そのシステムサイクルの
間、システムデータ受信部（図示しない）は、メモリ半
分１０１−１からデータを受信し（読み出し）、システ
ムデータ供給部（図示しない）は、データをメモリ半分
１０１−２にロードする（書き込む）。次の第３のサイ
クルの間、受信部は、供給部がメモリ１０１−２に格納
したデータをロードせず、データ供給部は、新しいデー
タをメモリ半分１０１−１にロードする。
ＬＫを介して供給されるシステムクロックパルスをカウ
ントし、そのカウント値を、ＭＳＢの値で補われるメモ
リ読み出し／書き込みの下位アドレスビットとして出力
する。したがって、カウント値がゼロである第１のサイ
クルにおいては、リード２５および３５上のＭＳＢの値
の結果として、メモリの半分１００−１の第１の場所
が、書き込み場所としてアドレスされると共に、メモリ
の半分１００−２の第１の場所が、読み出し場所として
アドレスされる。次のクロックパルスに対しては、カウ
ンタ１０は１に進み、その値は、リード２５を介して供
給されるＭＳＢの値と共に、メモリ１００のＷポート１
０１−１を、半分１００−１における次の格納場所にア
ドレスさせる。カウンタ１０の出力と、リード３５上の
ＭＳＢの値は、同様に、Ｒポート１０１−２を、半分１
００−２における次の格納場所にアドレスさせる。以
下、カウンタ１０の値がＭ／Ｓ、たとえば１０２４／２
に達するまで、同様のことが行われる。すなわち、最大
カウント回路１５は、下位アドレスとしてバス２０に出
力されたカウント値を、Ｍ／２の値と引き続き比較す
る。これらの値が互いに等しい場合、最大カウント回路
１５は、次のクロックパルスを使用してアドレスカウン
タ１０をクリアすると共にフリップフロップ５を切り替
え、それにより、次のシステムサイクルの間、Ｗポート
１０１−１をメモリ半分１００−２にアドレスせしめか
つＲポート１０１−２をメモリ半分１００−１−１にア
ドレスせしめる。それだけで、そのシステムサイクルの
間、システムデータ受信部（図示しない）は、メモリ半
分１０１−１からデータを受信し（読み出し）、システ
ムデータ供給部（図示しない）は、データをメモリ半分
１０１−２にロードする（書き込む）。次の第３のサイ
クルの間、受信部は、供給部がメモリ１０１−２に格納
したデータをロードせず、データ供給部は、新しいデー
タをメモリ半分１０１−１にロードする。
【００１０】メモリ１００が、Ｍをたとえば８００に等
しくしたアプリケーションで使用され、かつメモリの総
数がたとえば１０２４であった場合は、図１に示される
ように、その場所のうちの２２４が使用されないだろう
ということに注意されたい。
しくしたアプリケーションで使用され、かつメモリの総
数がたとえば１０２４であった場合は、図１に示される
ように、その場所のうちの２２４が使用されないだろう
ということに注意されたい。
【００１１】本発明の原理にしたがって配置されたメモ
リシステムの一例が、図２に示されている。メモリ２０
０は、より詳細には、ＡＳＩＣ（図３）に配置された従
来のメモリであり、２nの累乗の倍数、たとえばＭ＝７
６８で内格納場所数から構成されている。したがって、
メモリ２００の各半分２００−１および２００−２は、
Ｍ／２＝３８４の場所からなり、これらの場所は、本発
明の態様にしたがってピンポン式にアクセスされる。特
に、データは、第１のシステムサイクルの間、メモリ２
００の偶数場所に書き込むことができると共に、メモリ
の奇数場所から読み出すことができる。同様に、データ
は、次のシステムサイクルの間、メモリ２００の偶数場
所から読み出すことができると共に、メモリの奇数場所
に書き込む（ロードする）ことができる。特に、このシ
ステムは、現在第１のシステムサイクルになっており、
フリップフロップ２０５の出力は０であり、これは、リ
ード２２５に書き込みアドレスの最下位ビット（ＬＳ
Ｂ）として出力され、ポート２０１−１に供給される。
インバータ２３０は、フリップフロップ２０５より供給
される出力を反転し、反転結果を読み出しポート２０１
−２に供給する。したがって、ＬＳＢとして０がポート
２０１−１に供給された場合、バイナリ１がＬＳＢとし
てポート２０１−２に供給され、また、ＬＳＢとして１
がポート２０１−１に供給された場合、バイナリ０がＬ
ＳＢとしてポート２０１−２に供給される。それによ
り、メモリ２００の２つの半分（奇数および偶数場所）
が修正されたピンポンモードで動作し、データは、上述
のように、偶数アドレスを有する格納場所に書き込まれ
ると共に、奇数アドレスを有するメモリ２００の場所か
ら読み出される。
リシステムの一例が、図２に示されている。メモリ２０
０は、より詳細には、ＡＳＩＣ（図３）に配置された従
来のメモリであり、２nの累乗の倍数、たとえばＭ＝７
６８で内格納場所数から構成されている。したがって、
メモリ２００の各半分２００−１および２００−２は、
Ｍ／２＝３８４の場所からなり、これらの場所は、本発
明の態様にしたがってピンポン式にアクセスされる。特
に、データは、第１のシステムサイクルの間、メモリ２
００の偶数場所に書き込むことができると共に、メモリ
の奇数場所から読み出すことができる。同様に、データ
は、次のシステムサイクルの間、メモリ２００の偶数場
所から読み出すことができると共に、メモリの奇数場所
に書き込む（ロードする）ことができる。特に、このシ
ステムは、現在第１のシステムサイクルになっており、
フリップフロップ２０５の出力は０であり、これは、リ
ード２２５に書き込みアドレスの最下位ビット（ＬＳ
Ｂ）として出力され、ポート２０１−１に供給される。
インバータ２３０は、フリップフロップ２０５より供給
される出力を反転し、反転結果を読み出しポート２０１
−２に供給する。したがって、ＬＳＢとして０がポート
２０１−１に供給された場合、バイナリ１がＬＳＢとし
てポート２０１−２に供給され、また、ＬＳＢとして１
がポート２０１−１に供給された場合、バイナリ０がＬ
ＳＢとしてポート２０１−２に供給される。それによ
り、メモリ２００の２つの半分（奇数および偶数場所）
が修正されたピンポンモードで動作し、データは、上述
のように、偶数アドレスを有する格納場所に書き込まれ
ると共に、奇数アドレスを有するメモリ２００の場所か
ら読み出される。
【００１２】カウンタ２１０は、従来通り、加算器ラッ
チ２１０−１と加算器２１０−２から構成され、Ｗポー
ト２０１―１とＲポート２０１−２のための上位アドレ
スを発生し、リードＣＬＫを介するラッチ２１０−１か
らのクロックパルスの受信に応じて１ビットだけ上位ア
ドレスを進める。アドレスのＬＳＢは、上述のように、
フリップフロップよりリード２２５を介して供給され
る。同様に、カウント値が０かつリード２２５上のＬＳ
Ｂが０である第１のサイクルにおいて、メモリ２００の
最初の偶数場所（アドレス００）が、書き込み場所とし
てアドレスされると共に、メモリ２００の最初の奇数場
所（アドレス０１）が、読み出し場所としてアドレスさ
れる。すなわち、データは、最初の場所にロードされ
（書き込まれ）、次の場所から読み出される。次のクロ
ックパルスの受信に基づき、ラッチ２１０−１のカウン
トは１だけ進められる。その時点では、メモリ２００の
第２の偶数場所（アドレス１０）が、書き込み場所とし
てアドレスされると共に、第２の奇数場所（アドレス１
１）が、読み出し場所としてアドレスされる。以下、カ
ウンタ２１０が最後の上位アドレスとして３８３をバス
２２０に出力するまで、同じことが繰り返され、それに
より、図３に示されるように、メモリ２００の３８３番
目＋０が書き込み場所としてアドレスされると共に、メ
モリ２００の３８３番目＋１が読み出し場所としてアド
レスされる。同様に、比較器２１５は、カウンタ２１０
が上位アドレスバス２２０に出力する各アドレスを、Ｍ
／２の値（この値は、この例では３８４と仮定される）
と比較する。バス２２０上の上位アドレスがＭ／２の値
と等しければ、次のクロックパルスにより、比較器２１
５は、フリップフロップ２０５をセットし、リード２２
５に出力されるＬＳＢの値を変更する。すなわち、ＬＳ
Ｂの値は、反対の状態に切り替えられる。それだけで、
現在と後続のクロックサイクルの間、（リード／バス２
４１で表される）システムデータ受信部は、偶数アドレ
スを有するメモリ１００場所からデータを受信し（読み
出し）、（リード２４０で表される）システムデータ供
給部は、奇数アドレスを有するメモリ２００場所にデー
タをロードし（書き込み）、以下図４に示すように行わ
れる。
チ２１０−１と加算器２１０−２から構成され、Ｗポー
ト２０１―１とＲポート２０１−２のための上位アドレ
スを発生し、リードＣＬＫを介するラッチ２１０−１か
らのクロックパルスの受信に応じて１ビットだけ上位ア
ドレスを進める。アドレスのＬＳＢは、上述のように、
フリップフロップよりリード２２５を介して供給され
る。同様に、カウント値が０かつリード２２５上のＬＳ
Ｂが０である第１のサイクルにおいて、メモリ２００の
最初の偶数場所（アドレス００）が、書き込み場所とし
てアドレスされると共に、メモリ２００の最初の奇数場
所（アドレス０１）が、読み出し場所としてアドレスさ
れる。すなわち、データは、最初の場所にロードされ
（書き込まれ）、次の場所から読み出される。次のクロ
ックパルスの受信に基づき、ラッチ２１０−１のカウン
トは１だけ進められる。その時点では、メモリ２００の
第２の偶数場所（アドレス１０）が、書き込み場所とし
てアドレスされると共に、第２の奇数場所（アドレス１
１）が、読み出し場所としてアドレスされる。以下、カ
ウンタ２１０が最後の上位アドレスとして３８３をバス
２２０に出力するまで、同じことが繰り返され、それに
より、図３に示されるように、メモリ２００の３８３番
目＋０が書き込み場所としてアドレスされると共に、メ
モリ２００の３８３番目＋１が読み出し場所としてアド
レスされる。同様に、比較器２１５は、カウンタ２１０
が上位アドレスバス２２０に出力する各アドレスを、Ｍ
／２の値（この値は、この例では３８４と仮定される）
と比較する。バス２２０上の上位アドレスがＭ／２の値
と等しければ、次のクロックパルスにより、比較器２１
５は、フリップフロップ２０５をセットし、リード２２
５に出力されるＬＳＢの値を変更する。すなわち、ＬＳ
Ｂの値は、反対の状態に切り替えられる。それだけで、
現在と後続のクロックサイクルの間、（リード／バス２
４１で表される）システムデータ受信部は、偶数アドレ
スを有するメモリ１００場所からデータを受信し（読み
出し）、（リード２４０で表される）システムデータ供
給部は、奇数アドレスを有するメモリ２００場所にデー
タをロードし（書き込み）、以下図４に示すように行わ
れる。
【００１３】好適には、本発明の一態様にしたがって、
メモリ２００の場所数は、２nの累乗の倍数になってい
ないが、それぞれのアプリケーションが要求し（すなわ
ち、、２で割ることができ）、ピンポンモードで動作す
るのを希望するほとんどどんなサイズでも良い。
メモリ２００の場所数は、２nの累乗の倍数になってい
ないが、それぞれのアプリケーションが要求し（すなわ
ち、、２で割ることができ）、ピンポンモードで動作す
るのを希望するほとんどどんなサイズでも良い。
【００１４】図５は、メモリ３００−１を除いて、メモ
リ３００−２および３００−３のサイズが２nの累乗の
倍数ではない、本発明のピンポンモードにしたがって各
々が動作する多数の異なるメモリを有するＡＳＩＣ３０
０の一例である。
リ３００−２および３００−３のサイズが２nの累乗の
倍数ではない、本発明のピンポンモードにしたがって各
々が動作する多数の異なるメモリを有するＡＳＩＣ３０
０の一例である。
【００１５】したがって、ここに示されている本発明
は、特定の実施例に関して説明されているが、当業者
は、ここに明確に示され説明されていないにもかかわら
ず、本発明の原理を具体化しかつその精神および範囲内
にある多くの他の配置を工夫することができることがわ
かる。たとえば、請求されている発明は、２nの累乗の
倍数のどれかである多くの場所を有するメモリと共に使
用することができる。また、メモリにアクセスするため
に生じるアドレスは、必ずしも順番になっている必要が
ない。さらに、メモリのサイズは、必ずしも２で割れる
必要がない。
は、特定の実施例に関して説明されているが、当業者
は、ここに明確に示され説明されていないにもかかわら
ず、本発明の原理を具体化しかつその精神および範囲内
にある多くの他の配置を工夫することができることがわ
かる。たとえば、請求されている発明は、２nの累乗の
倍数のどれかである多くの場所を有するメモリと共に使
用することができる。また、メモリにアクセスするため
に生じるアドレスは、必ずしも順番になっている必要が
ない。さらに、メモリのサイズは、必ずしも２で割れる
必要がない。
【図１】メモリの２つの半分が従来のピンポンモードで
使用されるメモリシステムの概略ブロック図である。
使用されるメモリシステムの概略ブロック図である。
【図２】本発明に原理にしたがって動作するメモリシス
テムの概略ブロック図である。
テムの概略ブロック図である。
【図３】前記動作の一例を示す図である。
【図４】前記動作の一例を示す図である。
【図５】多数の異なるメモリを搭載したＡＳＩＣの概略
ブロック図である。
ブロック図である。
Claims (7)
- 【請求項１】 予め決められた数の格納場所を有すると
共に読み出しポートおよび書き込みポートを有するメモ
リと、 第１のサイクルの間、それぞれの偶数値のアドレスが上
記書き込みポートに供給されかつそれぞれの奇数値のア
ドレスが上記読み出しポートに供給されるように、ま
た、次の第２のサイクルの間、それぞれの奇数値のアド
レスが上記書き込みポートに供給されかつそれぞれの偶
数値のアドレスが上記読み出しポートに供給されるよう
に、そして以後のサイクルについて同様のことが行われ
るように、それぞれ、上記メモリにデータを書き込み、
上記メモリからデータを読み出すために上記書き込みポ
ートおよび読み出しポートに供給される一連のアドレス
を発生する装置とからなるメモリシステム。 - 【請求項２】 請求項１記載のメモリシステムにおい
て、さらに、 前記一連のアドレスを発生する第１のアドレス発生器
と、 各々の前記サイクルのスタート時にそれぞれ反対のバイ
ナリ値に変更される相補的なバイナリ値を有する第１お
よび第２のビットを発生する第２のアドレス発生器とを
含み、 上記第１のビットは、前記書き込みポートに供給される
各アドレスに対して最下位ビットとして供給され、上記
第２のビットは、前記読み出しポートに供給される各ア
ドレスに対して最下位ビットとして供給されるメモリシ
ステム。 - 【請求項３】 請求項１記載のメモリシステムにおい
て、さらに、前記装置が発生する各アドレスを、前記予
め決められた数の１／２の値と比較し、上記比較が真で
ある場合に、第１のアドレスで前記一連のアドレスの発
生をスタートするように前記装置を初期化することによ
り前記サイクルを次の連続するサイクルに切り替える比
較器を含むメモリシステム。 - 【請求項４】 請求項１記載のメモリシステムにおい
て、前記メモリと装置はＡＳＩＣ上に集積されているメ
モリシステム。 - 【請求項５】 Ｍ＞１の場合のＭ個の格納場所を有する
メモリと、 第１のサイクルの間、データをデータ供給部から受信し
た時に、Ｍ個の格納場所のうち連続する奇数アドレスを
有するそれぞれの格納場所に格納し、データをデータ受
信部に運ぶために、Ｍ個の格納場所のうち連続する偶数
アドレスを有するそれぞれの格納場所からデータをアン
ロードする装置とからなるメモリシステム。 - 【請求項６】 予め決められた数の格納場所を有するメ
モリと、 第１のサイクルの間、データをデータ供給部から受信し
た時に、連続する格納場所のうちの奇数アドレスを有す
るそれぞれの格納場所に格納し、かつ連続する格納場所
のうち偶数アドレスを有するそれぞれの格納場所からデ
ータをアンロードし、アンロードされたデータをデータ
受信部に供給すると共に、第２のサイクルの間、データ
をデータ供給部から受信した時に、連続する格納場所の
うちの偶数アドレスを有するそれぞれの格納場所に格納
し、また連続する格納場所のうち奇数アドレスを有する
それぞれの格納場所からデータをアンロードして、アン
ロードされたデータをデータ受信部に供給し、そして以
後のサイクルについて同様のことを行う装置とからなる
メモリシステム。 - 【請求項７】 予め決められた数の格納場所を有するメ
モリと、 連続する各サイクルの間、上記メモリの上記場所の半分
の各アドレスに対応する連続するアドレスストリームと
して発生し、発生したアドレスを上記メモリの書き込み
ポートおよび読み出しポートに供給するアドレス発生器
と、 そのバイナリ値が各サイクルのスタート時に反対の値に
変わるビットを最下位ビットとして、メモリ書き込みア
ドレスとして書き込みポートに供給される上記発生した
アドレスの各々に加算すると共に、上記ビットの相補的
な値を最下位ビットとして、メモリ読み出しアドレスと
して読み出しポートに供給される上記発生したアドレス
の各々に加算する装置とからなるメモリシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US20457398A | 1998-12-03 | 1998-12-03 | |
| US09/204573 | 1998-12-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000173261A true JP2000173261A (ja) | 2000-06-23 |
Family
ID=22758483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11344007A Pending JP2000173261A (ja) | 1998-12-03 | 1999-12-03 | 修正されたピンポンモ―ドで動作するメモリ |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP1006435A1 (ja) |
| JP (1) | JP2000173261A (ja) |
| CA (1) | CA2287034A1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006293538A (ja) * | 2005-04-07 | 2006-10-26 | Renesas Technology Corp | 演算システム |
| US7366968B2 (en) | 2004-03-31 | 2008-04-29 | Nec Corporation | Data processing apparatus, and its processing method, program product and mobile telephone apparatus |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US9442846B2 (en) | 2009-03-17 | 2016-09-13 | Cisco Technology, Inc. | High speed memory systems and methods for designing hierarchical memory systems |
| US8266408B2 (en) | 2009-03-17 | 2012-09-11 | Memoir Systems, Inc. | System and method for storing data in a virtualized high speed memory system |
| US8433880B2 (en) | 2009-03-17 | 2013-04-30 | Memoir Systems, Inc. | System and method for storing data in a virtualized high speed memory system |
| WO2011075167A1 (en) | 2009-12-15 | 2011-06-23 | Memoir Systems,Inc. | System and method for reduced latency caching |
| CN113704362A (zh) * | 2021-11-01 | 2021-11-26 | 中科声龙科技发展（北京）有限公司 | 一种实现Equihash算法的芯片及方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1999
- 1999-10-21 CA CA 2287034 patent/CA2287034A1/en not_active Abandoned
- 1999-11-23 EP EP99309306A patent/EP1006435A1/en not_active Withdrawn
- 1999-12-03 JP JP11344007A patent/JP2000173261A/ja active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| CA2287034A1 (en) | 2000-06-03 |
| EP1006435A1 (en) | 2000-06-07 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050810 |