JPH10198597A - 直列的に提供されるデータストリームのためのレジスタ格納先を選択する方法 - Google Patents

Abstract

(57)【要約】 【課題】 直列的にシフトされるデータを複数のレジス
タ５１〜５６に時間およびスペース効率の良い方法で選
択的に入力できるようにする。 【解決手段】 イネーブル信号の第１の時間部分がバン
ク選択回路７４にバンク選択制御信号を提供するため肯
定されまたパルス化される。バンク選択情報を提供した
後、イネーブル１４が活性化されてレジスタ４０内の直
列入力データの格納を可能にする。データがデータ入力
１６を介してレジスタ４０に提供されている間に、監視
回路７２はレジスタ４０に全シーケンスデータを提供す
るのに必要なクロック１２の数を記録している。バンク
選択回路７４および監視回路７２によって提供されるデ
コード情報の組合わせはレジスタ５１〜５６が同じサイ
ズであってもレジスタ４０からのデータによって複数の
レジスタの内の１つに書き込みできるようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般的には集積回路
に関し、かつより特定的には時間およびスペース効率の
よい方法でレジスタにシリアルまたは直列データを提供
することに関する。

【０００２】

【従来の技術】集積回路のピンのカウント数、パッケー
ジングの寸法、およびコストを低減するためには、シリ
アルインタフェースを使用して集積回路の間でデータを
提供することが好都合である。しかしながら、シリアル
インタフェースは通常アドレスおよびデータ２進値の双
方が集積回路内におけるかなりの量の性能を消費する時
間順次的な方法で提供されることを必要とする。従っ
て、シリアル周辺インタフェースにおけるアドレスビッ
トの必要性を除去してシリアル通信期間のより大きな部
分がオーバヘッドよりはデータを通信するのに消費され
るようにするステップが取られてきた。

【０００３】シリアル周辺インタフェース（ＳＰＩ）に
おいてアドレスビットを避けるための１つの従来の技術
はバビン（Ｂａｂｉｎ）による米国特許第５，１４６，
５７７号に教示されている。この特許においては、デー
タはシリアルデータ入力ポートによって提供される。シ
リアルデータ入力ポートによって提供されるこのシリア
ルデータはデータシリアル・シフトレジスタに直列的に
シフトされる。データが該データシリアル・シフトレジ
スタにシフトされている間に、シリアルデータ全体を前
記データシリアル・シフトレジスタにシフト入力するの
に必要なクロックの数がリップルカウンタによってカウ
ントされる。リップルカウンタの最終的なカウント値は
もしシステム内のすべてのレジスタが異なるサイズであ
ればどのレジスタが直列的にシフトされたデータを受け
るかを決定するために使用することができる。例えば、
もしリップルカウンタがデータシフトシーケンスの終り
に８の値を含んでおれば、かつシステム内に８ビットの
レジスタのみが配置されておれば、前記シリアルシフト
レジスタに提供されるデータは該８ビットの内部レジス
タに提供されるべきことが容易に決定できる。もしリッ
プルカウンタが１６ビットを検出しかつシステムにおけ
る唯一のレジスタが１６ビット幅であれば、データは正
確に導くことができ、それによってデータビットのカウ
ントがアドレスビットの必要性を置き換えることにな
る。各レジスタは独自の数のデータビット容量を有する
から、データビットをカウントすることはシリアル通信
される付加的なアドレスビットの必要性なしに書き込ま
れるべきレジスタを決定する。

【０００４】

【発明が解決しようとする課題】しかしながら、システ
ムがより複雑になりかつ、例えば、２つの８ビットのレ
ジスタ（または任意の同じサイズの任意の２つのレジス
タ）を含む場合には、このクロックカウント方法は問題
のあるものとなる。もし２つまたはそれ以上のレジスタ
あるいは２つまたはそれ以上の組のレジスタが同じサイ
ズを有していれば、システムにシフト入力されるデータ
ビットの数が知られていても、複数の同じサイズのレジ
スタのどれがデータを受けるべきかに関して依然として
明確ではない。例えば、シリアルデータ入力と通信する
ことを必要とする４つの８ビットレジスタがある場合、
リップルカウンタが８のカウントを生成するという事実
は前記４つの８ビットレジスタのどれがデータを受ける
べきかを決定するための適切な指示ではない。

【０００５】さらに、シリアルデータ通信の前に、途中
で、あるいは後にシリアルアドレス通信を使用すること
は有利ではない。数多くのシリアル通信インタフェース
（ＳＣＩ）およびシリアル周辺インタフェース（ＳＰ
Ｉ）はビットがシリアル入力に固定された量またはパケ
ットのビットで提供されることを要求する。例えば、あ
るインタフェースは機能するために８ビットのセグメン
トがデータ入力へとユニット全体で直列的に提供される
ことを要求するかもしれない。これは２^８のレジスタを
アドレスするために８ビットが必要とされる限り問題は
ない。しかしながら、もし２つのレジスタのみがシステ
ム内にあり、従ってたった１ビットのアドレシングのみ
が必要であれば、依然としてアドレシングのために８ビ
ットが提供されなければならず、それによって大部分の
データプロセッサの並列の高周波動作と比較した場合す
でに低速であるインタフェースにおいて８ビットの内の
７ビットを浪費する。従って、通信ごとにセットされた
パケットまたはセットされた数のビットを必要とするデ
ータライン上のシリアルアドレスデコードを避けること
が性能を改善することになる。

【０００６】従って、より多くのレジスタが単一の集積
回路に集積され、これらのレジスタが同じサイズであり
かつシリアルデータインタフェースへのジョイントまた
は合同のアクセスを必要とするため、どのレジスタがシ
リアルなシフトデータを受けるかを決定する新しい方法
が開発される必要がある。この新しい方法は付加的なア
ドレスピンなしに機能しかつシリアル周辺インタフェー
ス（ＳＰＩ）の制約および改善された性能の要求のため
にデータターミナル上にアドレス値を直列的に提供する
必要性を避けることが必要である。

【０００７】

【課題を解決するための手段】一般に、本発明は集積回
路内で適切なレジスタにデータビットを含むデータのシ
リアルストリーム（ｓｅｒｉａｌ ｓｔｒｅａｍ）を提
供する装置および方法に関するものである。ここに教示
されるシリアルデータインタフェースはシリアル情報を
シリアルデータが提供される前または後にデータ入力に
添って通信される直列的に送信されるアドレスビットの
必要性なしに適切な格納レジスタに通信することができ
る。集積回路内の格納レジスタへの直列的に提供される
データの適切なルーティングは好ましい２レベルデコー
ド手順を使用して達成される。この２レベルデコード方
法においては、第１のレベルのデコードがイネーブル信
号またはチップ選択ライン上に直列的に提供される２進
シーケンスを監視することにより達成される。２レベル
または２次元デコードの第２のレベルはシフトレジスタ
にシフト入力されるデータエレメントの数をカウントす
ることにより達成される。シリアルシフトレジスタへデ
ータを入力するために使用されるクロック（またはデー
タビット）をカウントする間にイネーブル信号における
デコードを行うことにより、複数のレジスタの内の１つ
が入力データストリームを受けるために独自的に選択で
きる。前記複数のレジスタにおけるこれらのレジスタは
同じサイズのものであってもよくかつそれでもデコード
のチップ選択／イネーブル信号レベルを介して適切なデ
ータ格納のために選択される。さらに、チップ選択また
はイネーブル信号における符号化（ｅｎｃｏｄｉｎｇ）
は特定のサイズ（前記発明の背景で説明した８ビットの
ような）に限定されず、従ってオーバヘッドが低減され
る。

【０００８】さらに他の形式では、どのレジスタがシリ
アルシフトデータを格納するかの決定はシリアル周辺イ
ンタフェース（ＳＰＩ）のイネーブルラインまたはチッ
プ選択ライン上に直列的に提供される２進シーケンスを
監視するのみで行うことができる。この実施形態では、
データ入力に提供されるデータは時間効率のよい方法で
選択されたレジスタに導かれ、この場合レジスタは到来
ストリームのクロックカウントまたはデータビットのカ
ウントを行わなくても同じデータサイズのものとするこ
とができる。いくつかの実施形態では、イネーブル端子
またはチップ選択端子のデコード信号はその部分に到来
する実際のデータストリームと並列に生じることがで
き、それによって転送において観察される唯一の時間は
それがシリアルデータを転送するために必要とする時間
となる。この構成においては、フルデータの捕捉を可能
にするためにエッジが検出される場合に第１の装置によ
ってイネーブルがローにラッチされる必要があり、一方
他の装置はデスティネイションを捕捉しかつデコードす
るために変化するイネーブルを監視し続けるために使用
される。

【０００９】

【発明の実施の形態】説明の簡略化および明瞭化のため
に、図面に示された各要素は必ずしも比例した大きさで
描かれていないことが理解されるであろう。例えば、い
くつかの要素の寸法は明瞭化のために他の要素に対して
誇張されている。さらに、適切と考えられる場合には、
各図面の間で参照数字が反復されて対応するまたは同様
の要素を示している。

【００１０】本発明は図１〜図９を参照することにより
さらに明瞭に理解することができる。

【００１１】図１は、ブロック図形式で、集積回路（Ｉ
Ｃ）内で直列的にシフトされるデータを導くために使用
できる電気的システムを示している。図１は、上部左手
コーナに示されるように、３つの主要な入力信号を備え
ている。システムクロックは図１におけるクロック端子
１２を介して提供され、これはシステム内のラッチ、レ
ジスタ、フリップフロップ、その他を制御するためにク
ロック信号を提供する。データの直列ストリームはデー
タ入力端子１６を介して時間的に直列様式で提供するこ
とができる。データイネーブル信号はイネーブル端子１
４を介して提供され、従って集積回路はいつ有効なデー
タが端子１６上に提供されているかを通知されるように
なる。

【００１２】クロック端子１２およびイネーブル端子１
４はバンク選択回路７４に結合されている。さらに、ク
ロック１２およびイネーブル端子１４は図１のモニタま
たは監視回路７２に結合されている。バンク選択回路７
４および監視回路７２は２レベルまたは２次元デコード
を提供し、これはデータ入力端子１６によって提供され
る直列シフトデータがどこに最終的に格納されるべきか
を決定する（始めに、ＩＣへと到来するすべてのデータ
は直列的に図１のレジスタ４０に格納され、次に引き続
く動作によって該データを並列インタフェースを介して
前記２レベルデコードによって決定される最終のデステ
ィネイションレジスタ５１〜５６に格納されることにな
る）。バンク選択回路７４はイネーブル端子１４によっ
て直列的に提供される２進シーケンスを検出しかつデコ
ードする。短い２進シーケンスの１つの例は図７のシー
ケンス２００によって示されている。イネーブル端子１
４によって提供されるこの２進シーケンスはバンク選択
回路７４によって検出されかつ処理されて図１に示され
る１つまたはそれ以上のバンク選択制御信号を提供す
る。イネーブル端子１４上に２進シーケンスを提供した
後、シリアルデータがデータ入力端子１６を介して提供
される。このデータはイネーブル１４が活性化されある
いはアクティベイトされている限りクロック信号１２を
使用してレジスタ４０へとクロック入力される（イネー
ブルは図１および図７においてはアクティブローである
が、他の実施形態ではアクティブハイとすることもでき
る）。データが端子１６を通して転送されているこの活
性化された状態の間に、レジスタ４０へとデータを転送
するために使用される端子１２上のクロックサイクルの
数が回路７２によって監視される。

【００１３】第１の実施形態では、前記監視回路７２は
端子１６上のデータの直列ストリームをレジスタ４０へ
と完全に格納するために必要とされるすべてのクロック
サイクルをカウントする。言い換えれば、イネーブル信
号がアクティブローである限り、クロックの数はカウン
タ２０へとカウントされる。例えば、データ端子上に提
供されるデータが８ビットのデータである場合は、前記
イネーブルはデータの８ビット全体が端子１６上に提供
されるまで活性化される。データの８ビットの各々はク
ロック１２からの単一のクロックサイクルによってクロ
ッキングまたは刻時される。従って、イネーブルが活性
化されている間に生じるクロックサイクルの数をカウン
トすることにより、監視回路７２はデータ入力端子１６
を介して提供されるデータビットの数を決定することが
できる。

【００１４】１つの形式で、リップルカウンタはデータ
クロックサイクルのみをカウントするように構成できる
が、直列シーケンスクロックサイクルもまたかつ依然と
して適切な格納先またはデスティネイションレジスタを
決定することに注目することが重要である。例えば、イ
ネーブル１４によって提供される２進シーケンスは２つ
のクロックサイクルでありかつ提供されるデータ部分は
８ビット、１６ビットまたは２４ビットの内の１つであ
ると仮定する。カウンタ２０は１０，１８または２６の
値を格納するよう設計することができ（これはデータと
デコードシーケンス長さを加えたものである）、または
２進デコードシーケンスが提供される場合に時間期間を
無視することにより８，１６または２４を格納するため
に使用できる。いずれの場合も、デコーダからの最終的
な結果は同じであり、カウントされたビットはデコーダ
論理３０がデータを受信すべきレジスタのサイズを決定
できるようにする。

【００１５】リップルカウンタ２０によってカウントさ
れるクロックサイクルの数は図１のデコーダ３０に提供
される。デコーダ３０は次にリップルカウンタ２０から
の５ビットのカウント値をデコードしかつカウンタ２０
によって提供されたカウント値に応じてデコーダ出力信
号Ｚ１，Ｚ２またはＺ３の１つを活性化する。イネーブ
ルされたとき、Ｚ１信号はデータが８ビットレジスタに
提供されたことを示す。イネーブルされたとき、Ｚ２信
号はデータが１６ビットレジスタに提供されたことを示
す。イネーブルされたとき、Ｚ３信号はデータが２４ビ
ットレジスタに提供されたことを示す。従って、監視回
路７２は１つのアクティブな出力を提供し、前記レジス
タ選択制御信号の１つがターミナル１６を通るデータの
転送の完了に応じて活性化される。バンク選択制御信号
およびレジスタ選択制御信号も、いっしょに、複数のＡ
ＮＤゲート３１〜３３、および３６〜３８に提供されて
レジスタ５１〜５６へロード信号を提供する。ＡＮＤゲ
ート３６〜３７は第１のバンクまたは第１の組のレジス
タ５７に結合されている。ＡＮＤゲート３１〜３３は第
２のバンクまたは第２の組のレジスタ５９に結合されて
いる。第１のバンクのレジスタ５７は３個のレジスタ５
４，５５および５６を含んでいる（３個は一例として使
用されかつより多いあるいはより少ないレジスタを他の
実施形態において使用することができる）。レジスタ５
４は８ビットのデータを格納する容量を有するレジスタ
である。図１のレジスタ５５は１６ビットのデータを格
納する容量を有するレジスタである。図１のレジスタ５
６は２４ビットのデータを格納する容量を有するレジス
タである。

【００１６】１実施形態では、レジスタ５４は集積回路
１０内の第１の位相同期ループ（ＰＬＬ）（図示せず）
のための制御レジスタである８ビットのレジスタであ
る。この実施形態では、ロードレジスタ５５は集積回路
１０内の前記第１の位相同期ループ（ＰＬＬ）（図示せ
ず）の動作を制御する基準レジスタである。また、この
実施形態において、レジスタ５６は集積回路１０に配置
された前記第１の位相同期ループ（ＰＬＬ）の動作を制
御するための電圧制御発振器（ＶＣＯ）の分周器レジス
タである。従って、３つのレジスタ５４〜５６の集まり
は１実施形態においてＩＣ内の第１のＰＬＬの動作を集
合的に制御するために使用される。

【００１７】レジスタ５１〜５３はレジスタ５４〜５６
と同様のものである。例えば、レジスタ５１はレジスタ
５４と同様に８ビットのデータを格納する容量を有す
る。レジスタ５２はレジスタ５５と同様に１６ビットの
データを格納する容量を有する。レジスタ５３はレジス
タ５６と同様に２４ビットのデータを格納する容量を有
する。従って、１実施形態では、レジスタ５１〜５３は
集積回路１０内の前記第１の位相同期ループ回路（図１
には示されていない）と共に配置された第２の位相同期
ループ（ＰＬＬ）回路（図１には示されていない）を制
御するために使用することができる。

【００１８】図１は、データ入力（ｄａｔａ ｉｎ）と
名付けられたシリアル入力および２４ビットを有する並
列出力を有するシリアルシフトレジスタ４０を示してい
る（より大きなレジスタに対しては２４ビットより多く
を必要とする）。このシフトレジスタ４０はターミナル
１２におけるクロックサイクルに応答してデータ入力１
６からの到来する時間シリアルなデータストリームを格
納する。イネーブルが活性化されている間に、シリアル
データは端子１６を介してレジスタ４０に提供され、か
つ監視回路７２は前に述べたようにクロックのカウント
を行ってイネーブルが不活性にされた（ｄｅａｃｔｉｖ
ａｔｅｄ）ことによりデータシフトが完了した後にデー
タシフトレジスタ４０内に格納されるデータビットの数
を決定する。

【００１９】図１はシフトレジスタ５０と直列に結合さ
れた付加的なシリアルデータ装置６０および７０を示し
ている。装置６０および７０は数多くのシリアルシフト
装置がシフトレジスタ４０と直列に結合できあるいは直
列に縦続接続できる（ｃａｓｃａｄｅｄ）ことを示して
いる。ゲート３５およびデコーダ３０の最大カウント信
号はこのシリアル動作を行うことができるようにする。

【００２０】図１の回路の動作は次の通りである。ター
ミナルまたは端子１６からレジスタ５１〜５６の１つに
データ転送を開始するために、イネーブル信号が使用さ
れて該転送を開始する。始めに、該イネーブル信号は短
い時間シリアルな２進シーケンスによってパルス化また
は肯定されあるいはトグルされる（図７を参照）。この
時間シリアルな２進シーケンスはバンク選択回路７４に
よって検知され、該バンク選択回路７４は図２を参照し
てさらに詳細に説明する。この２進シーケンスは図１の
バンク選択制御信号を介して図１におけるバンク５９ま
たはバンク５７のいずれか１つを選択する。図１には２
つのバンクが示されているが、イネーブル端子１４にお
けるより長い２進シーケンスを使用することにより２つ
より多くのバンクのレジスタの間で選択するためにバン
ク選択回路を拡張することも可能なことに注意を要す
る。２進シーケンスがＣＰＵのビットセットおよびピッ
トクリア命令を介してイネーブル信号１４上に提供され
た後、イネーブル信号は完全に活性化され（すなわち、
以後は２進シーケンスを提供せずデータ入力の期間の間
常にアクティブローとする）かつデータは端子１６を介
して受信される。

【００２１】データはクロック１２からのクロックサイ
クルを介してシフトレジスタ４０へとクロック入力され
る。データ１６をシフトレジスタ６０へとシフトするた
めに使用されるこれらのクロックサイクル１２はリップ
ルカウンタ２０によってカウントされる。いったんイネ
ーブルが不活性にされると、カウンタ２０のカウント値
はデコードされて図１におけるデコーダ３０からレジス
タ選択制御信号出力を提供し、かつリップルカウンタは
ＮＯＲゲート３５を介してリセットされる。この時点
で、データは完全にレジスタ４０内にシフトされかつ並
列インタフェースを介してレジスタ５１〜５６の入力に
おいて利用可能である。前記バンク選択制御信号および
レジスタ選択制御信号を提供することはゲート３１〜３
３および３６〜３８の１つが活性化されて図１の６個の
レジスタの内の１つにアクティブなロード信号を提供で
きるようにする。従って、図１におけるデコードプロセ
スは２次元的または２レベルのデコードプロセスであ
り、それはバンク選択回路７４は２つのバンク５７およ
び５９の内の１つを選択し、一方監視回路７２は選択さ
れたバンク内のどのレジスタがレジスタ４０に格納され
たデータによって書き込まれるかを選択するからであ
る。

【００２２】図２は、図１のバンク選択回路７４をより
詳細に示す。バンク選択回路７４はＤフリップフロップ
９０および１対のＤフリップフロップ９４および９５を
備えている。図２は図１のゲート３１〜３３および３６
〜３８の出力のすべてをＯＲゲート入力として受信しか
つリセット信号をフリップフロップ９０，９４および９
５に提供するリセットＯＲゲート９３を示している。

【００２３】図６のイネーブルシーケンスは図２の回路
において使用されてバンク２（図１のバンク５９）を非
選択に保つ一方でバンク１（図１のバンク５７）を選択
する。始めに、図６においてイネーブル信号はインアク
ティブハイ（ｉｎａｃｔｉｖｅ ｈｉｇｈ）でありかつ
どのような方法であれトグルはしていない。さらに、フ
リップフロップ９０，９４および９５はすべてリセット
され（ゲート９３はパワーアップに応じてリセットされ
るよう設計できる）、従って双方のバンク選択制御信号
１および２はローでありかつ不活性である。図６の左側
部分において、イネーブルはアクティブローに移行す
る。しかしながら、フリップフロップ９０はフリップフ
ロップ９０へのクロック入力の立上りエッジにおいての
みＤ入力に際してＶＤＤ値をラッチする。従って、フリ
ップフロップ９０の出力Ｑはイネーブル１４の立下りエ
ッジにおいて（前のリセットのため）ローに留まってい
る。その後のバンク選択をイネーブルするためにイネー
ブル１４において短時間のオールゼロ２進シーケンスが
提供された後に（バンク１はその後デフォールトにより
選択されるが、それはフリップフロップ９０が変更され
ないからである）、クロック１２は図６に示されるよう
にトグルを開始する。クロック１２がトグルを開始した
とき、論理“１”がフリップフロップ９４にラッチさ
れ、一方論理“０”がインバータ９２のためフリップフ
ロップ９５にラッチされ、それによってバンク１を選択
する（図１のバンク５７）。従って、図１のレジスタ４
０へとデータをクロッキングする作用はまたどのバンク
が直列的に提供されるデータによって書き込まれるべき
かを選択する。バンクが今や選択されているにもかかわ
らず、データは図１のゲート３１〜３３および３６〜３
８からの肯定された信号に応じてレジスタ５１〜５６の
１つにのみ書き込まれ、これらの信号はイネーブルがハ
イに移行し（不活性にされ）、バンク選択がハイであ
り、かつデコーダ３０の１つの出力Ｚ１〜Ｚ３がハイで
ある場合にのみイネーブルされる。イネーブル１４は図
６におけるデータのクロッキングの間ローであるから、
バンク信号が活性化されても、図１のレジスタ４０への
シリアルシフトデータ入力動作の間は図１のレジスタ５
１〜５６のいずれにもデータはラッチされない。レジス
タ４０への入力データへのＣＬＫ１２のトグルの反復も
またフリップフロップ９４および９５への安定した値を
クロッキングするために続けられる。従って、バンク選
択制御信号は図１のレジスタ４０へのデータシフト動作
に関連する反復されるクロックの間に逆にまたは不利に
変更されることはない。

【００２４】いったんデータが完全に図１のレジスタ４
０にシフトされると、ＣＬＫはトグルを停止する。さら
に、クロックがトグルを停止した後、イネーブルが図６
の右側部分においてインアクティブハイにされる。この
時点で、イネーブルはハイでありバンクの１つがフリッ
プフロップ９４〜９５を介して選択され、かつデコーダ
３０の１つの出力がアクティブかつ安定になる。従っ
て、図１のレジスタ５４〜５６の１つが該レジスタ５４
〜５６の１つの「ロード」入力においてポジティブゴー
イングエッジを介してレジスタ４０の内容を含むよう書
き込まれる。

【００２５】図７のイネーブルシーケンスは図２の回路
において使用されバンク１（図１のバンク５７）を非選
択に保つ一方でバンク２（図１のバンク５９）を選択す
る。始めに、イネーブル信号は図７においてインアクテ
ィブハイでありかついずれの方法でもトグルしていな
い。さらに、フリップフロップ９０，９４および９５は
全てリセットされ（ゲート９３はパワーアップに応じて
リセットされるよう設計できる）、したがって両方のバ
ンク選択制御信号１および２はローでありかつ不活性状
態とされまたはデアクティベイトされている。図７の左
手部分において、イネーブルはアクティブローに移行す
る。しかしながら、フリップフロップ９０はフリップフ
ロップ９０へのクロック入力の立上りエッジにおいての
みＤ入力におけるＶＤＤ値をラッチする。したがって、
フリップフロップ９０の出力Ｑはポイント２０３におい
てイネーブル１４の立下りエッジに際して（前のリセッ
トにより）ローに留まっている。ポイント２０３からポ
イント２０４への立上りエッジは図７のイネーブル１４
において遭遇する。この立上りエッジはフリップフロッ
プ９０に論理“１”を格納する。図７のポイント２０４
からポイント２０５への立下りエッジはフリップフロッ
プ９０のＱ出力において提供される論理“１”を変更し
ない。クロック１２は今やデータをレジスタ４０へと捕
捉するためにトグルを始める。クロック１２がトグルを
始めた時、論理“１”がフリップフロップ９５へとラッ
チされ、一方論理“０”がインバータ９２を介してフリ
ップフロップ９４へラッチされ、それによってバンク２
（図１のバンク５９）を選択する。したがって、データ
を図１のレジスタ４０へとクロッキングする作用はまた
直列に提供されるデータとともにどのバンクが書き込ま
れるべきかを選択する。バンクがいまや選択されても、
データは図１のゲート３１〜３３および３６〜３８から
の肯定された信号に応じてレジスタ５１〜５６の１つに
書き込まれるのみであり、これらの信号はイネーブルが
ハイに移行し（不活性とされ）、バンク選択がハイであ
り、かつデコーダ３０の１つの出力Ｚ１〜Ｚ３がハイで
ある場合にのみイネーブルされる。イネーブル１４は図
６のデータのクロッキングの間ローであるから、バンク
信号が活性化またはアクティベイトされていなくても図
１のレジスタ４０への直列シフトデータ入力動作の間に
図１のレジスタ５１〜５６のいずれにもデータはラッチ
されない。レジスタ４０への入力データに対するＣＬＫ
１２の反復されるトグルはまた安定な値をフリップフロ
ップ９４および９５へとクロッキングし続ける。したが
って、バンク選択制御信号は図１のレジスタ４０へのデ
ータシフト動作に関連する反復されたクロックの間に逆
に変更されることはない。

【００２６】いったんデータが完全に図１のレジスタ４
０へとシフトされると、ＣＬＫ１２はトグルを停止す
る。さらに、クロック１２がトグルを停止した後、イネ
ーブルが図６の右側部分においてインアクティブハイに
される。このポイントで、イネーブルはハイであり、バ
ンクの１つがフリップフロップ９４〜９５を介して選択
され、かつデコーダ３０の１つの出力がアクティブであ
りかつ安定してする。したがって、図１のレジスタ５１
〜５３の１つがレジスタ５１〜５３の１つの「ロード」
入力においてポジティブゴーイング・エッジを介してレ
ジスタ４０の内容を含むよう書き込まれる。ゲート３１
〜３３および３６〜３８の出力が前記ポジティブゴーイ
ングのレジスタ書き込みエッジの後にバンク選択回路７
４を通るフィードバック経路により短い時間の間のみハ
イに留まっていることに注目することが重要である。図
１のゲート３１〜３３および３６〜３８の出力は図２の
ＯＲゲート９３に提供され、該ＯＲゲート９３は図１の
ゲート３１〜３３および３６〜３８の１つから立上りま
たはポジティブゴーイング・エッジが提供された後に図
２のフリップフロップを急速にリセットする。したがっ
て、図２は２つのバンクのレジスタの間で選択を行なう
回路を示している。

【００２７】図３は、図１に示されるシステムの別の実
施形態を示す。図３における回路の全ては監視回路７２
の内容を除き図１に示されたものと同じである。図３の
監視回路７２内にはジョンソンカウンタ（Ｊｏｈｎｓｏ
ｎ ｃｏｕｎｔｅｒ）を形成する複数のフリップフロッ
プ７６〜８０が示されている。ジョンソンカウンタは図
１の回路７２に示されるリップルカウンタ２０、デコー
ダ３０およびゲート３５を置換える。イネーブル１４が
インアクティブハイである場合、フリップフロップ７６
および７８はクリアされ、一方フリップフロップ８０は
セットされる。いったんイネーブルがアクティブローに
移行すると、データ１６をレジスタ４０内へラッチし、
かつ回路７２内のジョンソンカウンタをクロッキングす
るクロックサイクルが端子１２上に生じるに応じて、フ
リップフロップはセットビットをフリップフロップ８０
からフリップフロップ７６を通り８０へと巡回して回転
させ始める。バンク選択２進シーケンスがイネーブル１
４によって提供されている間に、図３の回路７２のジョ
ンソンカウンタはイネーブルライン上の２進シーケンス
の進行の間に１回またはそれ以上スタートされかつリセ
ットされる。２進シーケンスの間のこのスタートおよび
リセットは不安定な（ｅｒｒａｔｉｃ）データをロード
ゲート３１〜３３および３６〜３８に送ることになる。
しかしながら、バンク選択回路７４からの信号は不活性
とされこの不安定なデータがＮＡＮＤゲート３１〜３３
および３６〜３８を通って進むのを防止するから、この
不安定なデータは問題にはならない。回路７２が到来す
るデータビットを処理しかつ状態を変えている間は、イ
ネーブルはローになるであろう。したがって、バンク選
択が決定されかつセットされた後に、データを入力する
ためのローのイネーブル信号は回路７２がデータを入力
するために使用するクロック信号を処理している間にＮ
ＡＮＤゲート３１〜３３および３６〜３８が悪いロード
信号を受け渡すのを防止する。したがって、イネーブル
がローである限り、バンク選択の１つが活性化されかつ
回路７２からの３つの出力の内の１つが活性化されるこ
とによりイネーブルがハイに移行するまで図３のレジス
タ５１〜５６においてはラッチは生じない。したがっ
て、レジスタ５１〜５６の１つは図７のポイント２０１
においてラッチされることになる。

【００２８】レジスタ４０内に２進ビットをラッチする
ために使用される各々のクロックサイクルに対し、レジ
スタ８０において始めに生成されたセットビットはフリ
ップフロップ７６〜８０の巡回ループ内の次のレジスタ
に巡回的に移動される。例えば、ターミナル１６から最
初のデータ要素をクロッキングする第１のクロックサイ
クルはレジスタ８０における論理“１”をレジスタ７６
にシフトする。データ１６をレジスタ４０にラッチする
ターミナル１２上で遭遇する第２のクロックはこのセッ
トビットをフリップフロップ７６からフリップフロップ
７８へとシフトする。このプロセスは図３のレジスタ４
０内にデータビットをラッチするために使用されるそれ
ぞれのクロックに対して続けられる。

【００２９】８ビットのデータ値がターミナル１６によ
って提供されかつ８つのクロックを介してレジスタ４０
にラッチされた時、始めにフリップフロップ８０におい
て生成されたセットビットは図３のフリップフロップ７
８内で巡回を停止する（すなわち、８／３の余りは２で
ある）。したがって、フリップフロップ７８の出力はバ
ンク選択回路７４によって選択された８ビットのレジス
タ５１および５４の内の１つの中での格納をイネーブル
するために使用される。フリップフロップ８０において
生成させたセットビットは１６ビットのデータ値がシフ
トレジスタ４０にシフト入力された時にフリップフロッ
プ７６内で巡回を停止する（すなわち、１６／３の余り
は１である）。したがって、フリップフロップ７６の出
力はバンク選択回路７４によって選択された１６ビット
のレジスタ５２または５５の内の１つへの格納をイネー
ブルするために使用される。最後に、始めにフリップフ
ロップ８０にあったセットビットは一連の２４のデータ
ビットがシフトレジスタ４０へシフトされた後に同じフ
リップフロップ８０内に最終的に存在することになる
（すなわち、２４／３の余りは０である）。したがっ
て、フリップフロップ８０の出力はバンク選択回路７４
によって選択されるレジスタ５３および５６の内の１つ
の中にデータをラッチするために使用される。したがっ
て、図３の回路はカウンタおよびイネーブル−出力−ラ
ッチドデコーダを使用して図１において導入された２次
元デコード機構に対しややよりコンパクトな解決を与え
る。

【００３０】図４は、図１〜図３に示されたものに対し
さらに別の実施形態を示す。図１〜図３に示されたバン
ク選択およびレジスタ選択を使用する上で２次元デコー
ドシーケンスを行なう代りに、図４は１次元選択プロセ
スを示している。言い換えれば、図４は複数のレジスタ
の内の１つがイネーブル１４において直列的に提供され
る２進コードシーケンスを監視することによってのみ選
択されそれによって図４の回路はデータクロックまたは
シフトレジスタにシフトされるデータエレメントをカウ
ントするために何等の回路も要求しない。したがって、
図４においては図１および図３の監視回路７２と類似す
る回路は無い（この回路は図４では必要とされない）。

【００３１】図４は、図１および図３に示されるのと同
じクロック１２、イネーブル１４およびデータ入力１６
の各入力を含んでいる。しかしながら、図１および図３
の監視回路７２および７４は図４では単一のレジスタ選
択回路９６に置換えられている。レジスタ選択回路９６
は複数のレジスタ選択制御信号を複数のレジスタの各々
に提供する（図４では３つが示されているが、イネーブ
ル１４に到来する２進シーケンスを長くすることにより
数多くのレジスタを設けることができる）。こられの制
御信号は複数のＡＮＤゲート１０３．９７および９８に
提供される。ゲート１０３．９７および９８はロード信
号を複数のロードレジスタ９９〜１０１に提供する。入
力データターミナル１６は図１および図３に示されたの
と同様の方法でシフトレジスタ１０２に直列的に結合さ
れている。さらに、同じ直列的に結合された装置６０お
よび７０が図１および図３に示されているように図４に
示されている。

【００３２】前に述べたように、図４は複数のレジスタ
９９〜１０１の内のどのレジスタがシフトレジスタ１０
２に提供されるデータを格納すべきかを決定する１次元
デコードプロセスを示している。どのロードレジスタが
選択されるかの決定はレジスタ選択回路９６によって排
他的に行なわれる。

【００３３】レジスタ選択回路９６はさらに図５に示さ
れている。該レジスタ選択回路９６はイネーブル信号１
４を監視して該イネーブル１４の立上りエッジの特定の
数を検出することによりデータ転送を開始する。データ
転送を始めるためにイネーブル信号１４はデータがデー
タ入力１６に提供される前に２進シーケンスを提供す
る。この２進シーケンスは立上りエッジを含み、該立上
りエッジは回路９６で監視されて図４に示されるレジス
タ選択制御信号を提供する。図５の回路は図４に示され
るように３つまでのレジスタ９９〜１０１の選択を可能
にする。

【００３４】回路９６はジョンソンカウンタとして構成
された第１の組のレジスタ１０４〜１０６を有する。始
めに、イネーブル１４はアイドルまたはオフ状態であ
り、この場合、イネーブルは非肯定値（ｄｅａｓｓｅｒ
ｔｅｄ ｖａｌｕｅ）または論理“１”を絶えず提供す
る。したがって、フリップフロップ１０５〜１０６はリ
セット状態にあり、一方フリップフロップ１０４はセッ
ト状態にあり、この場合この１００状態はイネーブル１
４によって提供される一定の論理“１”によって乱され
ることはない。エンコーディングを開始するため、エン
コードライン１４にゼロが始めに提供される。このゼロ
に続きゼロ〜２の立上りエッジが続く。もしイネーブル
１４におけるゼロの立上りが検出されれば、フリップフ
ロップ１０４は論理“１”を保持する。もし１の立上り
エッジが検出されれば、フリップフロップ１０５は３つ
のフリップフロップ１０４〜１０６の間で論理“１”の
みを含むことになる。もし２つの立上りエッジが検出さ
れれば、フリップフロップ１０６は３つのフリップフロ
ップ１０４〜１０６の間で論理“１”のみを含むことに
なる。論理“１”を含むフリップフロップは図４の３つ
のレジスタ９９〜１０１の内のどれが、図２フリップフ
ロップ９４〜９５と同様のフリップフロップ１０７〜１
０９へと１をイネーブルした論理“１”をラッチするこ
とにより、書き込みのために選択されるかを決定する。

【００３５】したがって、図５はデータを図４の３つの
レジスタ９９〜１０１に選択的にロードするために使用
できるあるいはより多くのフリップフロップを使用する
ことによって図４よりさらに複雑な回路のために使用す
ることができる回路を示している。一般にイネーブル１
４によって始めに提供される２進シーケンス（立上りエ
ッジ）はどのレジスタがシフトレジスタ１０２に直列的
にシフトされる最終的なデータを格納するかを選択す
る。

【００３６】図６にはイネーブル１４およびクロック１
２を含むタイミング図が示されている。イネーブル１４
はここで示されたシフトレジスタに適切な長さのデータ
値を提供するために必要なＮクロックサイクルの期間全
体の間ローに留まっている。例えば、８ビットのデータ
値に対してはＮ＝８であり、２４ビットのデータ値に対
してはＮ＝２４であるなどとなる。図６は図１〜図５の
内の１つまたはそれ以上の動作を説明するために前に使
用された。

【００３７】図７にはイネーブル１４およびクロック１
２を含むタイミング図が示されている。データライン上
のシリアルアドレシングは多くのＳＰＩおよびＳＣＩの
制約があると可能ではないから、データ受信フェーズ２
０６の前にイネーブルライン１４上にエンコーディング
シーケンス２００が設けられている。イネーブルシーケ
ンス２００の発生の間に、１つまたはそれ以上のポイン
ト２０２，２０３，２０４，２０５等に位置する値は図
１〜２、図３、または図４〜図５に示された３つの実施
形態の１つで示されたように、ラッチされかつ処理され
る。図７は図１〜図５の回路を説明するために前に使用
されている。

【００３８】

【発明の効果】したがって、本発明によれば、ＩＣ内へ
とデータを直列的に走査する（ｓｃａｎｎｉｎｇ）ため
の方法および装置が提供されたことが明らかである。本
発明が特定の実施形態に関して説明されかつ示された
が、本発明はこれらの例示的な実施形態に限定されるも
のでないと考える。当業者は本発明の精神および範囲か
ら離れることなく修正および変更を行なうことが可能な
ことを認識するであろう。例えば、ここでは８ビット、
１６ビットおよび２４ビットのレジスタが説明された
が、任意のサイズのレジスタを使用できることは明らか
である。ここで示されたレジスタは任意の機能のために
使用できる。ここで示されたレジスタは任意の数のバン
クその他に構成することができる。ここではジョンソン
カウンタが示されたが、このカウンタはグレイコードカ
ウンタ、２進カウンタ、状態マシン、または他の回路と
置換えることができる。したがって、この発明は添付の
特許請求の範囲に含まれる全ての変更および修正を含む
ものと考える。

【図面の簡単な説明】

【図１】本発明に係わる、２つまたはそれ以上のレジス
タが同じサイズである複数のレジスタの内の１つにデー
タを直列的に提供するためのシステムを示すブロック図
である。

【図２】本発明に係わる、図１のバンク選択回路のより
詳細な構成を示すブロック図である。

【図３】本発明に係わる、図１に示された回路の別の実
施形態を示すブロック図である。

【図４】本発明に係わる、図１および図３に示されたシ
ステムのさらに他の実施形態を示すブロック図である。

【図５】本発明に係わる、図４のレジスタ選択回路を示
すブロック図である。

【図６】本発明に係わる、図１、図３および図４の内の
１つまたはそれ以上において示されたシステムの動作方
法を示すタイミング図である。

【図７】本発明に係わる、図１、図３および図４の内の
１つまたはそれ以上において示されたシステムの動作方
法を示すタイミング図である。

【符号の説明】

１２ クロック端子 １４ イネーブル端子 １６ データ入力端子 ２０ リップルカウンタ ３０ デコーダ ４０ シフトレジスタ ３１，３２，３３，３６，３７，３８ ＡＮＤゲート ３５ ＯＲゲート ５１，５２，…，５６ レジスタ ６０，７０ 付加的なシリアルデータ装置 ７２ 監視回路 ７４ バンク選択回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 直列的に提供されるデータストリームの
   ためのレジスタ格納先を選択する方法であって、 第１の組のレジスタ（５４，５５，５６）を提供する段
   階であって、該第１の組のレジスタはＮを有限の正の整
   数としてビット長さＮの第１のレジスタおよびＭを有限
   の正の整数でありかつＮがＭに等しくないものとしてビ
   ット長さＭの第２のレジスタを備えるもの、 第２の組のレジスタ（５１，５２，５３）を提供する段
   階であって、前記第２の組のレジスタはビット長さＮの
   第１のレジスタおよびビット長さＭの第２のレジスタを
   備えるもの、 イネーブル信号（１４）を提供する段階であって、該イ
   ネーブル信号は選択的にパルス化されて前記第１の組の
   レジスタ（５７）または前記第２の組のレジスタ（５
   ９）のいずれか１つを選択可能であり、前記第１の組の
   レジスタまたは前記第２の組のレジスタの内の選択され
   たいずれか１つは選択された組のレジスタであり、そし
   て直列的に提供されるデータストリーム（１６）を提供
   する段階であって、前記直列的に提供されるデータスト
   リーム内のビットの数が検出され、前記直列的に提供さ
   れるデータストリーム内のビットの数は前記直列的に提
   供されるデータストリームを含めるために書き込まれる
   べき前記選択された組のレジスタ内の選択されたレジス
   タを識別する（７２）もの、 を具備することを特徴とする直列的に提供されるデータ
   ストリームのためのレジスタ格納先を選択する方法。
2. 【請求項２】 前記直列的に提供されるデータストリー
   ムを提供する段階は、 巡回シフトレジスタ（２０）を使用することにより前記
   直列的に提供されるデータストリーム内のビットの数を
   監視し、それによって前記直列的に提供されるデータス
   トリームの入力シフトの後に、前記巡回シフトレジスタ
   におけるイネーブルされたビットの数が前記選択された
   組のレジスタ内の選択されたレジスタを決定する段階、 を具備することを特徴とする請求項１に記載の方法。
3. 【請求項３】 直列的に提供されるデータストリームの
   ためのレジスタ格納先を選択する方法であって、 複数のレジスタ（５７，５９）を提供する段階、 イネーブル信号（１４）を提供する段階であって、該イ
   ネーブル信号はある期間の間選択的にパルス化されて前
   記直列的に提供されるデータストリームが提供される前
   に２進シーケンスを提供するもの、 前記２進シーケンス（７２）を処理して前記複数のレジ
   スタの内の選択されたレジスタ（５１〜５６）を決定す
   る段階、 前記直列的に提供されるデータストリーム（１６）を提
   供する段階であって、前記イネーブル信号は前記直列的
   に提供されるデータストリームの受信を可能にするも
   の、そして前記直列的に提供されるデータストリームを
   前記２進シーケンスによって選択される選択されたレジ
   スタへと格納する段階、 を具備することを特徴とする直列的に提供されるデータ
   ストリームのためのレジスタ格納先を選択する方法。
4. 【請求項４】 クロック信号（１２）を受けるための第
   １の入力、イネーブル信号（１４）を受けるための第２
   の入力、およびレジスタ選択信号を提供するための出力
   を有する監視回路（７２）、 前記イネーブル信号（１４）を受信しかつ少なくとも１
   つのバンク選択信号を提供するためのバンク選択回路
   （７４）、 １つまたはそれ以上のバンク（５７，５９）へと構成さ
   れた複数のレジスタ（５１〜５６）、 データの直列ストリームを受けるためのデータ入力（１
   ６）に結合されたデータ直列シフトレジスタ（４０）、
   そして前記少なくとも１つのバンク選択信号および前記
   レジスタ選択信号を受けかつ少なくとも１つの格納制御
   信号を前記複数のレジスタに提供するための回路（３６
   〜３８）であって、前記複数のレジスタの内の１つのレ
   ジスタが前記データ直列シフトレジスタによって提供さ
   れるデータを格納するために選択されるもの、 を具備することを特徴とする回路。
5. 【請求項５】 イネーブル信号（１４）を受けるための
   レジスタ選択回路（７２）であって、前記イネーブル信
   号はデータ入力（１６）によってシリアルデータが提供
   される前に時間シリアルな２進シーケンスを提供し、前
   記時間シリアルな２進シーケンスは前記レジスタ選択回
   路によって処理されて複数のレジスタ格納イネーブル信
   号（３０の出力）を提供するもの、 データ入力に結合されて前記イネーブル信号のアクティ
   ブ状態に応じて前記データ入力からデータの直列ストリ
   ームを受けるためのシリアルシフトレジスタ（４０）、
   そして前記シリアルシフトレジスタからデータを受ける
   よう結合されかつ前記複数のレジスタ格納イネーブル信
   号を受けるよう結合された複数のレジスタ（５１〜５
   ６）であって、前記複数のレジスタ格納イネーブル信号
   の１つは時間シリアルな２進シーケンスに応答して前記
   レジスタ選択回路からイネーブルされそれによって前記
   シリアルシフトレジスタに格納されたデータの直列スト
   リームが前記複数のレジスタの内の選択されたレジスタ
   に提供されるもの、 を具備することを特徴とする回路。