KR19980042949A - 연속 제공되는 데이터 스트림에 대한 레지스터 기억 수신지를 선택하는 방법 - Google Patents

연속 제공되는 데이터 스트림에 대한 레지스터 기억 수신지를 선택하는 방법 Download PDF

Info

Publication number
KR19980042949A
KR19980042949A KR1019970065763A KR19970065763A KR19980042949A KR 19980042949 A KR19980042949 A KR 19980042949A KR 1019970065763 A KR1019970065763 A KR 1019970065763A KR 19970065763 A KR19970065763 A KR 19970065763A KR 19980042949 A KR19980042949 A KR 19980042949A
Authority
KR
South Korea
Prior art keywords
register
data
registers
providing
enable
Prior art date
Application number
KR1019970065763A
Other languages
English (en)
Other versions
KR100484330B1 (ko
Inventor
데이빗 사이릴 바빈
Original Assignee
빈센트 비. 인그라시아
모토로라 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 빈센트 비. 인그라시아, 모토로라 인코포레이티드 filed Critical 빈센트 비. 인그라시아
Publication of KR19980042949A publication Critical patent/KR19980042949A/ko
Application granted granted Critical
Publication of KR100484330B1 publication Critical patent/KR100484330B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M9/00—Parallel/series conversion or vice versa
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
    • G06F15/8053—Vector processors
    • G06F15/8076—Details on data register access

Abstract

연속적으로 시프트된 데이터를 다수의 레지스터(51 내지 56)로 제공하는 방법 및 장치는 인에이블 신호(14)를 제공함으로써 개시된다. 인에이블 신호(14)의 제1 시간부는 뱅크 선택 제어 신호를 뱅크 선택 회로(74)에 제공하기 위하여 단언되거나 펄스된다. 뱅크 선택 정보를 제공한 후, 인에이블(14)은 레지스터(40)내의 직렬 입력 데이터의 기억을 가능하게 하도록 활성된다. 데이터가 데이터 입력(16)을 통하여 레지스터(40)로 제공되는 동안, 모니터링 회로(72)는 전체 시퀀스 데이터를 레지스터(40)로 제공하는데 요구되는 클럭(12)의 수를 기록한다. 뱅크 선택 회로(74) 및 모니터링 회로(72)에 의해 제공된 디코딩 정보의 결합은 레지스터(51 내지 56)가 동일 크기라하더라도 다수 레지스터중 한 레지스터가 레지스터(40)로부터 데이터로 기록될 수 있게 된다.

Description

연속 제공되는 데이터 스트림에 대한 레지스터 기억 수신지를 선택하는 방법.
본 발명은 통상적으로 집적회로, 특히 시간 및 공간의 유효 방식으로 직렬 데이터를 레지스터에 제공하는데 관련한다.
핀의 총수, 패키지의 크기 및 집적회로의 가격을 줄이기 위하여, 직렬 인터 페이스를 사용하는 집적회로 사이에 데이터를 제공하는 이점이 있다. 하지만, 직렬 인터페이스는 통상적으로, 어드레스 및 데이터 2진 값이 집적회로내에 상당한 량의 성능을 소비하는 시간 순차 방식에 제공되는 것을 요구한다. 따라서, 직렬 주변 인터페이스의 어드레스 비트에 대한 필요성을 제거해야 하는 단계가 취해지게 되어, 직렬 통신 기간의 상당한 부분이 오버헤드 보다는 데이터 통신에 소비된다.
직렬 주변 인터페이스(SPI)의 어드레스 비트를 피하기 위한 종래의 한 기술이 바빈에 의한 미국특허공보 5,146,577에 설명되어었다. 상기 특허공보에 있어서, 데이터는 직렬 데이터 입력 포트에 의해 제공된다. 직렬 데이터 입력 포트에 의해 제공된 이러한 직렬 데이터는 데이터 직렬 시프트 레지스터에 연속하여 시프트된다. 데이터가 데이터 직렬 시프트 레지스터로 시프트되는 동안, 데이터 직렬 시프트 레지스터로 전체 직렬 데이터의 시프트에 요구되는 클럭의 수는 리플 카운터를 통하여 시프트된다. 리플 카운터의 최종 카운트 값은, 시스템내의 모든 레지스터가 다른 크기일 경우 어느 레지스터가 연속하여 시프트된 데이터를 수신하는지를 결정하는데 이용될 수 있다. 실례로, 리플 카운터가 데이터 시프트 시퀀스를 단부에서 8의 값을 포함하고, 단지 한 8 비트 레지스터가 시스템내에 위치된다면, 직렬 시프트 레지스터에 제공된 데이터는 8 비트 레지스터에 제공되어야 한다는 것이 용이하게 결정될 수 있다. 리플 카운터 16비트를 검출하고, 시스템에서 단지 한 레지스터 만이 16 비트폭이라면, 데이터는 정확히 루틴될 수 있으며, 그에 따라 데이터 비트 카운터가 어드레스 비트의 필요성을 대신한다. 각각의 레지스터는 유일한 수의 데이터 비트 용량을 가지므로, 데이터 비트의 카운트는 추가적으로 연속하여 통신되는 어드레스 비트에 대한 필요성 없이 기록될 레지스터를 결정한다.
하지만, 시스템이 더욱 복잡하게 되어, 실례로 8비트 레지스트들(또는, 어떤 동일 크기 중 어떤 두 레지스터)을 포함하는 경우에는, 이러한 클럭 카운트 방법은 확실치 않게 된다. 두 개 이상의 레지스터 또는 두 개 이상의 레지스터 셋이 동일 크기를 갖는다면, 시스템으로 시프트된 데이타 비트의 수가 공지되어 있다하더라도, 여전히 다수 동일 크기의 레지스터들중 어디에 데이터를 수신해야 하는지가 불명료하게 된다. 실례로, 직렬 데이터 입력과 통신을 요구하는 네 개의 8비트 레지스터가 있을 때, 리플 카운터가 8의 카운트를 발생하다는 사실은 네 개의 8 비트 레지스터중 어디에서 데이터를 수신하는지를 결정하는데 대해 적합한 표시가 아니다.
부가하여, 직렬 데이터 통신 이전에, 내에서 또는 이후에 직렬 어드레스 통신의 사용은 문제점이 있다. 많은 직렬 통신 인터페이스(SCIs) 및 직렬 주변 인터페이스(SPIs)는 고정된 량 또는 패킷의 비트의 직렬 입력에 비트가 제공되는 것을 요구한다. 실례로, 인터페이스는 8비트 세그먼트가 기능을 실행하도록 전체 유닛으로 데이터 입력에 연속하여 제공되는 것을 필요로한다. 이러한 것은 8비트가 28레지스터에 어드레스하도록 요구되는 한 문제가 없음을 보여준다. 하지만, 단지 두 레지스터 만이 시스템내에 있게되어 단지 한 비트의 어드레스 만을 요구하게 된다면, 8비트는 여전히 어드레스에 제공되어야 하며, 그에 따라 대부분의 데이터 프로세서의 병렬 고주파수 동작에 비교할 때 이미 보여준 인터페이스에서 8비트 중 7비트를 낭비하게 된다. 따라서, 통신에 대한 설정 패킷 또는 설정 수의 비트를 필요로 하는 데이터 라인상의 직렬 어드레스 디코딩의 회피는 성능을 개선시킬 것이다.
따라서, 동일 크기를 가지며 직렬 데이터 인터페이스에 대해 접속 액세스를 요구하는 보다 많은 레지스터가 단일의 집적회로에 집적되므로, 어느 레지스터가 직렬 시프트된 데이터를 수신하는지를 결정하는 새로운 방법이 개발될 필요가 있다. 이러한 새로운 방법은 추가의 어드레스 핀이 없이 기능을 실행하고, 개선된 성능에 대한 욕구와 직렬 주변 인터페이스(SPI) 제한에 기인하여 데이터 단자상에 연속하여 제공되는 어드레스 값에 대한 필요성을 배제하는 것이 요구된다.
일반적으로, 본 발명은 데이터 비트를 포함하는 데이터의 직렬 스트림을 직접 회로내의 적절한 레지스터에 제공하는 장치 및 방법이다. 여기에 설명된 직렬 데이터 인터페이스는 직렬 데이터가 제공되기 전에 또는 후에 데이터 입력을 따라 통신되는 연속하여 전송되는 인터페이스 비트에 대한 필요성 없이 직렬 정보를 적절한 기억 레지스터에 통신시킬 수 있다. 집적회로내의 기억 레지스터에 대한 연속하여 제공되는 데이터의 적절한 루팅은 적절한 2 레벨 디코드 절차를 사용하여 실행된다. 이러한 2 레벨 디코드 방법에 있어서, 제1 레벨의 디코딩은 인에이블 신호 또는 칩 선택 라인상에 연속하여 제공되는 2진 시퀀스를 모니터링함으로써 실행된다. 2 레벨 또는 2차원 디코딩의 제2 레벨은 시프트 레지스터로 시프트된 데이터 소자의 수를 카운트함으로써 실행된다. 인에이블 신호상의 디코딩을 실행함으로써, 데이터를 직렬 시프트 레지스터로 입력하는데 이용되는 클럭(또는 데이터 비트)을 카운트하는 동안, 다수 레지스터중 한 레지스터는 입력 데이터 스트림을 수신하도록 유일하게 선택될 수 있다. 다수 레지스터중의 상기 레지스터들은 동일한 크기가 될 수 있으며, 디코딩의 칩 선택/인에이블 신호 레벨을 통하여 적절한 데이터 기억을 위해 선택될 수 있다. 또한, 인에이블 신호 또는 칩 선택의 인코딩은(전술한 바와 같이 8비트의 크기와 같은)특정 크기로 제한되지 않게되어, 오버헤드가 감소하게 된다.
또다른 형태에 있어서, 어느 레지스터가 직렬 시프트 레지스터를 기억하는지에 대한 결정은 단지 직렬 주변 인터페이스(SPI)의 칩 선택 라인 또는 인에이블 라인상에 연속하여 제공되는 2진 시퀀스 만을 모니터링함으로써 이루어질 수 있다.
이러한 실시예에 있어서, 데이터 입력상에 제공된 데이터는 시간 효율적 방법으로 선택된 레지스터에 루팅되고, 여기에서 레지스터는 인입하는 스트림의 데이터 비트 카운팅 또는 클럭 카운팅을 실행하지 않고서도 동일한 데이터 크기가 될 수 있다.
일부 실시예에 있어서, 인에이블 단자 또는 칩 선택 단자 디코딩 신호는 상기 부분으로 인입하는 실제 데이터 스트림과 병렬로 발생할 수 있게 되어, 단지 전송에 인지된 시간은 직렬 데이터를 전송하는데 걸리는 시간이 된다. 이러한 구성에 있어서, 인에이블은 에지가 전체 데이터 포획을 가능하게 하도록 검출될 때 제1 장치에 의해 낮게 래치될 필요가 있으며, 또다른 장치는 수신지를 포획하여 디코드하도록 변경 인에이블의 모니터링을 지속하는데 이용된다.
도 1은 본 발명에 따라 두 개 이상의 레지스터가 동일 크기가 되는 다수 레지스터중 한 레지스터에 데이터를 연속하여 제공하는 시스템을 도시하는 블록도.
도 2는 본 발명에 따른 도 1의 뱅크 선택 회로를 보다 상세히 도시하는 블록도.
도 3은 본 발명에 따른 도 1의 회로에 대한 대체 실시예를 도시하는 블록도.
도 4는 본 발명에 따른 도 1 및 도 3에 설명된 시스템의 또 다른 실시예를 도시하는 블록도.
도 5는 본 발명에 따른 도 4의 레지스터 선택회로를 도시하는 블록도.
도 6 및 도 7은 본 발명에 따라 도 1, 도 3 및 도 4에 설명된 시스템 동작 방법을 도시하는 타이밍도.
*도면의 주요 부분에 대한 부호의 설명*
10:집적회로20:리플 카운터
30:디코더40:레지스터
본 발명은 도 1 내지 도 9를 참조하여 더욱 상세하게 이해될 수 있다.
설명의 간략함과 명료함을 위해 도면에 도시된 소자들은 반드시 비례대로는 도시되지 않았다. 실례로, 동일 소자들의 치수가 명료함을 위해 다른 소자들에 비하여 확장되었다. 또한, 적절한 참조 번호가 대응하는 또는 유사한 소자들을 나타내도록 도면들내에서 반복되었다.
도 1은 집적회로(IC)내에 연속하여 시프트된 데이터를 루팅하는데 이용될 수 있는 전기적 시스템의 블록도이다. 상부의 코너에 도시된 바와 같이, 도 1은 세 개의 1차적 압력 신호를 구비한다. 시스템 클럭은 클럭 신호를 시스템내의 래치, 레지스터, 플립플롭 등을 제어하도록 클럭 신호를 제공하는 도 1내의 클럭 단자(12)를 통하여 제공된다. 직렬 데이터 스트림은 데이터 입력 단자(16)를 통하여 시계열 방식으로 제공될 수 있다. 데이터 인에이블 신호는 인에이블 단자(14)를 통하여 제공되어, 유효 데이터가 단자(16)상에 제공되는 때를 집적 회로에 통보한다.
클럭 단자(12) 및 인에이블 단자(14)는 뱅크 선택 회로(74)에 연결된다. 부가하여, 클럭(12) 단자 및 인에이블 단자(14)는 도 1의 모니터링 회로(72)에 연결된다. 뱅크 선택 회로(74) 및 모니터링 회로(72)는, 데이터 입력 단자(16)에 의해 제공된 연속하여 시프트된 데이터가 최종적으로 기억되는 곳(초기에, IC로 인입하는 모든 데이터는 도 1의 레지스터(40)에 연속하여 기억되며, 이어서 후속 동작이 2 레벨 디코드에 의해 결정된 바의 최종 목적지 레지스터(51-56)로 병렬 인터페이스를 통하여 데이터를 기억한다.)을 결정하는 2 레벨 또는 2차원 디코드를 제공한다. 뱅크 선택 회로(74)는 인에이블 단자(14)에 의해 연속하여 제공된 2진 시퀀스를 검출하여 디코드한다. 단축 2진 시퀀스의 한 예가 도 7의 시퀀스(200)에 도시된다. 인에이블 단자(14)에 의해 제공된 이러한 2진 시퀀스는 도 1에서 설명된 바와 같이 하나 이상의 뱅크 선택 제어 신호를 제공하도록 뱅크 선택 회로(74)에 의해 검출되어 처리된다. 인에이블 단자(14) 상에 2진 시퀀스를 제공한 후, 직렬 데이터는 데이터 입력 단자(16)를 통해 제공된다. 이러한 데이터는 인에이블(14)이 활성화되는 한(인에이블은 도 1 및 도 7에서는 로우로 활성화되지만, 다른 실시예에서는 하이로 활성화된다.) 클럭 신호(12)를 사용하여 레지스터(40)로 클럭된다. 데이터가 단자(16)를 통하여 전송되는 이러한 활성화된 상태 동안에, 데이터를 레지스터(40)로 전달하는데 이용되는 단자(12)상의 클럭 사이클 수는 회로(72)에 의해 모니터된다.
제1 실시예에 있어서, 모니터링 회로(72)는 단자(16)상의 직렬 데이터 스트림을 레지스터(40)로 완전히 기억하는데 요구되는 모든 클럭 사이클을 카운트한다.
다시 말해서, 인에이블 신호가 로우로 활성되는 한, 클럭의 수는 카운터(20)에서 카운트된다. 실례로, 데이터 N 단자상에 제공된 데이터가 8비트 데이터일 때, 전체 8비트 데이터가 단자(16)상에 제공될 때까지 인에이블은 활성화된다. 각각의 8비트 데이터는 클럭(12)으로부터의 단일 클럭 사이클에 의해 클럭된다. 따라서, 인에이블이 활성화되는 동안 일어나는 클럭 사이클의 수를 카운트함에 의해서, 모니터링 회로(72)는 데이터 입력 단자(16)를 통하여 제공된 데이터 비트 수를 결정할 수 있게 된다.
한 형태에 있어서, 리플 카운터는 데이터 클럭 사이클 뿐만 아니라 직렬 시퀀스 클럭 사이클을 카운트하도록 구성될 수 있으며, 여전히 적절한 수신지 레지스터를 결정할 수 있음을 주의해야 한다. 실례로, 인에이블(14)에 의해 제공된 2진 시퀀스가 2클럭 사이클이고 제공된 데이터부는 8비트, 16비트 또는 24비트 중 하나라고 가정한다. 카운터(20)는 (디코드 시퀀스 길이의 데이터 펄스가 되는) 10, 18 또는 26의 값을 기억하도록 설계될 수 있으며, 2진 디코드 시퀀스가 제공될 때 기간을 무시함으로써 8, 16 또는 24를 기억하는데 이용될 수 있도록 설계될 수 있다.
어느 경우에 있어서도, 디코드로부터의 결과는 동일하며, 카운트된 비트는 디코더 로직(30)이 데이터를 수신하게 되는 레지스터의 크기를 결정할 수 있게 한다.
리플 카운터(20)에 의해 카운터된 클럭 신호의 수는 도 1의 디코더(30)에 제공된다. 다음, 디코더(30)는 리플 카운터(20)로부터의 5비트 카운트 값을 디코드 하고, 카운터(20)에 의해 제공된 카운트 값에 따라서 디코더 출력 신호 Z1, Z2 또는 Z3중 하나를 활성화한다. 인에이블될 때, Z1 신호는 데이터가 8비트 레지스터에 제공되었음을 나타낸다. 인에이블될 때, Z2 신호는 데이터가 16비트 레지스터에 제공되었음을 나타낸다. 인에이블될 때, Z3 신호는 데이터가 24비트 레지스터에 제공되었음을 나타낸다. 따라서, 모니터링 회로(72)는 하나의 활성 출력을 제공하며, 여기에서 레지스터 선택 제어 신호중 한 신호는 단자(16)를 통한 데이터 전송의 완료시 활성화된다. 더불어, 뱅크 선택 제어 신호 및 레지스터 선택 제어 신호는 다수의 AND 게이트(31 내지 33 및 36 내지 38)로 제공되어 로드 신호를 레지스터(51 내지 56)에 제공한다. AND 게이트(36 내지 37)은 레지스터(57)의 제1 뱅크 또는 제1 셋에 연결된다. AND 게이트(31 내지 33)는 레지스터(59)의 제2 뱅크 또는 제2 셋에 연결된다. 레지스터(57)의 제1 뱅크는 세 개의 레지스터(54,55 및 56)(세 개의 레지스터는 실례로서 이용되며, 다른 실시예에서는 보아 적거나 많은 레지스터가 이용될 수 있다)를 포함한다. 인에이블(54)는 8비트의 데이터를 기억할 수 있는 용량을 갖는 레지스터이다. 도 1의 레지스터(55)는 16비트의 데이터를 기억할 수 있는 용량을 갖는 레지스터이다. 레지스터(56)는 24비트의 데이터를 기억할 수 있는 용량을 갖는 레지스터이다.
한 실시예에 있어서, 레지스터(54)는 집적 회로(10)내의 제1 위상 고정 루프(PLL)(도시되지 않음)에 대한 제어 레지스터인 8비트 레지스터이다. 본 실시예에 있어서, 로드 레지스터(55)는 집적 회로(10)내의 제1 위상 고정 루프(PLL)(도시되지 않음)의 동작을 제어하는 기준 레지스터가 된다. 또한, 본 실시예에 있어서, 레지스터(56)는 집적 회로(10)내에 위치된 제1 위상 고정 루프(PLL)의 동작을 제어하는 전압 제어 발진기(VCO) 구동기 레지스터가 된다. 따라서, 세 개의 레지스터(54 내지 56)의 집합은 본 실시예에 있어서서 IC 내의 제1 PLL의 동작을 집합적으로 제어하는데 이용된다.
레지스터(51 내지 53)는 레지스터(54 내지 56)와 유사하다. 실례로, 레지스터(51)는 레지스터에서와 같이 8비트의 데이터를 기억할 수 있는 용량을 갖는다. 레지스터(52)는 레지스터(55)에서와 같이 16비트의 데이터를 기억할 수 있는 용량을 갖는다. 레지스터(53)는 레지스터(56)에서와 같이 24비트의 데이터를 기억할 수 있는 용량을 갖는다. 따라서, 한 실시예에 있어서, 레지스터(51 내지 53)는 집적회로(10)내의 제1 위상 고정 루프 회로(도 1에 도시되지 않음)와 함께 위치된 제1 위상 고정 루프(PLL)회로(도 1에 도시되지 않음)를 제어하는데 이용될 수 있다.
도 1은 24비트를 구비하는 병렬 출력(24 비트 이상은 보다 큰 레지스터에 요구될 수 있다)과 데이터 입력으로서 표시된 직렬 입력을 갖는 직렬 시프트 레지스터(40)를 도시한다. 이러한 시프트 레지스터(40)는 단자(12)상의 클럭 사이클에 응답하여 데이터 입력(16)으로부터 인입하는 시계열 스트림 데이터를 기억한다. 인에이블이 활성화되는 동안, 직렬 데이터는 단자(16)를 통해 레지스터(40)에 제공되며, 모니터링 회로(72)는 이전에 기술된 바와 같이 클럭 카운트를 실행하여 데이터 시프트가 인에이블 활성화에 기인하여 완료된 후 데이터 시프트 레지스터(40)내에 기억되는 데이터 비트의 수를 결정한다.
도 1은 시프트 레지스터(40)와 직렬로 연결되는 추가의 직렬 데이터 장치(60 및 70)를 도시한다. 장치(60 및 70)는 많은 직렬 시프트 장치가 연속하여 결합되거나 시프트 레지스터(40)와 직렬로 캐스케이드될 수 있다는 것을 도시한다. 게이트(35) 및 디코더(30)의 최대 카운트 신호는 이러한 직렬 연산이 발생할 수 있게 한다.
도 1의 회로 동작은 다음과 같다. 단자(16)로부터 레지스터(51 내지 56) 중 하나로의 데이터 전송을 시작하도록, 인에이블 신호는 전송을 개시하는데 이용된다. 먼저, 인에이블 신호는 간단한 시계열 2진 시퀀스(도 7)로 단언되거나 토글된다. 이러한 시계열 2진 시퀀스는 도 2에 보다 상세히 설명되는 뱅크 선택 회로(74)에 의해 감지된다. 이러한 2진 시퀀스는 도 1의 뱅크 선택 제어 신호를 통하여 도 1의 뱅크(59) 또는 뱅크(57)중 하나를 선택한다. 두 뱅크가 도 1에 설명되기는 하지만, 인에이블 단자(14)상에 보다 긴 2진 시퀀스를 사용함으로써 두 뱅크의 레지스터 보다 많은 뱅크에서 선택하도록 뱅크 선택 회로를 확장하는 것이 가능하다는 것을 유념해야 한다. 2진 시퀀스가 CPU의 비트 셋 및 비트 소거 명령을 통하여 인에이블 신호(14) 상에 제공된 후, 인에이블 신호는 완전히 활성화되고(즉, 2진 시퀀스를 더 이상 제공하지는 않지만, 데이터 입력 동안 일정하게 활성 로우로 유지), 데이터는 단자(16)를 통하여 수신된다.
데이터는 클럭(12)으로부터 클럭 사이클을 통하여 시프트 레이스터(40)로 클럭된다. 데이터(16)를 시프트 레지스터(40)로 시프트하는데 이용되는 이러한 클럭 사이클(12)은 리플 카운터(20)에 의해 카운터로 된다. 인에이블이 비활성회되면, 카운터(20)의 카운터 값은 디코드되어, 도 1의 디코더(30)로부터 출력된 레지스터 선택 제어 신호를 제공하며, 리플 카운터는 NOR 게이트(35)를 통하여 리셋된다. 이러한 점에서, 데이터는 레지스터(40)로 완전히 시프트되고, 병렬 인터페이스를 통하여 레지스터(51 내지 56)의 입력에서 이용가능하게 된다. 뱅크 선택 제어 신호 및 레지스터 선택 제어 신호의 제공은 게이트(31 내지 33) 및 (36 내지 38)중 하나가 활성 로드 신호를 도 1의 여섯 레지스터중 한 레지스터로 제공하도록 활성화되게 한다. 따라서, 뱅크 선택 회로(74)는 두 뱅크(57 및 59)중 하나를 선택하고 모니터링 회로(72)는 선택된 뱅크내의 어느 레지스터가 레지스터(40)에 기억된 데이터로 기록되는지를 선택함으로, 도 1의 디코딩 처리는 2차원 또는 2레벨 디코딩처리가 된다.
도 2는 도 1의 뱅크 선택 회로(74)를 더욱 상세하게 도시한다. 뱅크 선택 회로(74)는 D 플립 플롭(90)과 한 쌍의 D 플립 플롭(94 및 95)을 포함한다. 도 2는 OR 게이트 입력으로서 도 1의 게이트(31 내지 33) 및 (36 내지 38)의 모든 출력을 수신하며 리셋 신호를 플립 플롭(90, 94 및 95)에 제공하는 리셋 OR 게이트(93)를 도시한다.
도 6의 인에이블 시퀀스는 도 2의 회로에 이용되어 뱅크(1)(도 1의 뱅크(57))를 선택하고 뱅크(2)(도 1의 뱅크(59))를 선택되지 않게 유지한다. 초기에, 인에이블 신호는 도 6에서 하이로 비활성되며 어떠한 방으로도 토글되지 않는다. 또한 플립 플롭(90, 94 및 95)은 모두 리셋되어(게이트(93)는 파워-업으로 리셋하도록 지정될 수 있다), 뱅크 선택 제어 신호(1 및 2) 양쪽 모두가 로우 및 비활성된다. 도 6의 좌측에는 인에이블이 활성 로우로 된다. 하지만, 플립 플롭(90)은 플립 플롭(90)으로의 클럭 입력의 상승 에지상에서만 D 입력상의 VDD 값을 래치한다. 따라서, 플립 플롭(90)의 출력 Q는 인에이블(14)의 하강 에지상에서(이전의 리셋에 기인하여) 로우로 유지된다. 간단한 모든 제로 2진 시퀀스가 인에이블(14)상에 제공되어 다음의 뱅크 선택을 허용한 후(플립 플롭(90)이 변경되지 않으므로 디폴트에 의해 뱅크(1)가 이후 선택된다), 클럭은 도 6에 도시된 바와 같이 토글을 개시한다. 클럭(12)이 토글을 개시할 때, 논리 1은 플립 플롭(94)으로 래치되고, 논리 0은 인버터(92)에 기인하여 플립 플롭(95)으로 래치되며, 그에 따라 뱅크(1)(도 1의 뱅크(57))를 선택한다. 따라서, 데이터를 도 1의 레지스터(40)로 클럭킹하는 작용은 또한 어느 뱅크가 연속하여 제공된 데이터로 기록되는지를 선택한다. 뱅크가 선택되었어도, 도 1의 게이트(31 내지 33) 및 (36 내지 38)로부터의 단언된 신호에 따라서 레지스터(51 내지 56)중 하나에 데이터가 기록될 뿐이며, 여기에서 상기 신호는 단지 인에이블이 하이(비활성) 상태가 될 때 인에이블되고, 뱅크 선택은 하이 상태가 되며, 디코더(30)의 한 출력(Z1 내지 Z3)은 하이 상태가 된다. 인에이블(14)은 도 6에서 데이터의 클럭킹 동안에 로우 상태가 되므로, 뱅크 신호가 활성되더라도 도 1의 레지스터(40)에 대한 직렬 시프트 데이터 입력 동작 동안에 도 1의 레지스터(51 내지 56)의 어느 레지스터에도 래치되는 데이터는 없다. 또한, 레지스터(40)로의 입력 데이터에 대한 CLK(12)의 반복되는 토글링은 안정값을 플립 플롭(94 및 95)으로 클럭하는 것을 지속한다. 따라서, 뱅크 선택 제어 신호는 도 1의 레지스터(40)로의 데이터 시프트 동작과 관련한 반복 클럭 동안 반대로 변경되지 않는다.
데이터가 도 1의 레지스터(40)로 완전히 시프트되면, CLK는 토글을 중단한다. 부가하여, 클럭이 토글을 중단한 후, 인에이블은 도 6의 오른쪽 부분의 비활성 하이 상태로 된다. 이러한 점에서, 인에이블은 하이 상태가 되고, 뱅크 중 하나는 플립 플롭(94-95)을 통하여 선택되며, 디코더(30)의 한 출력은 활성되어 안정된다. 따라서, 도 1의 레지스터(54-56)중 한 레지스터는 레지스터(54-56)중 한 레지스터의 로드 입력상에 포지티브 진행 에지를 통하여 레지스터(40)의 내용을 포함하도록 기록된다.
도 7의 인에이블 시퀀스는 도 2의 회로에 이용되어 뱅크(2)(도 1의 뱅크(59))를 선택하고 뱅크(도 1의 뱅크(57))는 비선택 상태로 유지한다. 초기에, 인에이블 신호는 도 7에서 비활성 하이 상태로 되며, 어떠한 방법으로도 토글링하지 않는다. 또한, 플립 플롭(90, 94 및 95)은 모두 리셋되어(게이트(93)는 파워-업으로 리셋하도록 지정될 수 있다), 뱅크 선택 제어 신호(1 및 2) 양쪽 모두가 로우 상태 및 비활성된다. 도 7의 좌측 부분에 있어서, 인에이블은 활성 로우 상태가 된다. 하지만, 플립 플롭(90)은 단지 플립 플롭(90)에 대한 클럭 입력의 상승 에지 상에만 D 입력상의 VDD값을 래치한다. 따라서 플립 플롭(90)의 출력 Q는 지점(203)에서 인에이블(14)의 하강 에지상에서(이전의 리셋에 기인하여) 로우 상태로 유지된다. 지점(203)으로부터 지점(204)으로의 상승 에지는 도 7의 인에이블(14) 상에서 만나게 된다. 이러한 상승 에지는 플립 플롭(90)에 논리 1을 기억한다. 도 7의 지점(204)로부터 지점(205)으로의 하강 에지는 플립 플롭(90)의 Q 출력상에 제공된 논리 1을 변경하지 않는다. 이제 이러한 클럭은 데이터를 레지스터(40)로 포획하도록 토글하기 시작한다. 클럭이 토글하기 시작할 때, 논리 1은 플립 플롭(95)으로 래치되고, 논리 0은 인버터(92)를 통하여 플립 플롭(94)으로 래치되며, 그에 따라 뱅크(2)(도 1의 뱅크(59))를 선택한다. 따라서, 데이터를 도 1의 레지스터(40)로 클럭킹하는 것은 또한 어느 뱅크가 연속하여 제공되는 데이터로 기록되는지를 선택한다. 뱅크가 선택되어도, 데이터는 도 1의 게이트(31-33) 및 (36-38)로부터의 단언된 신호에 따라서 단지 레지스터(51-56)중 하나에 기록될 뿐이며, 여기에서 이들 신호는 단지 인에이블이 하이(비활성) 상태일 때 인에이블될 뿐이고, 뱅크 선택은 하이 상태가 되며, 디코더(30)의 한 출력(Z1-Z3)은 하이 상태가 된다.
인에이블(14)이 도 6의 데이터의 클럭킹 동안 로우 상태이므로, 뱅크 신호가 활성화되어도 도 1의 레지스터(40)에 대한 직렬 시프트 데이터 입력 동작 동안 도 1의 레지스터(51-56)의 어디에도 래치되는 데이터는 없다. 레지스터(40)에 대한 입력 데이터로의 CLK(12)의 반복 토글링은 또한 플립 플롭(94 및 95)에 대한 안정된 값의 클럭을 지속한다. 따라서, 뱅크 선택 제어 신호는 도 1의 레지스터(40)로의 데이터 시프트 동작과 관련한 반복 클럭 동안 반대로 변경되지 않는다.
데이터가 도 1의 레지스터(40)로 완전히 시프트되면, CLK(12)는 토글을 중단한다. 부가하여, 클럭(12)이 토글을 중단한 후, 인에이블은 도 6의 오른쪽 부분의 비활성 하이로 된다. 이러한 점에서, 인에이블은 하이 상태가 되고, 뱅크 중 하나는 플립 플롭(94-95)을 통하여 선택되며, 디코더(30)의 한 출력은 활성 안정된다. 따라서, 도 1의 레지스터(51-53)중 하나는 레지스터(51-53)중 한 레지스터의 로드 입력상에 포지티브 진행 에지를 통하여 레지스터(40)의 내용을 포함하도록 기록된다. 게이트(31-33) 및 (36-38)의 출력은 뱅크 선택 회로(74)를 통한 피드백 경로에 기인하여 단지 짧은 시간 동안 포지티브 진행 레지스터 기록 에지홍 하이 상태로 지속된다. 도 1의 게이트(31-33) 및 (36-38)의 출력은 상승 또는 포지티브 진행 에지가 도 1의 게이트(31-33) 및 (36-38)중 하나로부터 제공된 후 도 2의 플립 플롭을 빠르게 리셋하는 도 2의 OR 게이트(93)에 제공된다. 따라서, 도 2는 레지스터의 두 뱅크간을 선택하는 회로를 도시한다.
도 3은 도 1에 도시된 시스템의 대체 실시예를 도시한다. 도 3의 모든 회로는 모니터링(72)의 내용을 제외하고는 도 1에 도시된 것과 일치한다.도 3의 모니터링 회로(72)내에는 존슨 카운터를 구성하는 다수의 플립 플롭(76 내지 80)이 도시된다. 존슨 카운터는 도 1의 회로(72)에 도시된 바와 같은 리플 카운터(20), 디코더(30) 및 게이트(35)를 대신한다. 인에이블(14)이 활성 하이 상태일 때, 플립 플롭(76 및 78)은 클리어되고, 플립 플롭(80)은 셋된다. 인에이블은 활성 로우 상태가 되면, 클럭 사이클이 데이터(16)를 레지스터(40)로 래칭하고 회로(72)내의 존슨 카운터를 클럭하는 단자(12) 상에서 발생함에 따라, 플립 플롭은 플립 플롭(76 내지 80)을 통하여 플립 플롭(80)으로부터 셋 비트를 순환적으로 순환하기 시작한다. 뱅크 선택 2진 시퀀스가 인에이블(14)에 의해 제공되는 동안, 도 3의 회로(72)의 존슨 카운터는 개시되어 인에이블 라인상의 2진 시퀀스 진행 동안 일회 이상 리셋된다. 2진 시퀀스 동안의 이러한 개시 및 리셋팅은 이상 데이터를 로드 게이트(31-33) 및 (36-38)에 전송한다. 하지만, 이러한 이상 데이터는 뱅크 선택 회로(74)가 비활성화되어 이상 데이터가 NAND 게이트(31-33) 및 (36-38)로 진행하는 것을 저지함으로 문제가 되지 않는다. 회로(72)가 인입 및 상태 변경하는 데이터 비트를 처리하는 동안 인에이블은 로우 상태가 된다. 따라서, 뱅크 선택이 결정되어 설정된 후, 데이터를 입력하는 로우 인에이블 신호는 NAND 게이트(31-33) 및 (36-38)에 나쁜 로드 신호가 통과되지 못하게 하며, 회로(72)는 입력 데이터에 이용된 클럭 신호를 처리한다. 따라서, 인에이블 로우 상태로 유지되는 한, 뱅크 선택중 하나가 활성되고 회로(72)로부터의 세 출력중 하나가 활성화되는 인에이블이 하이 상태로 진행하기까지 래치는 도 3의 레지스터(51-56)에서 발생하지 않는다. 따라서, 레지스터(51-56)중 하나는 도 7의 지점(201)에서 래치된다.
레지스터(40)내의 2진 비트를 래치하는데 이용되는 각각의 클럭 사이클에 대하여 레지스터(80)에서 초기에 발생된 셋 비트는 플립 플롭(76-80)의 원형 루프내 다음 레지스터로 순환적으로 이동된다. 실례로, 단자(16)로부터 제1 데이터 소자를 클럭하는 제1 클럭 사이클은 레지스터(80)의 논리 1을 레지스터(76)로 시프트 한다. 데이터(16)를 레지스터(40)로 래치하는 단자(12)상에서 만나는 제2 클럭은 플립 플롭(76)으로부터 플립 플롭(78)으로 상기 셋 비트를 시프트한다. 이러한 처리는 도 3의 레지스터(40)내 데이터 비트를 래치하는데 이용되는 매 클럭에 대해 지속된다.
8 비트 데이터 값이 단자(16)에 의해 제공되어 8 클럭을 통하여 레지스터(40)로 래치될 때, 플립 플롭(80)에서 초기 발생된 셋 비트는 도 3의 플립 플롭(78)내의 순환을 정지한다(즉, 8/3의 나머지는 2). 따라서, 플립 플롭(78)의 출력은 뱅크 선택 회로(74)에 의해 선택된 것으로서 8 비트 레지스터(51 및 54)중 한 레지스터내의 기억장치에 인에이블되는데 이용된다. 플립 플롭(80)에서 발생된 셋 비트는 16비트 데이터 값이 시프트 레지스터(40)로 시프트될 때, 플립 플롭(76)내의 순환은 중단한다(즉, 16/3의 나머지는 1). 따라서, 플립 플롭(76)의 출력은 뱅크 선택 회로(74)에 의해 선택된 것으로서 16비트 레지스터(52 또는 55)중 한 레지스터내의 기억장치에 인에이블되는데 이용된다. 마지막으로 플립 플롭(80)의 초기 셋 비트는 24 데이터 비트의 시퀀스가 시프트 레지스터(40)로 시프트 된 후, 동일한 플립 플롭(76)내에 마지막으로 존재하게 된다(즉, 24/3의 나머지는 0). 따라서, 플립 플롭(80)의 출력은 뱅크 선택 회로(74)에 의해 선택된 것으로서, 레지스터(53 또는 56)중 한 레지스터내의 데이터로 래치하는데 이용된다. 따라서, 도 3의 회로는 카운터 및 인에이블 출력 래치 디코더를 사용하여 도 1에서 유도된 2차원 디코딩 구성에 비해 다소 치밀한 해법을 제공한다.
도 4는 도 1 내지 도 3에 도시된 것과는 또다른 실시예를 도시한다. 도 1 내지 도 3에 설명된 레지스터 선택 및 뱅크 선택을 사용하는데 2차원 디코드 시퀀스를 실행하는 대신에, 도 4는 단일 차원의 선택 처리를 제공한다. 다시말해서, 도 4에서는 다수의 레지스터중 한 레지스터가 단지 인에이블(14) 상에 연속하여 제공된 2진 코드 시퀀스를 모니터링함으로써 선택되며, 그에 따라 도 4의 회로는 시프트 레지스터로 시프트된 데이터 소자 또는 데이터 클럭을 카운트하기 위해 어떠한 회로도 필요로하지 않는다. 따라서, 도 4에서는 도 1 및 도 3의 모니터링 회로(72)(이 회로는 도 4에서 요구되지 않음)와 유사한 회로는 없다.
도 4는 도 1 및 도 3에 도시된 바와 클럭(12), 인에이블(14) 데이터 입력(16)의 동일 입력을 포함한다. 하지만, 도 1 및 도 3의 모니터링 회로(72 및 74)는 도 4의 단일 레지스터 선택 회로(96)으로 대체된다. 레지스터 선택 회로(96)는 다수의 레지스터 선택 제어 신호를 다수의 레지스터 각각에 제공한다(도 4에서는 세개가 도시되지만, 레지스터의 수는 인에이블(14)로 인입하는 2진 시퀀스를 확장함으로써 제공될 수 있다). 이러한 제어 신호는 다수의 AND 게이트(103, 97 및 98)에 제공된다. 게이트(103,97 및 98)는 로드 신호를 다수의 로드 레지스터(99 내지 101)에 제공한다. 데이터 입력 단자(16)는 도 1 및 도 3에 도시된 바와 유사한 방법으로 시프트 레지스터(102)에 연속하여 연결된다. 부가하여, 도 4에 도시된 연속하여 연결된 장치(60 및 70)는 도 1 및 도 3에 도시된 것과 동일하다.
상술된 바와 같이, 도 4는 다수의 레지스터(99 내지 101)중 어느 레지스터가 시프트 레지스터(102)에 제공된 데이터를 기억하는지를 결정하는 1차원 디코딩 처리를 설명한다. 어느 로드 레지스터가 선택되는지의 결정은 레지스터 선택 회로(96)에 의해 독점적으로 이루어진다.
도 5에는 레지스터 선택 회로(96)가 보다 상세히 도시된다. 레지스터 선택 회로(96)는 인에이블(14)상의 상승 에지의 검출된 특정 수에 의해 데이터 전달을 시작하도록 인에이블 신호(14)를 모니터링한다. 데이터 전달을 시작하기 위하여, 인에이블 신호(14)는 데이터가 데이터 입력(16)상에 제공되기 전에 2진 시퀀스를 제공한다. 이러한 2진 시퀀스는 도 4에 도시된 레지스터 선택 제어 신호를 제공하도록 회로(96)에 의해 모니터되는 상승 에지를 포함한다. 도 5의 회로는 도 4에 도시된 바와 같이 세 레지스터(99 내지 101)까지의 선택에 제공한다.
회로(96)는 존슨 카운트로 구성된 제1 레지스터 셋(104 내지 106)를 갖는다. 초기에, 인에이블(14)은 아이들 또는 오프 상태가 되며, 여기에서 인에이블은 디어설트된 값 또는 논리 1을 연속하여 제공한다. 따라서, 플립 플롭(105-106)은 리셋 상태에 있고, 플립 플롭(104)은 셋 상태에 있으며, 여기에서 이러한 100 상태는 인에이블(14)에 의해 제공된 일정한 논리 1에 의해 방해받지 않는다. 인코딩을 개시하기 위하여, 인코드 라인(14)상에 제로가 처음 제공된다. 이러한 제로는 두 상승 에지를 통한 제로에 앞서게 된다. 인에이블(14) 상의 제로 상승 에지가 검출된다면, 플립 플롭(140)은 논리 1을 유지한다. 1 상승 에지가 검출된다면, 세 플립 플롭(104 내지 106)중에서 플립 플롭(105)이 단지 논리 1을 포함한다. 2 상승 에지가 검출된다면, 세 플립 플롭(104 내지 106)중에서 플립 플롭(106)이 단지 논리 1을 포함한다. 논리 1을 포함하는 플립 플롭은 도 4의 세 레지스터(99 내지 101)중 어느 것이 도 2의 플립 플롭(94-95)과 유사한 플립 플롭(107-109)으로 한 인에이블된 논리 1을 래치함으로써 기록을 위해 선택되는지를 결정한다.
따라서, 도 5는 도 4의 세 레지스터(99-101)로 데이터를 선택적으로 로딩하는데 이용될 수 있으며, 보다 많은 플립 플롭을 사용함으로써 도 4보다 더 복잡한 회로에 이용될 수 있다. 일반적으로, 인에이블(14)에 의해 초기에 제공된 2진 시퀀스(상승 에지)는 어느 레지스터가 시프트 레지스터(102)로 연속하여 시프트된 최종 데이터를 기억하는지를 선택한다.
도 6은 인에이블(14) 및 클럭(12)을 포함하는 타이밍도를 도시한다. 인에이블(14)은 여기에 설명된 시프트 레지스터에 적절한 길이의 데이터값을 제공하는데 필요한 N 클럭 사이클의 전체 지속동안 로우 상태를 유지한다. 실례로, 8비트 데이터값에 대하여 N=8, 24비트 데이터 값에 대하여 N=24 등이다. 도 6은 상술된 바와 같이 도 1 내지 도 5의 하나 이상의 동작을 기술하는데 이용되었다.
도 7은 인에이블(14) 및 클럭(12)을 포함하는 타이밍도이다. 데이터 라인상의 직렬 어드레싱은 많은 SPI 및 SCI 제한을 주는데 가능하지 않으므로, 인코딩 시퀀스(200)는 데이터 수신 위상(206) 이전에 인에이블 라인(14) 상에 제공된다. 인에이블 시퀀스(200)의 발생 동안에, 하나 이상의 지점(202,203,204,205 등)에 위치된 값은 도 1-2, 도 3 또는 도 4-5에 도시된 세 실시예중 하나에서 설명된 바와 같이 래치되어 처리된다. 도 7은 도 1 내지도 5내의 회로를 설명하도록 상술된 바와 같이 이용된다.
이와 같이, 본 발명에 따라 데이터를 IC로 연속하여 스캐닝하는 방법 및 장치가 제공되었다. 본 발명은 특정 실시예와 관련하여 설명되었지만, 이러한 실시예에 한정되는 것은 아니다. 당업자는 본 발명의 정신과 범위를 벗어나지 않고서 다양한 변경이 가능하다는 것을 알 수 있을 것이다. 실례로, 8 비트, 16 비트 및 24 비트 레지스터가 여기에 기술되었지만, 어떠한 크기의 레지스터도 이용될 수 있다. 여기에 기술된 레지스터는 어떠한 기능에도 이용될 수 있다. 여기에 기술된 레지스터는 어떠한 수의 뱅크 등으로도 구성될 수 있다. 존슨 카운터가 여기에 설명되었지만, 이러한 카운터는 그레이 코드 카운터, 2진 카운터, 상태 머신 또는 다른 회로로 대체될 수 있다. 따라서, 본 발명은 첨부된 청구범위에 포함되는 모든 가능한 변형을 포괄한다.
내용없음

Claims (5)

  1. 연속하여 제공된 데이터 스트림에 대한 레지스터 기억 수신지를 결정하는 방법에 있어서;
    비트 길이 N(N은 유한 포지티브 정수)의 제1 레지스터 및 비트 길이 M(M은 N≠M인 유한 포지티브 정수)의 제2 레지스터를 구비하는 제1 레지스터 셋(54,55,56)를 제공하는 단계;
    비트 길이 N의 제1 레지스터 및 비트 길이 M의 제2 레지스터를 구비하는 제2 레지스터 셋(51,52,53)를 제공하는 단계;
    제1 레지스터 셋(57) 또는 제2 레지스터 셋(59)중 하나의 선택을 허용하도록 선택적으로 펄스되는 인에이블 신호(14)를 제공하는 단계로서, 제1 레지스터 셋 또는 제2 레지스터 셋중 선택된 것은 선택된 레지스터 셋가 되는, 상기 인에이블 신호 제공 단계; 및
    연속하여 제공된 데이터 스트림(16) 제공 단계로서, 연속하여 제공된 데이터 스트림내의 비트수가 검출되어, 연속하여 제공된 데이터 스트림내의 비트수는 연속하여 제공된 데이터 스트림을 포함하도록 기록될 선택된 레지스터 셋내의 선택 레지스터를 식별하는, 상기 연속 제공된 데이터 스트림 제공 단계를 구비하는 것을 특징으로 하는 레지스터 기억 수신지 선택 방법.
  2. 제1항에 있어서, 상기 연속 제공된 데이터 스트림을 제공하는 단계는, 순환 시프트 레지스터(20)를 사용하여 연속 제공된 데이터 스트림내의 비트 수를 모니터링하며,그에 따라, 연속 제공된 데이터를 스트림의 입력 시프팅후 순환 시프트 레지스터의 인에이블된 비트 위치는 선택된 레지스터 셋내의 선택 레지스터를 결정하는 단계를 구비하는 것을 특징으로 하는 레지스터 기억 수신지 선택 방법.
  3. 연속하여 제공된 데이터 스트림에 대한 레지스터 기억 수신지를 선택하기 위한 방법에 있어서;
    다수의 레지스터(57,59)를 제공하는 단계;
    연속 제공된 데이터 스트림이 제공되기 전에 2진 시퀀스를 제공하는 기간 동안 선택적으로 펄스되는 인에이블 신호(14)를 제공하는 단계;
    다수 레지스터중에서 선택된 레지스터(51-56)를 결정하도록 2진 시퀀스(72)를 처리하는 단계;
    인에이블 신호가 연속 제공된 데이터 스트림의 수신을 가능하게 하는, 연속하여 제공된 데이터 스트림(16)을 제공하는 단계; 및
    연속 제공된 데이터 스트림을 2진 스퀀스에 의해 선택된 바의 선택된 레지스터에 기억하는 단계를 구비하는 것을 특징으로 하는 레지스터 기억 수신지 선택 방법.
  4. 클럭 신호(12)를 수신하기 위한 제1 입력부와 인에이블 신호(14)를 수신하기 위한 제2 입력부 및 레지스터 선택 신호를 제공하기 위한 출력부를 구비하는 모니터링 회로(72);
    상기 인에이블 신호(14)를 수신하여 적어도 하나의 뱅크 선택 신호를 제공하기 위한 뱅크 선택 회로(74);
    하나 이상의 뱅크(57,59)로 구성된 다수의 레지스터(51 내지 56);
    데이터 입력부(16)와 결합하여 직렬 데이터 스트림을 수신하는 데이터 직렬 시프트 레지스터(40); 및
    적어도 하나의 뱅크 선택 신호와 레지스터 선택 신호를 수신하여 상기 다수의 레지스터에 적어도 하나의 기억 제어 신호를 제공하기 위한 회로(36 내지 38)로서, 상기 다수의 레지스터중 하나의 레지스터는 데이터 직렬 시프트 레지스터에 의해 제공된 데이터를 기억하도록 선택되는, 상기 회로(36 내지 38)를 구비하는 것을 특징으로 하는 회로.
  5. 데이터 입력부(16)에 의해 직렬 데이터가 제공되기 이전에, 레지스터 선택 회로에 의해 처리되어 다수의 레지스터 저장 가능 신호(30의 출력)를 제공하는 시계열 2진의 시퀀스를 제공하는 가능 신호(14)를 수신하기 위한 레지스터 선택 회로(72);
    데이터 입력부에 결합되며 상기 가능 신호의 액티브 상태에 따라 데이터 입력부로부터의 직렬 데이터 스트림을 수신하기 위한 직렬 시프트 레지스터(40);
    직렬 시프트 레지스터로부터의 데이터를 수신하도록 결합되며 다수의 레지스터 기억 인에이블 신호를 수신하도록 결합되는 다수의 레지스터(51 내지 56)로서, 상기 다수의 레지스터 기억 인에이블 신호중 하나의 신호는 직렬 시프트 레지스터에 저장된 직렬 데이터 스트림이 다수의 레지스터내에 선택된 레지스터로 제공되도록 시계열 2진 시퀀스에 따라 레지스터 선택 회로로부터 가능해지는 상기 다수 레지스터(51 내지 56)를 구비하는 것을 특징으로 하는 회로.
KR1019970065763A 1996-11-29 1997-11-29 직렬적으로제공되는데이터스트림에대한레지스터기억수신지선택방법 KR100484330B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US8/757,606 1996-11-29
US08/757,606 US5941974A (en) 1996-11-29 1996-11-29 Serial interface with register selection which uses clock counting, chip select pulsing, and no address bits
US08/757606 1996-11-29

Publications (2)

Publication Number Publication Date
KR19980042949A true KR19980042949A (ko) 1998-08-17
KR100484330B1 KR100484330B1 (ko) 2005-08-25

Family

ID=25048498

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970065763A KR100484330B1 (ko) 1996-11-29 1997-11-29 직렬적으로제공되는데이터스트림에대한레지스터기억수신지선택방법

Country Status (3)

Country Link
US (1) US5941974A (ko)
JP (1) JP3896204B2 (ko)
KR (1) KR100484330B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160058501A (ko) * 2014-11-17 2016-05-25 에스케이하이닉스 주식회사 반도체 장치 및 동작 방법

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6351139B1 (en) * 2000-04-01 2002-02-26 Cypress Semiconductor Corp. Configuration bit read/write data shift register
JP2002140030A (ja) * 2000-10-31 2002-05-17 Seiko Epson Corp カラー表示方法及びそれを用いる半導体集積回路
US20030154221A1 (en) * 2002-02-13 2003-08-14 Sun Microsystems, Inc. System and method for accessing file system entities
DE102004025899B4 (de) * 2004-05-27 2010-06-10 Qimonda Ag Verfahren zum Aktivieren und Deaktivieren von elektronischen Schaltungseinheiten und Schaltungsanordnung zur Durchführung des Verfahrens
US7514964B2 (en) * 2005-03-18 2009-04-07 California Institute Of Technology Universal programmable logic gate and routing method
US20070076502A1 (en) * 2005-09-30 2007-04-05 Pyeon Hong B Daisy chain cascading devices
US11948629B2 (en) 2005-09-30 2024-04-02 Mosaid Technologies Incorporated Non-volatile memory device with concurrent bank operations
US7652922B2 (en) 2005-09-30 2010-01-26 Mosaid Technologies Incorporated Multiple independent serial link memory
US7747833B2 (en) 2005-09-30 2010-06-29 Mosaid Technologies Incorporated Independent link and bank selection
EP1932158A4 (en) 2005-09-30 2008-10-15 Mosaid Technologies Inc MEMORY WITH OUTPUT CONTROL
US20070165457A1 (en) * 2005-09-30 2007-07-19 Jin-Ki Kim Nonvolatile memory system
JP5073935B2 (ja) * 2005-10-06 2012-11-14 オンセミコンダクター・トレーディング・リミテッド シリアルデータ入力システム
US8364861B2 (en) * 2006-03-28 2013-01-29 Mosaid Technologies Incorporated Asynchronous ID generation
US8335868B2 (en) * 2006-03-28 2012-12-18 Mosaid Technologies Incorporated Apparatus and method for establishing device identifiers for serially interconnected devices
US8069328B2 (en) * 2006-03-28 2011-11-29 Mosaid Technologies Incorporated Daisy chain cascade configuration recognition technique
US7551492B2 (en) * 2006-03-29 2009-06-23 Mosaid Technologies, Inc. Non-volatile semiconductor memory with page erase
ATE488009T1 (de) * 2006-03-31 2010-11-15 Mosaid Technologies Inc Flash-speichersystem-steuerverfahren
KR100800383B1 (ko) * 2006-08-18 2008-02-01 삼성전자주식회사 시프트 레지스터 및 시프트 레지스터에 전기적 퓨즈를적용하는 방법
US7904639B2 (en) * 2006-08-22 2011-03-08 Mosaid Technologies Incorporated Modular command structure for memory and memory system
EP2487794A3 (en) * 2006-08-22 2013-02-13 Mosaid Technologies Incorporated Modular command structure for memory and memory system
US8700818B2 (en) * 2006-09-29 2014-04-15 Mosaid Technologies Incorporated Packet based ID generation for serially interconnected devices
US7817470B2 (en) * 2006-11-27 2010-10-19 Mosaid Technologies Incorporated Non-volatile memory serial core architecture
US7818464B2 (en) * 2006-12-06 2010-10-19 Mosaid Technologies Incorporated Apparatus and method for capturing serial input data
US8010709B2 (en) * 2006-12-06 2011-08-30 Mosaid Technologies Incorporated Apparatus and method for producing device identifiers for serially interconnected devices of mixed type
US8331361B2 (en) * 2006-12-06 2012-12-11 Mosaid Technologies Incorporated Apparatus and method for producing device identifiers for serially interconnected devices of mixed type
US8271758B2 (en) * 2006-12-06 2012-09-18 Mosaid Technologies Incorporated Apparatus and method for producing IDS for interconnected devices of mixed type
US7853727B2 (en) * 2006-12-06 2010-12-14 Mosaid Technologies Incorporated Apparatus and method for producing identifiers regardless of mixed device type in a serial interconnection
US7529149B2 (en) * 2006-12-12 2009-05-05 Mosaid Technologies Incorporated Memory system and method with serial and parallel modes
US8984249B2 (en) * 2006-12-20 2015-03-17 Novachips Canada Inc. ID generation apparatus and method for serially interconnected devices
US8010710B2 (en) * 2007-02-13 2011-08-30 Mosaid Technologies Incorporated Apparatus and method for identifying device type of serially interconnected devices
US20080201588A1 (en) * 2007-02-16 2008-08-21 Mosaid Technologies Incorporated Semiconductor device and method for reducing power consumption in a system having interconnected devices
US8122202B2 (en) 2007-02-16 2012-02-21 Peter Gillingham Reduced pin count interface
US7796462B2 (en) * 2007-02-22 2010-09-14 Mosaid Technologies Incorporated Data flow control in multiple independent port
US8086785B2 (en) * 2007-02-22 2011-12-27 Mosaid Technologies Incorporated System and method of page buffer operation for memory devices
WO2008101316A1 (en) * 2007-02-22 2008-08-28 Mosaid Technologies Incorporated Apparatus and method for using a page buffer of a memory device as a temporary cache
US7913128B2 (en) * 2007-11-23 2011-03-22 Mosaid Technologies Incorporated Data channel test apparatus and method thereof
US8825939B2 (en) * 2007-12-12 2014-09-02 Conversant Intellectual Property Management Inc. Semiconductor memory device suitable for interconnection in a ring topology
US7983099B2 (en) 2007-12-20 2011-07-19 Mosaid Technologies Incorporated Dual function compatible non-volatile memory device
US7940572B2 (en) 2008-01-07 2011-05-10 Mosaid Technologies Incorporated NAND flash memory having multiple cell substrates
US8594110B2 (en) 2008-01-11 2013-11-26 Mosaid Technologies Incorporated Ring-of-clusters network topologies
US8139390B2 (en) * 2008-07-08 2012-03-20 Mosaid Technologies Incorporated Mixed data rates in memory devices and systems
US8134852B2 (en) * 2008-10-14 2012-03-13 Mosaid Technologies Incorporated Bridge device architecture for connecting discrete memory devices to a system
US7957173B2 (en) * 2008-10-14 2011-06-07 Mosaid Technologies Incorporated Composite memory having a bridging device for connecting discrete memory devices to a system
US8549209B2 (en) * 2008-11-04 2013-10-01 Mosaid Technologies Incorporated Bridging device having a configurable virtual page size
US20100115172A1 (en) * 2008-11-04 2010-05-06 Mosaid Technologies Incorporated Bridge device having a virtual page buffer
JP2010271091A (ja) 2009-05-20 2010-12-02 Seiko Epson Corp 周波数測定装置
JP5517033B2 (ja) 2009-05-22 2014-06-11 セイコーエプソン株式会社 周波数測定装置
JP5440999B2 (ja) 2009-05-22 2014-03-12 セイコーエプソン株式会社 周波数測定装置
US8521980B2 (en) 2009-07-16 2013-08-27 Mosaid Technologies Incorporated Simultaneous read and write data transfer
JP5582447B2 (ja) * 2009-08-27 2014-09-03 セイコーエプソン株式会社 電気回路、同電気回路を備えたセンサーシステム、及び同電気回路を備えたセンサーデバイス
JP5815918B2 (ja) 2009-10-06 2015-11-17 セイコーエプソン株式会社 周波数測定方法、周波数測定装置及び周波数測定装置を備えた装置
JP5876975B2 (ja) 2009-10-08 2016-03-02 セイコーエプソン株式会社 周波数測定装置及び周波数測定装置における変速分周信号の生成方法
US8582382B2 (en) * 2010-03-23 2013-11-12 Mosaid Technologies Incorporated Memory system having a plurality of serially connected devices
JP5883558B2 (ja) 2010-08-31 2016-03-15 セイコーエプソン株式会社 周波数測定装置及び電子機器
US8825967B2 (en) 2011-12-08 2014-09-02 Conversant Intellectual Property Management Inc. Independent write and read control in serially-connected devices

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930007185B1 (ko) * 1989-01-13 1993-07-31 가부시키가이샤 도시바 레지스터뱅크회로
JPH0454652A (ja) * 1990-06-25 1992-02-21 Nec Corp マイクロコンピュータ
US5157342A (en) * 1991-08-30 1992-10-20 The United States Of America As Represented By The Secretary Of The Navy Precision digital phase lock loop circuit
US5530911A (en) * 1994-07-15 1996-06-25 Motorola, Inc. Method and apparatus for battery drain reduction by adjusting for dynamic changes of receiver warm-up time

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160058501A (ko) * 2014-11-17 2016-05-25 에스케이하이닉스 주식회사 반도체 장치 및 동작 방법

Also Published As

Publication number Publication date
JP3896204B2 (ja) 2007-03-22
KR100484330B1 (ko) 2005-08-25
US5941974A (en) 1999-08-24
JPH10198597A (ja) 1998-07-31

Similar Documents

Publication Publication Date Title
KR100484330B1 (ko) 직렬적으로제공되는데이터스트림에대한레지스터기억수신지선택방법
US8131913B2 (en) Selective broadcasting of data in series connected devices
US6253280B1 (en) Programmable multiple word width CAM architecture
KR0123239B1 (ko) 선입선출방식(fifo) 메모리
US7574638B2 (en) Semiconductor device tested using minimum pins and methods of testing the same
US4870562A (en) Microcomputer capable of accessing internal memory at a desired variable access time
US5524112A (en) Interface apparatus for transferring k*n-bit data packets via transmission of K discrete n-bit parallel words and method therefore
KR0174266B1 (ko) 반도체기억장치
US20100211747A1 (en) Processor with reconfigurable architecture
FI78802B (fi) Kopplingsarrangemang foer kodning och avkodning av informationssignaler.
US8284880B2 (en) Clock data recovery circuit and method for operating the same
US6442579B1 (en) Low power linear feedback shift registers
EP1006435A1 (en) A memory operated in a modified ping-pong mode
US5726995A (en) Method and apparatus for selecting modes of an intergrated circuit
US5515506A (en) Encoding and decoding of dual-ported RAM parity using one shared parity tree and within one clock cycle
EP0798645B1 (en) Bus controller and information processing device
EP0839424B1 (en) Extended chip select reset apparatus and method
US20040199672A1 (en) System and method for high speed handshaking
US5577005A (en) Circuit for using chip information
KR0139335B1 (ko) 랜덤 코드 제너레이터
US6457149B1 (en) Semiconductor integrated circuit and semiconductor integrated circuit test method
JPH09145803A (ja) テストモード設定回路
JP3251265B2 (ja) メモリ出力制御回路
KR100218371B1 (ko) 병렬포트회로
JP2670905B2 (ja) カウンタ

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130325

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140325

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee