JPS6314497Y2 - - Google Patents
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- Publication number
- JPS6314497Y2 JPS6314497Y2 JP1982149247U JP14924782U JPS6314497Y2 JP S6314497 Y2 JPS6314497 Y2 JP S6314497Y2 JP 1982149247 U JP1982149247 U JP 1982149247U JP 14924782 U JP14924782 U JP 14924782U JP S6314497 Y2 JPS6314497 Y2 JP S6314497Y2
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- Japan
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- 238000006243 chemical reaction Methods 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 2
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- Analogue/Digital Conversion (AREA)
Description
【考案の詳細な説明】
本考案はデイジタル・アナログ変換装置に関
し、特にマイクロコンピユータ等のデイジタル信
号処理装置の制御によりデイジタル・アナログ変
換を行うのに適し、半導体に集積形成するのに適
するデイジタル・アナログ変換装置に関する。
し、特にマイクロコンピユータ等のデイジタル信
号処理装置の制御によりデイジタル・アナログ変
換を行うのに適し、半導体に集積形成するのに適
するデイジタル・アナログ変換装置に関する。
従来、マイクロコンピユータの制御によりデイ
ジタル・アナログ変換を行うデイジタル・アナロ
グ変換装置（以下Ｄ／Ａ変換装置という）は種々
発表されており、その多くは半導体に集積形成さ
れている。これらのＤ／Ａ変換装置は、内部にマ
イクロコンピユータからのデイジタルデータを保
持するための入力レジスタと、この入力レジスタ
の出力をＤ／Ａ変換するためのＤ／Ａ変換器より
構成されている。しかし、一般にＤ／Ａ変換装置
は、各々のＤ／Ａ変換器に起因する変換装置固有
のゼロスケールエラーまたはフルスケールエラー
（またはゲインエラー）を有していることが知ら
れている。従つて、これらのエラーを有するＤ／
Ａ変換装置を使用し、しかも精度を必要とする場
合、Ｄ／Ａ変換装置単体またはその出力に接続さ
れている装置を含む系全体でのエラー補正（以下
スケール補正という）をハードウエア的に行う必
要がある。
ジタル・アナログ変換を行うデイジタル・アナロ
グ変換装置（以下Ｄ／Ａ変換装置という）は種々
発表されており、その多くは半導体に集積形成さ
れている。これらのＤ／Ａ変換装置は、内部にマ
イクロコンピユータからのデイジタルデータを保
持するための入力レジスタと、この入力レジスタ
の出力をＤ／Ａ変換するためのＤ／Ａ変換器より
構成されている。しかし、一般にＤ／Ａ変換装置
は、各々のＤ／Ａ変換器に起因する変換装置固有
のゼロスケールエラーまたはフルスケールエラー
（またはゲインエラー）を有していることが知ら
れている。従つて、これらのエラーを有するＤ／
Ａ変換装置を使用し、しかも精度を必要とする場
合、Ｄ／Ａ変換装置単体またはその出力に接続さ
れている装置を含む系全体でのエラー補正（以下
スケール補正という）をハードウエア的に行う必
要がある。
このスケール補正を行う場合、ゼロスケール補
正はＤ／Ａ変換器のデイジタル入力を全ビツト低
レベルにし、アナログ出力をゼロスケール出力状
態にして行う。また、フルスケール補正（または
ゲイン補正）は、同様にデイジタル入力を全ビツ
ト高レベルにし、アナログ出力をフルスケール出
力状態にして行う。しかし、マイクロコンピユー
タで制御されるＤ／Ａ変換装置は、入力されるデ
イジタルデータを制御信号によつてマイクロコン
ピユータのバス線より入力レジスタに取込んでい
るので、Ｄ／Ａ変換装置のみでハードウエア的に
スケール補正することは困難である。ハードウエ
ア的にスケール補正を行う場合、全ビツトを
「高」または「低」レベルに設定するためにダイ
ナミツク動作するストローブ信号を必要とする。
従つて通常、スケール補正するために、マイクロ
コンピユータにはスケール補正用のソフトウエア
を設けている。ソフトウエア的にスケール補正を
行う場合、ゼロスケール補正をする時にはマイク
ロコンピユータからＤ／Ａ変換装置へ制御信号と
共に全ビツト低レベルのデータを出力し、Ｄ／Ａ
変換装置はこの全ビツト低のデータを入力レジス
タに保持すると共に、Ｄ／Ａ変換器によりアナロ
グ出力をゼロスケール出力状態にしてスケール補
正を行う。また、フルスケール補正（またゲイン
補正）をする時には、同様にマイクロコンピユー
タから制御信号と共に全ビツト高レベルのデータ
を出力し、Ｄ／Ａ変換器のアナログ出力をフルス
ケール状態にして行う。
正はＤ／Ａ変換器のデイジタル入力を全ビツト低
レベルにし、アナログ出力をゼロスケール出力状
態にして行う。また、フルスケール補正（または
ゲイン補正）は、同様にデイジタル入力を全ビツ
ト高レベルにし、アナログ出力をフルスケール出
力状態にして行う。しかし、マイクロコンピユー
タで制御されるＤ／Ａ変換装置は、入力されるデ
イジタルデータを制御信号によつてマイクロコン
ピユータのバス線より入力レジスタに取込んでい
るので、Ｄ／Ａ変換装置のみでハードウエア的に
スケール補正することは困難である。ハードウエ
ア的にスケール補正を行う場合、全ビツトを
「高」または「低」レベルに設定するためにダイ
ナミツク動作するストローブ信号を必要とする。
従つて通常、スケール補正するために、マイクロ
コンピユータにはスケール補正用のソフトウエア
を設けている。ソフトウエア的にスケール補正を
行う場合、ゼロスケール補正をする時にはマイク
ロコンピユータからＤ／Ａ変換装置へ制御信号と
共に全ビツト低レベルのデータを出力し、Ｄ／Ａ
変換装置はこの全ビツト低のデータを入力レジス
タに保持すると共に、Ｄ／Ａ変換器によりアナロ
グ出力をゼロスケール出力状態にしてスケール補
正を行う。また、フルスケール補正（またゲイン
補正）をする時には、同様にマイクロコンピユー
タから制御信号と共に全ビツト高レベルのデータ
を出力し、Ｄ／Ａ変換器のアナログ出力をフルス
ケール状態にして行う。
以上説明したように、従来のマイクロコンピユ
ータにより制御可能なＤ／Ａ変換装置は、スケー
ル補正をするためにはマイクロコンピユータを使
用しなければならないため、スケール補正が繁雑
であるという欠点と共に、マイクロコンピユータ
はスケール補正用のソフトウエアを設けなくては
ならなく、ソフトウエア作成上及びメモリ容量上
の制約を受けることになり、マイクロコンピユー
タにより制御されるシステムを構成する場合の制
約が大きくなるという欠点があつた。
ータにより制御可能なＤ／Ａ変換装置は、スケー
ル補正をするためにはマイクロコンピユータを使
用しなければならないため、スケール補正が繁雑
であるという欠点と共に、マイクロコンピユータ
はスケール補正用のソフトウエアを設けなくては
ならなく、ソフトウエア作成上及びメモリ容量上
の制約を受けることになり、マイクロコンピユー
タにより制御されるシステムを構成する場合の制
約が大きくなるという欠点があつた。
本考案は上記欠点を除去し、マイクロコンピユ
ータからの制御信号よりＤ／Ａ変換が可能でしか
もマイクロコンピユータとは無関係に出力をゼロ
スケール及びフルスケール状態にでき、スケール
補正を容易に行うことのできるデイジタル・アナ
ログ変換装置を提供するものである。
ータからの制御信号よりＤ／Ａ変換が可能でしか
もマイクロコンピユータとは無関係に出力をゼロ
スケール及びフルスケール状態にでき、スケール
補正を容易に行うことのできるデイジタル・アナ
ログ変換装置を提供するものである。
本考案のデイジタル・アナログ変換装置は、セ
ツト端子、リセツト端子、クロツク入力端子、デ
ータ入力端子、データ出力端子を有する複数のフ
リツプフロツプ回路の前記セツト端子がすべて共
通接続され、前記リセツト端子がすべて共通接続
され、前記クロツク端子がすべて共通接続されて
構成され、デイジタルデータを保持する入力レジ
スタと、前記データ出力端子に入力端子が接続す
るデイジタル・アナログ変換器とを含んで構成さ
れる。
ツト端子、リセツト端子、クロツク入力端子、デ
ータ入力端子、データ出力端子を有する複数のフ
リツプフロツプ回路の前記セツト端子がすべて共
通接続され、前記リセツト端子がすべて共通接続
され、前記クロツク端子がすべて共通接続されて
構成され、デイジタルデータを保持する入力レジ
スタと、前記データ出力端子に入力端子が接続す
るデイジタル・アナログ変換器とを含んで構成さ
れる。
次に、本考案の実施例について図面を用いて説
明する。
明する。
第１図は本考案の一実施例のブロツク図であ
る。
る。
この実施例は、フリツプフロツプを３個とした
３ビツト・パラレル・デイジタル入力のＤ／Ａ変
換装置の例である。３ビツト以外のＤ／Ａ変換装
置についてもこの実施例と同様にして作ることが
できる。
３ビツト・パラレル・デイジタル入力のＤ／Ａ変
換装置の例である。３ビツト以外のＤ／Ａ変換装
置についてもこの実施例と同様にして作ることが
できる。
この実施例のＤ／Ａ変換装置は、セツト端子Ｓ
（S1〜S3）、リセツト端子Ｒ（R1〜R3）、クロツク
入力端子Ｃ（C1〜C3）、データ入力端子Ｄ（D1〜
D3）、データ出力端子Ｑ（Q1〜Q3）を有する三つ
のＤ型フリツプフロツプ回路４，５，６のセツト
端子Ｓがすべて共通接続され、リセツト端子Ｒが
すべて共通接続され、クロツク端子Ｃがすべて共
通接続されて構成され、デイジタルデータを保持
する入力レジスタ１５と、出力端子Ｑに入力端子
が接続するＤ／Ａ変換器１４とを含んで構成され
る。このＤ／Ａ変換器１４はスイツチ回路と２進
化重み付け回路を含んで構成される通常のＤ／Ａ
変換器である。端子１〜３はデイジタルデータ入
力端子、端子１３はアナログ出力端子である。
（S1〜S3）、リセツト端子Ｒ（R1〜R3）、クロツク
入力端子Ｃ（C1〜C3）、データ入力端子Ｄ（D1〜
D3）、データ出力端子Ｑ（Q1〜Q3）を有する三つ
のＤ型フリツプフロツプ回路４，５，６のセツト
端子Ｓがすべて共通接続され、リセツト端子Ｒが
すべて共通接続され、クロツク端子Ｃがすべて共
通接続されて構成され、デイジタルデータを保持
する入力レジスタ１５と、出力端子Ｑに入力端子
が接続するＤ／Ａ変換器１４とを含んで構成され
る。このＤ／Ａ変換器１４はスイツチ回路と２進
化重み付け回路を含んで構成される通常のＤ／Ａ
変換器である。端子１〜３はデイジタルデータ入
力端子、端子１３はアナログ出力端子である。
次に、この実施例の動作について説明する。
端子１１に高レベル、端子１２に低レベルの信
号が入力されると、フリツプフロツプ回路４〜６
は各々のセツト端子S1〜S3が高レベル、リセツト
端子R1〜R3が低レベルになるので出力端子Q1〜
Q3は保持データとは無関係にすべて高レベルと
なり、Ｄ／Ａ変換器１４はこの全ビツト高レベル
のデータをＤ／Ａ変換して、アナログ出力端子１
３にはフルスケールのアナログ値が出力される。
また、端子１１，１２が共に低レベルの時には、
フリツプフロツプ回路４〜６のセツト、リセツト
端子はすべて低レベルとなるのでフリツプフロツ
プ回路４〜６はマイクロコンピユータから端子１
０へ入つてくる制御信号によりデータ入力端子１
〜３に入つてくるデイジタルデータを保持し、こ
のデータを出力端子Q1〜Q3に出力し、Ｄ／Ａ変
換器１４はフリツプフロツプ回路４〜６のデイジ
タル出力データに応じた２進化重み付けされたア
ナログ値を出力端子１３に出力する。
号が入力されると、フリツプフロツプ回路４〜６
は各々のセツト端子S1〜S3が高レベル、リセツト
端子R1〜R3が低レベルになるので出力端子Q1〜
Q3は保持データとは無関係にすべて高レベルと
なり、Ｄ／Ａ変換器１４はこの全ビツト高レベル
のデータをＤ／Ａ変換して、アナログ出力端子１
３にはフルスケールのアナログ値が出力される。
また、端子１１，１２が共に低レベルの時には、
フリツプフロツプ回路４〜６のセツト、リセツト
端子はすべて低レベルとなるのでフリツプフロツ
プ回路４〜６はマイクロコンピユータから端子１
０へ入つてくる制御信号によりデータ入力端子１
〜３に入つてくるデイジタルデータを保持し、こ
のデータを出力端子Q1〜Q3に出力し、Ｄ／Ａ変
換器１４はフリツプフロツプ回路４〜６のデイジ
タル出力データに応じた２進化重み付けされたア
ナログ値を出力端子１３に出力する。
このように、本考案のＤ／Ａ変換装置はマイク
ロコンピユータの制御信号によりＤ／Ａ変換が可
能であり、マイクロコンピユータからの制御信号
及びデイジタルデータとは無関係にＤ／Ａ変換器
１４のアナログ出口を強制的にゼロスケールまた
はフルスケール状態にすることが可能である。
ロコンピユータの制御信号によりＤ／Ａ変換が可
能であり、マイクロコンピユータからの制御信号
及びデイジタルデータとは無関係にＤ／Ａ変換器
１４のアナログ出口を強制的にゼロスケールまた
はフルスケール状態にすることが可能である。
上記実施例はパラレルの入力デイジタルデータ
を扱うように構成したが、本考案のＤ／Ａ変換装
置はこれに限定されず、シリアル・デイジタルデ
ータを扱うＤ／Ａ変換装置にも適用できる。この
場合は、入力レジスタを２段構成にし、入力レジ
スタの前段にシフトレジスタを設ければ良い。
を扱うように構成したが、本考案のＤ／Ａ変換装
置はこれに限定されず、シリアル・デイジタルデ
ータを扱うＤ／Ａ変換装置にも適用できる。この
場合は、入力レジスタを２段構成にし、入力レジ
スタの前段にシフトレジスタを設ければ良い。
第２図は第１図に示すフリツプフロツプ回路と
その制御回路の一例の詳細回路図である。
その制御回路の一例の詳細回路図である。
第２図において、１７は一つのフリツプフロツ
プ回路を示し、M1はNORゲート、M2はインバ
ータ、M3，M4はＮチヤンネルFET、M5〜M8は
NANDゲート、端子１６はデータ入力端子であ
る。第１図と同じものには同一符号を付してあ
る。接続は図示している通りである。
プ回路を示し、M1はNORゲート、M2はインバ
ータ、M3，M4はＮチヤンネルFET、M5〜M8は
NANDゲート、端子１６はデータ入力端子であ
る。第１図と同じものには同一符号を付してあ
る。接続は図示している通りである。
次に、この回路の動作について説明する。
端子１２が高レベルの時はNORゲートM1の出
力は端子１０への入力とは無関係に低レベルとな
り、FET：M3がオフ、M4がオン状態になるので
フリツプフロツプ回路１７は保持状態となる。こ
の時、端子１１が高レベルであるとNANDゲー
トM8の出力は低レベル、NANDゲートM7の出
力は高レベルとなるため、フリツプフロツプ回路
１７の出力端子Ｑの出力は高レベルとなる。端子
１１が低レベルの時はNANDゲートM8の出力は
高レベル、NANDゲートM7の出力は低レベルと
なるのでフリツプフロツプ回路１７の出力端子Ｑ
での出力は低レベルとなる。端子１２が低レベル
の時には端子１１の入力には関係なくNANDゲ
ートM7，M8の出力は高レベルとなりフリツプフ
ロツプ回路１７はセツト、リセツト端子が共に高
レベルとなるので制御信号入力端子１０への信号
によりデータ入力端子Ｄへの入力デイジタルデー
タを保持すると共に出力端子Ｑに出力する。
力は端子１０への入力とは無関係に低レベルとな
り、FET：M3がオフ、M4がオン状態になるので
フリツプフロツプ回路１７は保持状態となる。こ
の時、端子１１が高レベルであるとNANDゲー
トM8の出力は低レベル、NANDゲートM7の出
力は高レベルとなるため、フリツプフロツプ回路
１７の出力端子Ｑの出力は高レベルとなる。端子
１１が低レベルの時はNANDゲートM8の出力は
高レベル、NANDゲートM7の出力は低レベルと
なるのでフリツプフロツプ回路１７の出力端子Ｑ
での出力は低レベルとなる。端子１２が低レベル
の時には端子１１の入力には関係なくNANDゲ
ートM7，M8の出力は高レベルとなりフリツプフ
ロツプ回路１７はセツト、リセツト端子が共に高
レベルとなるので制御信号入力端子１０への信号
によりデータ入力端子Ｄへの入力デイジタルデー
タを保持すると共に出力端子Ｑに出力する。
第２図に示した回路は、一例を示したもので、
他のゲート及びデバイスを用いても構成可能なこ
とはもちろんである。
他のゲート及びデバイスを用いても構成可能なこ
とはもちろんである。
以上詳細に説明したように、本考案によれば、
マイクロコンピユータの制御信号によりＤ／Ａ変
換が可能であら、しかもマイクロコンピユータと
は無関係にＤ／Ａ変換器の出力をゼロスケールま
たはフルスケール状態にすることができ、スケー
ル補正を簡単に行なえるＤ／Ａ変換装置が得られ
るのでその効果は大きい。
マイクロコンピユータの制御信号によりＤ／Ａ変
換が可能であら、しかもマイクロコンピユータと
は無関係にＤ／Ａ変換器の出力をゼロスケールま
たはフルスケール状態にすることができ、スケー
ル補正を簡単に行なえるＤ／Ａ変換装置が得られ
るのでその効果は大きい。
第１図は本考案の一実施例のブロツク図、第２
図は第１図に示すフリツプフロツプ回路とその制
御回路の一例の詳細回路図である。 １，２，３……データ入力端子、４，５，６…
…フリツプフロツプ回路、１０，１１，１２……
端子、１３……出力端子、１４……Ｄ／Ａ変換
器、１５……入力レジスタ、１６……データ入力
端子、１７……フリツプフロツプ回路、Ｃ，C1
〜C3……クロツク入力端子、Ｄ，D1〜D3……デ
ータ入力端子、M1……NORゲート、M2……イ
ンバータ、M3，M4……ＮチヤンネルFET、M5，
M6，M7，M8……NANDゲート、Ｑ，Q1〜Q3…
…出力端子、Ｒ，R1〜R3……リセツト端子、Ｓ，
S1〜S3……セツト端子。
図は第１図に示すフリツプフロツプ回路とその制
御回路の一例の詳細回路図である。 １，２，３……データ入力端子、４，５，６…
…フリツプフロツプ回路、１０，１１，１２……
端子、１３……出力端子、１４……Ｄ／Ａ変換
器、１５……入力レジスタ、１６……データ入力
端子、１７……フリツプフロツプ回路、Ｃ，C1
〜C3……クロツク入力端子、Ｄ，D1〜D3……デ
ータ入力端子、M1……NORゲート、M2……イ
ンバータ、M3，M4……ＮチヤンネルFET、M5，
M6，M7，M8……NANDゲート、Ｑ，Q1〜Q3…
…出力端子、Ｒ，R1〜R3……リセツト端子、Ｓ，
S1〜S3……セツト端子。
Claims (1)
- セツト端子、リセツト端子、クロツク入力端
子、データ入力端子及びデータ出力端子を有する
複数のフリツプフロツプ回路の前記セツト端子が
すべて共通接続され、前記リセツト端子がすべて
共通接続され、前記クロツク端子がすべて共通接
続されて構成され、前記セツト端子及びリセツト
端子に入力する信号のレベルにより前記データ入
力端子に入力される入力データを保持し出力する
か、入力データとは無関係にデータ出力端子から
出力されるデータ出力を高レベルまたは低レベル
にする入力レジスタと、前記データ出力端子に入
力端子が接続され、該入力端子に入力される前記
データ出力が高レベルか低レベルかに従つて出力
をフルスケール状態かゼロスケール状態のアナロ
グ値を出力するＤ／Ａ変換器とを含むことを特徴
とするデイジタル・アナログ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14924782U JPS5956844U (ja) | 1982-10-01 | 1982-10-01 | デイジタル・アナログ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14924782U JPS5956844U (ja) | 1982-10-01 | 1982-10-01 | デイジタル・アナログ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5956844U JPS5956844U (ja) | 1984-04-13 |
| JPS6314497Y2 true JPS6314497Y2 (ja) | 1988-04-22 |
Family
ID=30331361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14924782U Granted JPS5956844U (ja) | 1982-10-01 | 1982-10-01 | デイジタル・アナログ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5956844U (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5430926U (ja) * | 1977-08-03 | 1979-02-28 |
-
1982
- 1982-10-01 JP JP14924782U patent/JPS5956844U/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5430926U (ja) * | 1977-08-03 | 1979-02-28 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5956844U (ja) | 1984-04-13 |
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