KR820000086B1 - 아날로그 연산장치 - Google Patents

Abstract

내용 없음.

Description

아날로그 연산장치

제 1 도는 본 발명의 한 실시예를 도시한 구성 블록도.

제 2 도는 제 1 도 장치의 동작을 설명하기 위한 타임차아트.

제 3 도는 프로세서가 입력 아날로그 신호를 디지털 신호로 변환시킬 경우의 변환순서의 한 예를 도시한 플로우 차아트.

제 4 도 및 제 5 도는 본 발명의 다른 실시예를 도시한 구성 블록도.

본 발명은 아날로그 신호를 입력으로 하여 가감 승제연산을 비롯하여 각종의 연산을 마이크로 컴퓨터의 프로세서를 사용하는 아날로그 연산장치에 관한 것이다.

최근 디지털회로의 기술의 진보에 따라 마이크로 컴퓨터의 프로세서가 소형화되고 가격도 저렴하여 그 응용 범위가 대폭적으로 넓어지게 되었다. 그런데 이들 프로세서는 이 프로세서의 입력쪽에 아날로그 신호를 디지털 신호로 변환시키기 위한 아날로그-디지털 변환기(이하 A/D변환기라함)와 출력쪽에 디지털 신호를 아날로그 신호로 변환 시키기 위한 디지털-아날로그 변환기(이하 D/A변환기라함)를 각각 설치해야만 했다. A/D변환기는 회로의 구성이 복잡하고 또 가격이 고가이기 때문에 A/D변환기와 마이크로 컴퓨터로 시스템을 구성하면 전체적인 시스템도 복잡하게 되고 가격도 고가로 되는 결점이 있었다. 특히, 입력신호가 여러개 되면 A/D변환기를 입력신호의 수만큼 설치하거나, 혹은 멀티플렉서를 설치하여 여러입력신호를 여기에서 절환시킨후 A/D변환시킬 필요가 있어 회로 구성이 대단히 복잡하게 되는 결점이 있다.

본 발명은 아날로그 신호를 입력으로 하면서도 프로세서의 입력측에 A/D변환기나 멀티플렉서 등을 필요로 하지 않아 전체적인 회로구성이 간단하고 또 가격이 염가인 이런 종류의 장치를 실현하려고 하는 것이다.

이하 첨부도면을 참조하여 본 발명을 설명하면 다음과 같다.

제 1 도는 본 발명의 일 실시예를 도시한 구성 블록도이다. 도면에서 번호 10은 한쪽 입력단자에 아날로그 입력신호(e₁)가 인가되는 비교기이고, 번호 20은 이 비교기(10)로 부터의 신호를 입력으로 하는 프로세서이다. 30은 프로세서(20)로부터 디지털 신호를 아날로그 신호로 변환시키는 D/A변환기이고, 40은 아날로그 신호유지 회로로써 반도체스위치(41), 콘덴서(42) 및 증폭기(43)로 구성된 샘플 호울드 회로이다.

비교기(10)는 한쪽 입력단자에 인가되는 아날로그 신호(e₁)와 D/A변환기(30)로부터 나머지 한쪽 입력단자에 인가되는 아날로그 신호(e_f)를 비교하여 프로세서(20)의 입력단자(21)에 인가한다.

이 프로세서(20)는 입력단자(21), 판독/기입 데이터 메모리부(22), 연산제어부(CPU)(23), ROM(Read Only Momery)프로그램 메모리부(24) 및 출력단자(25)로 구성되어 있다. 상기 입력단자(21)에는 비교기(10)로부터 입력신호가 인입되는데 여기에서 연산제어부(23)로 부터의 신호에 의하여 비교기(10)의 출력 신호가 해독되는 것을 기다린다. 판독/기입 데이터 메모리부(22)는 연산제어부(23)로 부터의 신호에 의하여 입력단자(21)에서 주어지는 신호를 일시적으로 기억하거나 또는 연산결과를 기억한다. 상기 프로그램 메모리부(24)는 아날로그 신호를 디지털신호로 변환시키기 위한 변환순서나 주변 회로를 제어하기 위한 순서등 여러 가지의 연산절차 및 연산에 필요한 데이터가 미리 기억되는데 그 내용은 연산제어부(23)로 부터의 신호에 의해 해독된다.

연산제어부(23)는 입력단자(21)에 주어진 신호의 상태를 해독하여 데이터 메모리부(22)에 기입하거나, 또는 프로그램 메모리부(24)로 부터의 연산수서를 해독하거나, 또는 여기서 해독한 데이터나 데이터 메모리부(22)에서 해독된 신호를 사용하여서 디지털 연산동작을 행한다. 출력단자(25)에는 데이터 메모리부(22), 혹은 연산제어부(23)에서 출력된 디지털신호가 주어지고, 연산 제어부(23)로 부터의 신호에 의해서 D/A변환기(30)에 디지털 신호와 신호 유지회로(40)에 이 회로를 제어하기 위한 제어신호를 출력시킨다. D/A변환기(30)는 출력단자(25)에서 출력되는 디지털신호를 아날로그 신호로 변환시켜 상기 비교기(10)의 한쪽 입력단자에 인입시킴과 동시에 프로세서(20)로 부터의 출력 지령신호(제어신호)에 의하여 스위치(41)가 도통하였을 때 아날로그 신호 유지회로(40)로 출력된다.

이와같이 구성된 장치의 동작을 제 2 도의 타임 차아트를 참조하여 설명하면 다음과 같다.

제 2 도의 "가"는 입력 아날로그 신호(e₁)를 "나"는 디지털 프로세서(20)내의 동작을 총괄하는 샘플링클럭신호를 각각 도시한 것이다. 여기에서의 샘플링 클럭신호의 주기(t)는 입력 아날로그 신호(e₁)의 변화속도 등을 고려하여 정해진 것이다. 우선, 프로세서(20)는 제 2 도의 "다"에 도시한 것과 같이 샘플링 클럭의 수직상승시 프로그램 메모리부(24)에 기억되어 있는 신호를 해독하여 비교기(10), 프로세서(20) 및 디지털-아날로그 변환기(30)로 구성되는 아날로그-디지털 변환 루우프(loop)에 의하여 비교기(10)의 입력단자에 주어진 입력 아날로그 신호를 디지털 신호로 변환시킨다.

입력 아날로그 신호를 디지털 신호로 변환시키는 방식에는 여러 가지가 있으나 순차 비교방식을 예를들어 설명하면 제 3 도 플로우차아트와 같다. 즉, 처음에 연산제어부(23)의 일부에 형성된 A레지스터의 최상단위의 비트에 "1"을 세트시킨다(①).

이것에 의하여 A레지스터에 이 A레지스터의 전용량의 50%에 상당되는 디지털량이 세트된다. 다음에 A레지스터의 내용을 D/A변환기(30)로 출력시킨다(②).

이것에 따라 D/A변환기(30)는 상기한 50%에 상당되는 디지털량을 아날로그량으로 변환시키고, 이 변환된 아날로그 신호(e_f)가 비교기(10)의 나머지 한쪽 입력단자에 인가된다. 다음에 비교기(10)의 출력신호를 해독하고 이 신호의 상태를 판단한다(③). 여기에서 해독한 신호의 상태가 2진수 "0"(즉, e₁＜e_f)이면 A레지스터의 최상단위 비트에 세트해 놓은 "1"을 "0"으로 리세트한다(④). 또 해독한 신호의 상태가 2진수 "1"(즉, e₁＞e_f)이면 A레지스터의 최상단위 비트에 세트해 놓은 "1"은 그대로 둔다. 다음에 이 A레지스터가 전단위가 종료하였는가 아닌가를 판단하고(⑤)종료되지 않을 경우 다음단위, 즉 최상단위 비트에 대하여서는 2비트째(상위 단위비트에 대하여서 1/2의 무게를 가짐)에 "1"을 세트한다(⑥). 이것에 의하여, A레지스터의 내용에 전용량의 25% 혹은 75%에 상당하는 디지털 신호가 세트된 것이된다. 여기에서 순서는 다시 ②로 복귀하고 상기와 같이 ②~⑥의 조작이 다시 행하여 진다. 여기에서 ⑥의 조작에서는 이번에는 3비트째에 "1"이 세트된다. 이와 같이하여 상기한 ②~⑥의 조작이 A레지스터의 전단위가 종료할때까지 (즉, A레지스터의 최소단위비트에 "1" 또는 "0"이 세트될 때까지)계속된다. 그리고 전단위가 종료되면 순서는 종료되고 레지스터에 남아있는 내용이 입력 아날로그 신호(e₁)가 디지털 신호로 변환된 값으로 된다.

이와같이 하여 변환된 디지털신호는 다음에 제 2 도의 "d"에 도시한 것과 같이 프로그램 메모리부(24)에 기억되어 있는 프로그램에 따라서 데이터 메모리부(22)에 기억되어 있는 데이터 혹은 프로그램 메모리부(24)에 기억되어 있는 데이터를 사용하여서 가 감 승 제 연산이나, 개평(開平)연산등 소망하는 연산이 행해진다. 어떠한 연산을 하는 가는 프로그램 메모리부(24)에 미리 기억되어 있는 프로그램의 내용에 따라 정해진다. 소정의 연산 동작이 종료되면 이 연산결과는 제 2 도의 "e"에 도시한 바와같이 출력단자(25)를 통하여 D/A변환기(30)에 인입시켜 아날로그 신호로 변환된다. 다음에 제 2 도의 "f"에 도시한 바와같은 출력지령 신호를 샘플 호울드 스위치(41)로 출력시킨다. 이것에 의해 D/A변환기(30)의 아날로그 출력신호는 상기 스위치(41)를 통하여 아날로그 신호 유지회로(40)에 인가되어 출력단자(50)에서 제 2 도의 "g"에 도시된 것과 같은 아날로그 신호의 연산결과를 연속적으로 얻을 수 있다. 이때 D/A변환기(30)의 아날로그 신호는 비교기(10)의 나머지 한쪽 입력단자에도 인가되지만 비교기(10)의 출력신호가 프로세서(20)에 해독되어 있지 않으므로 아무런 영향을 끼치지 않는다.

이와같이 구성된 본 발명의 장치는 프로세서 A/D변환, 소정의 연산, D/A변환기로의 출력 및 아날로그 신호 유지회로로 제어신호(출력지령신호)출력 등을 시분할 조정하는 점에 특징이 있는 것으로서, 프로세서의 입력쪽에 고가인 A/D변환기를 설치할 필요가 없고 회로의 전체구성이 간단하다는데 장점이 있다.

제 4 도 및 제 5 도는 본 발명의 다른 실시예를 도시한 구성 블록도이다. 제 4 도의 실시예에서는 다수의 아날로그 신호를 입력으로 함과 동시에 다수의 아날로그 신호를 출력으로 하는 경우를 도시한 것이다. 본도에서는 프로세서(20)의 입력쪽에 아날로그 신호(e₁)(e₂)(e₃)각각에 대응하여 각 입력단자를 가지는 3개의 비교기(11)(12)(13)를 설치함과 동시에 D/A변환기(30)로 부터의 아날로그 신호(ef)를 각 비교기의 나머지 한쪽 입력단자에 공통으로 인가하도록 설계한 것이다. 또한 프로세서(20)의 입력쪽에는 연산제어부에서의 지령순서나 연산절차를 적절히 변경시키기 위한 중간신호 혹은 프로그램에 의한 산출을 하기위한 디지털 입력신호 등을 가하는 단자(15)를 설치하고 있고, D/A변환기(30)의 출력쪽에는 2개의 아날로그 신호 유지회로(40₁)(40₂)가 설치되었다. 이 실시예의 장치에서 프로세서(20)는 각 아날로그 신호(e₁)(e₂)(e₃)를 제 3 도에 도시한 바와 같은 플로우차아트에 의하여 디지털신호로 변환시켜 데이터 메모리에 기억시킨다. 다음에 소정의 연산동작을 행할 때 상기 데이터 메모리에 기억시켜 놓은 디지털 신호를 해독하여 소정의 연산동작을 행한다.

연산결과는 데이터 메모리에 기입되거나 또는 출력단자와 D/A변환기(30)를 통하여 아날로그 신호유지회로에 송출되는데, e₁과 e₂의 합연산 결과는 아날로그 신호 유지회로(40₁)에 그리고 e₁과 e₂의 합에 e₃을 승산 연산한 결과는 아날로그 신호 유지회로(40₂)에 각각 송출된다. 여기에서 프로세서(20)는 처음 입력 아날로그 신호(e₁)(e₂)를 디지털신호로 변환시킨 다음 e₁과 e₂의 대응한 디지털신호로 연산하고, 이어서 입력 아날로그 신호(e₃)를 디지털 신호로 변환시키고, 재차 소정의 연산 동작을 행한다. 이와같은 순서의 변경은 프로그램 메모리에 기억시킨 프로그램에 의하여도 좋고, 단자(15)에 인가되는 중간신호 혹은 프로그램에 의한 산출을 하기 위한 디지털 입력신호에 의해 변경해도 좋다.

이와같이 입력 아날로그 신호가 여러개 있을 경우 모든 입력 아날로그 신호를 처음부터 디지털 신호로 변환시키지 않고 연산 도중 필요한 입력 아날로그 신호만을 디지털 신호로 변환시키고 다시 연산 동작을 행하도록 하여, 데이터 메모리부의 용량을 절약할 수 있는 이점이 있다. 또 연산 결과에 따라서 다른 나머지 입력 아날로그 신호의 연산동작을 생략하는 것도 가능하여 연산속도를 향상시킬수 있다. 이런 실시예에서와 같이 본 발명에 의한 장치는 입력 아날로그 신호의 수가 여러개 되어도 프로세서의 입력쪽에 비교기를 설치만 하면 되고, 또 출력 아날로그 신호의 수가 여러개 되어도 D/A변환기의 출력쪽에 아날로그 신호 유지회로를 설치하기만 하면되는 특징이있다.

또 프로세서의 입력쪽에 단자(15)를 설치한 것에 의하여 중간신호 혹은 프로그램에 의한 산출을 하기위한 디지털 입력 신호 등으로 연산 제어부에서의 지령순서나 연산순서를 적절히 변경시킬수 있는 특징이있다.

제 5 도의 실시예는 프로세서(20)의 출력쪽에 D/A변환기의 일종인 디지털 신호-펄스폭신호 변환기(30)를 설치하여 디지털신호를 펄스폭 신호로 변환하도록 하고, 이것을 포토 트랜지스터와 같은 아이솔레이숀장치(isolation means)(31) 및 평활회로(32)를 통하여 비교기(11)(12)의 다른쪽 입력단자에 공통으로 인가되도록 설계한 것이다. 또 각 비교기(11)(12)의 출력은 아이솔레이숀장치(33)를 통하여 프로세서(20)에 주어짐과 동시에 디지털신호-펄스폭 신호변환기(30)의 출력을 아이솔레숀 장치(34)를 통하여 평활회로를 포함한 아날로그 신호 유지회로(40)에 인가하도록 설계되었다.

본 발명에 의한 장치는 이 실시예와 같이 프로세서로 부터의 디지털 신호를 펄스 폭신호로 변환시키는 것에 의하여 입력쪽과 출력쪽을 용이하게 절연할 수 있다는 특징도 있다.

또 상기한 각 실시예에 있어서 연산결과를 전부 아날로그 신호유지 회로를 통하여 얻는 것이나, 필요에 따라 프로세서(20)에서 디지털 신호로서 얻도록 하여도 된다.

이상 설명한 바와 같이 본 발명에 의하면 구성이 간단하고 가격이 저렴한 아날로그 연산장치가 실현된다.

Claims (1)

1. 입력 아날로그 신호와 D/A변환기(30)로 부터의 아날로그 신호를 입력으로 하는 비교기(10)와 ; 이 비교기(10)의 출력신호를 입력으로 하는 프로그램 메모리부(24), 연산제어부(23), 데이터 메모리부(22)로 구성된 프로세서(20)와 ; 이 프로세서(20)의 출력 디지털 신호를 아날로그 신호로 변환시킨 다음 이 변환된 아날로그 신호를 상기 비교기(10)의 나머지 한쪽 입력 단자에 인가하는 디지털-아날로그 변환기(30)와 ; 이 디지털-아날로그 변환기(30)의 출력신호를 프로세서(20)의 출력 지령 신호에 따라서 샘플 호울드하는 아날로그 신호 유지회로(40)로 구성된 아날로그 연산장치에 있어서 ; 상기 프로세서(20)가 프로그램 메모리부(24)에 기억되어 있는 신호에 따라서 비교기(10), 프로세서(20) 및 디지털-아날로그 변환기(30)로 구성되는 루우프에 의해 입력 아날로그 신호를 디지털 신호로 변환시킨후 변환된 이 디지털 신호를 데이터 메모리부(22) 및 또는 프로그램 메모리부(24)에 기억되어 있는 데이터를 사용하여 소정의 연산동작을 행한다음 이 연산 결과를 디지털-아날로그 변환기(30)를 통해 아날로그 신호 유지회로(40)에 가하는 것을 특징으로 하는 아날로그 연산장치.

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