SU1481758A1

SU1481758A1 - Устройство выборки команд процессора

Info

Publication number: SU1481758A1
Application number: SU874311016A
Authority: SU
Inventors: Сергей Александрович Орлов; Анатолий Святославович Поляков; Геннадий Федорович Некрасов; Александр Савельевич Сазонов
Original assignee: Рижское Высшее Военно-Политическое Краснознаменное Училище Им.Маршала Советского Союза Бирюзова С.С.
Priority date: 1987-09-28
Filing date: 1987-09-28
Publication date: 1989-05-23

Abstract

Изобретение относитс к вычислительной технике и может быть использовано дл выборки команд длиной в слово и полуслово при построении процессора специализированной ЭВМ. ЦЕЛЬЮ ИЗОБРЕТЕНИЯ ЯВЛЯЕТСЯ СОКРАЩЕНИЕ ОБЪЕМА ОБОРУДОВАНИЯ. УСТРОЙСТВО ВЫБОРКИ КОМАНД ПРОЦЕССОРА СОДЕРЖИТ ВХОД 1 КОМАНДНОГО СЛОВА, ВХОД 2 ЗАПУСКА, ПЕРВЫЙ 3 И ВТОРОЙ 4 РЕГИСТРЫ, КОММУТАТОР 5, ДЕШИФРАТОР 6, ЭЛЕМЕНТ И7, СЧЕТЧИК 8, БЛОК 9 МИКРОПРОГРАММНОГО УПРАВЛЕНИЯ, ВЫХОД 10 КОМАНДЫ, ВЫХОД 11 АДРЕСА СЛЕДУЮЩЕГО КОМАНДНОГО СЛОВА. 4 ИЛ.

Description

ч /

1

§

k/

ю

-U

00

J ел

оо

1,

п

фие.1

Изобретение относитс к вычислительной технике и может быть использовано дл выборки команд длиной в слово и полуслово при построении процессора специализированных ЭВМ среднего быстродействи .

Цель изобретени - сокращение объема оборудовани .

На фиг. 1 представлена структурна схема устройства выборки команд процессора; на фиг. 2 - структурна схема блока микропрограммного управлени ; на фиг. 3 - граф-схема микропрограммы функционировани устройства; на фиг. 4 - временные диаграммы работы устройства.

Устройство выборки команд процессора (фиг. 1) содержит вход 1 командного слова и вход 2 запуска устройства, первый 3 и второй 4 регистры, коммутатор 5, дешифратор 6, элемент И 7, счетчик 8, блок 9 микропрограммного управлени , выход 10 команды и выход 1 1 адреса следующего командного слова устройства, выходы 12-15 и входы 16 и 17 блока 9 микропрограммного управлени .

Блок 9 микропрограммного управлени (фиг. 2) содержит регистр адреса микрокоманды 18, пам ть микропрограмм 19, регистр микрокоманды 20, элемент 2И- ЗИЛ И 21, тактовый вход 22.

В описании использованы следующие обозначени , прин тые в системе команд ЭВМ: RR - формат команды длиной в полуслово (2 байта); RX - формат команды длиной в слово (4 байта); адрес пам ти N - разр дный.Принцип действи устройства основан на организации конвейерной выборки командных слов. Запуск конвейера производитс в случае начальной загрузки адреса команды в счетчик 8 по сигналу на входе 2 устройства . При этом производитс загрузка конвейера. В дальнейшем конвейер работает по выборке командных слов (фиг. 3).

Регистры 3 и 4 организованы так, что содержат по крайней мере одну команду.

Выборка командной информации из пам ти осуществл етс словами с использованием счетчика 8, при этом -с выхода 11 устройства на вход пам ти поступает укороченный адрес - адрес слова, в котором об зательно содержитс либо левое полуслово команды, либо вс команда.

Начальное значение счетчик 8 получает при загрузке адреса первой команды. В дальнейшем, если в регистрах 3 и 4 не содержитс полностью очередной команды, то по сигналу с блока 9 микропрограммного управлени , поступающего на первый счетный вход счетчика 8, его значение увеличиваетс на -f-4.

(N- 1)-й разр д счетчика 8 фиксирует факт расположени очередной команды на границе слова или полуслова. В первом случае (N-1)-й разр д счетчика 8 прини0

мает нулевое значение, во втором - единичное . Начальное значение (N-1)-й разр д получает при загрузке в счетчик 8 адреса первой команды. В процессе работы конвейера дешифратором 6, выход которого управл етс сигналом 14 с блока 9, анализируетс длина текущей исполн емой команды. Таблица истинности дешифратора 6 имеет вид:

Управл ющийФорматВыход

вход 14команды

0ЛюбойО

1RR1 1 RX О

Если длина текущей испол емой команды равна полуслову (формат RR), то значение (N-1)-го разр да счетчика 8 инвертируетс после сн ти единичного сигнала управлени дешифратором 6 по спаду импульса на втором счетном входе счетчика

0 8. Если текуща команда имеет длину в слово (формат RX), то значение (N--l)-ro разр да счетчика 8 не измен етс .

Сигнал с (N-1)-го выхода счетчика 8 управл ет работой коммутатора 5, который

5 подключает к выходу 10 устройства командное слово из первого 3 и второго 4 регистров , начало которого всегда совпадает с началом текущей исполн емой команды. При нулевом значении сигнала на своем управл ющем входе коммутатор 5 подклю0 чает выходы левой и правой половин первого регистра 3, по единичному значению - выходы второго регистра 4 и левой половины первого регистра 3. Код операции команды с выхода коммутатора 5 поступает на вход дешифратора 6.

5 Работу устройства рассмотрим на примере выборки командной информации при обработке некоторой последовательности команд РХ, RR, RX, расположенной в пам ти начина с адреса с единичным значением (N-1)-го разр да.

На этапе заполнени конвейера в счетчик 8 загружаетс адрес первой команды, а на вход 2 устройства поступает сигнал на запуск конвейера, и блок 9 микропрограммного управлени вырабатывает после5 довательность управл ющих сигналов дл заполнени конвейера (фиг. 4): с выхода 12 блока 9 .подаетс сигнал на загрузку первого регистра 3. командным словом из пам ти (слово загружаетс из чейки, адрес которой определ етс кодом на вы0 ходе 11 устройства); с выхода 13 блока 9 подаетс сигнал на загрузку во второй регистр 4 правого полуслова из первого регистра 3.

В блоке 9 микропрограммного управлени производитс анализ содержимого

5 (N-1)-го разр да счетчика 8, поступающего на его вход 16. По единичному значению данного разр да с выхода 15 блока 9 подаетс управл ющий сигнал на первый

0

счетный вход счетчика 8 дл увеличени его значени на +4. Новое значение адреса используетс дл выборки из пам ти второго командного слова, которое загружаетс в первый регистр 3 по сигналу с выхода 12 блока 9. При нулевом значении (N-1)-го разр да счетчика 8 второе обращение к пам ти и заполнение регистра 3 не производитс

На этом этап заполнени конвейера заканчиваетс . При этом единичный сигнал с (N-l)-ro выхода: счетчика 8 подаетс на управл ющий вход коммутатора 5, который подключает к выходу 10 устройства первую команду RX дл дальнейшей обработки .

Сигнал с выхода 14 блока 9 микропрограммного управлени разрешает выход дешифратора 6, значение сигнала на котором остаетс нулевым - признак команды RX. При этом значение (N-1)-го разр да счетчика 8 в этом цикле не изменитс .

На выходе элемента И 7 по вл етс сигнал с нулевым значением, по которому блок 9 вырабатывает сигналы, вызывающие выборку очередного командного слова из пам ти (фиг. 4): по сигналу с выхода 15 блока 9 значение счетчика 8 увеличиваетс на +4; по сигналу с выхода 13 блока 9 в регистр 4 загружаетс правое полуслово из регистра 3; по сигналу с выхода 12 блока 9 в регистр 3 загружаетс очередное командное слово, которое выбираетс из пам ти по новому адресу.

Коммутатор 5 подключает на выход 10 устройства вторую команду RR.

Сигнал с выхода 14 блока 9 разрешает выход дешифратора 6, значение сигнала на котором измен етс на единичное - признак команды RR.

На выходе элемента И 7 по вл етс сигнал с единичным значением, по которому блок 9 запрещает выборку очередного командного слова из пам ти. По спаду сигнала на выходе дешифратора 6 значение (N-1)-го разр да счетчика 8 инвертируетс и сигнал с нулевым значением поступает на управл ющий вход коммутатора 5, который подключает к выходу 10 устройства третью команду RX, расположенную в первом регистре 3.

Claims

Формула изобретени

Устройство выборки команд процессора , содержащее первый и второй регистры , коммутатор, дешифратор, элемент И,

0 счетчик, блок микропрограммного управлени , вход первого разр да, кода условий которого соединен с входом запуска устройства , вход командного слова устройства соединен с информационным входом первого регистра, выход пол младших разр 5 лов которого соединен с первыми входами первой и второй групп информационных входов коммутатора, второй вход второй группы информационных входов которого соединен с выходом второго регистра, информационный вход которого соединен с

0 выходом пол старших разр дов первого регистра и с вторым входом первой группы информационных входов коммутатора, выход которого соединен с информационным входом дешифратора и с выходом команды

5 устройства, выход адреса команды которого соединен с выходом счетчика, первый счетный вход которого соединен с первым выходом блока микропрограммного управлени , второй и третий выходы которого соединены соответственно с синхровходами

0 первого и второго регистров, выход дешифратора соединен с первым входом элемента И, выход которого соединен с входом второго разр да кода условий блока микропрограммного управлени , отличающеес тем, что, с целью сокращени объема обо5 рудовани , выход первого разр да счетчика соединен с вторым входом элемента И, с управл ющим входом коммутатора и с входом третьего разр да кода условий блока микропрограммного управлени , выход дешифратора соединен с вторым счетным входом счетчика, четвертый выход блока микропрограммного управлени соединен со стробирующим входом дешифратора .

0

12 /J Щ 15

Загрузка

С Конец ) Фиг.З

2/5/7 Фиг. 2

Сч8- Сч8+ 4

W. -fcpe3

РеЗ: пам ть(.Счв)

I

Загрузка

Работа