SU1287290A1 - Цифроаналоговый преобразователь с автоматической коррекцией нелинейности - Google Patents

Abstract

Изобретение относитс  к области измерительной техники и может быть использовано в системах автоматического управлени  и гибридных вычислительных комплексах. Цель - повышение быстродействи  цифроаналогового преобразовател  с автоматической коррекцией нелинейности - достигаетс  введением в устройство, содержащее блок 1 уп п равлени , регистры 2, 5, 8, цифро- аналоговь1е преобразователи 3,6, 9, аналоговый сумматор 4, компаратор 7, вычислитель 10 поправок, источник 11 опорного напр жени , датчик 12 преобразуемого кода, дополнительных блоков: мультиплексора 13, оперативного запоминающего устройства 14, переключател  15, источника 16 эталонного напр жени . Быстродействие повышено в К раз, где К - число корректируемых разр дов цифроаналогового преобразовател  3. 2 з.п. ф-лы, 3 ил. 1 табл. (Л

Description

Изобретение относитс  к измерительной технике и может найти применение в системах автоматического управлени , системах автоматизации научных исследований, гибридных вычислительных комплексах.

Цель - повышение быстродействи  цифроаналогового преобразовани  с автоматической коррекцией нелинейности .

На фиг. 1 изображена функциональна  схема цифроаналогового преобразовател  с автоматической коррекцие- нелинейности; на фиг. 2 - функциональна  схема блока управлени ; на фиг. 3 - функциональна  схема вычислител  поправок.

ЦифроаналогоВый преобразователь (фиг. 1) содержит блок 1 управлени  первый регистр 2, первый цифроана- логов ый преобразователь (ЦАП)З, аналоговый сумматор 4, второй регистр 5, -второй дифроаналоговый преобразователь (ЦАП) 6, компаратор 7, третий регистр 8, третий цифроанало- говый преобразователь (ЦАП) 9, вычислитель 10 поправок, источник 11 опорного напр жени , датчик 12 преобразуемого кода, мультиплексор 13, оперативное запоминающее устройство (ОЗУ) 14, переключатель 15, источник 16. эталонного напр жени .

Блок 1 управлени  (фиг. 2) содержит первый 17 и второй 18 генераторы тактовых импульсов, регистр 19 после довательного приближени , первый 20 и второй 21 счетчики, посто нное запоминающее устройство (ПЗУ) 22, первый 23, второй 24 и третий 25 элементы задержки, дес ть элементов 26-35 И и инвертор 36.

Вычислитель 10 поправок (фиг. 3) содержит первый регистр 37, первый блок 38 вычитани , второй регистр 39, третий регистр 40, второй блок 41 вычитани , сумматор 42, мультиплексор 43, группу из последовательно соединенных К регистров 44, где К - число разр дов преобразуемого кода, элемент ИЛИ 45, элемент И 46, регистр 47 сдвига и накапливающий сумматор 48.

Дл  реализации функци управлени  в ПЗУ 22 записаны кода в соответствии с таблицей.

В группе разр дов,  вл ющихс  группой выходов ПЗ 22 в нулевой, (2К+2) и (2X42 + 2) адресах ПЗУ,

287291Г2

записаны нулевые коды, где К - разр дность преобразуемого кода. В пер- I вюм адресе записан двоичный код числа . По каждому 21 адресу, где liii. SK, записан двоичный код числа

5

0

а по адресам, (21+1) - двоич- -1. В адресах с

ные коды чисел 2-К+З по 2К+2 + 1

записаны двоичные 2 -1 соответственно.

коды чисел 1 +

Разр д,  вл ющийс  первым выходом ПЗУ 22 Y, , содержит единицу по первому адресу и нули в остальных. Разр д ,  вл ющийс  вторьм выходом ПЗУ 22 YJ, содержит единицу в адресах 21, где l,i К, и нули в остальных, а разр д,  вл ющийс  третьим выходом ПЗУ 22 Y, содержит единицу во всех адресах 21+1 и нули в остальных. Разр д Y содержит единицу по адресам 21+1, где и по адресу 2К + 2, а в остальных нули. Разр д Y содер- адреса (2К + 3) по

остальных, а

жит единицу с

(2К + 2 + 2) и нули в

5

0

5

0

5

0

5

- единицу во всех, кроме (2К +, ) ., адресах.

Устройство работает следующим образом .

Устройство работает в двух режимах: Контроль и Преобразование, ;Предусмотрена коррекци  масщтаба преобразовани , котора  производитс  в первом цикле этапа Контроль . В следующие 2К+1 циклах производитс  вычисление К разр дных ошибок, а за 2 - I циклов вьиис- л ютс  поправки всех 2 - 1 кодовьт комбинаций и записываютс  в ОЗУ. Всего этап Контроль происходит за 2К + 2 +1 циклов.

При поступлении импульса с первого генератора 17 тактовых импульсов счетчики 20 и 21 переход т в нулевое состо ние. При этом с ПЗУ 22 считываетс  код, содержащий единицу в разр де Y. Сигнал с выхода Yj ПЗУ 22 переключает мультиплексор 43 вычислител  10 поправок на первый канал и блокирует прохождение сигналов Sg, S-J, Cg через элементы И 33 - 35. Сигнал с выхода Y ПЗУ 22 переключает мультиплексор 13 на второй канал и как сигнал разрешени  поступает на вторые входы элементов И 26, 31, 33, 34 и 35, а сигналом с выхода инвертора 36 блокирует прохождение сигнала С через элемент И 32. Первый импульс с выхода счетчика 20, на счетный вход которого поступают импульсы с генератора 18 тактовых импульсов, проходит через элемент 23 задержки и элемент И 26 на счетный вход счетчика 21 и увеличивает его содержимое на единицу, После этого импульс с выхода элемента 25 задержки, задержанный на врем  установлени  устойчивого кода на выходе ПЗУ 22, поступает на первый вход записи первого регистра 2 и вход запуска регистра 19 последовательного приближени . В первый регистр 2 записываетс  код с единицей в старшем разр де. Одновременно сигналом с выхода Y, ПЗУ 22 переключатель 15 подает на второй вход компаратора 7 эталонное напр жение старшего разр да с источника 16 эталонного напр жени . Это подключение происходит только в первом цикле. Импульсы с генератора 18 тактовых импульсов поступают на тактовый вход регистра 19 последовательного приближени  и одновременно через элемен И 31 на первый вход записи третьего регистра 8. Под воздействием этих импульсов регистр 19 последовательного приближени  с учетом состо ний компаратора 7 подбирает за импульсов генератора 18 на своем выходе такой код, что

и.,

Цап,

-иа.и- иц,„,«0.

т.е,

-«cN.0,

где а - реальный вес старшего разр да;

Ки

- идеальный вес старшего

разр да;

с - масштабный коэффициент ЦАПЗ;

Nji - код ошибки старшего разр д

По окончании уравновешивани  импульс с выхода счетчика 20 поступает при наличии сигнала разрешени  с выхода Y, ПЗУ 22 через элемент элемент 27 И на первый вход управлени  S, вычислител  10 поправок. В результате сбрасываютс  в нулевое состо ние регистры 39, 40 и-44, кроме первого регистра из группы ре- .гистров 44, в который записываетс  код ошибки старшего разр да Кд. Этот же импульс проходит через элемент 23 задержки и элемент И 26 на счетный вход счетчика 21 и увеличивает его содержимое на единицу, и импульс с выхода элемента 25 задержки , задержанный на врем  установлени  устойчивого кода на выходе ПЗУ 22, записывает код с группы выходов ПЗУ 22 в первый регистр 2 и поступает на вход запуска регистра 19 последовательных приближений. В начале каждого четного цикла на выходе Y ПЗУ 22 формируетс  сигнал записи во второй регистр 5, в который записываетс  код числа 2 . Импульсы с генератора 18 поступают на тактовьтй вход регистра 19 последовательных приближений и одновременно через элемент И 31 на первый вход записи третьего регистра 8. Под воздействием этих импульсов регистр 19 последов тельных приближений (РПП) с учетом состо ний компаратора 7 подбирает за MiK импульсов генератора 18 на

своих выходах такой код, что

т.е.

цапэ UiOin .

a;-b;+cN; о.

()

причем

где а:

,9+ui,

-вес i-ro разр да ЦАП 3;

-вес i-ro разр да ЦАП 6;

i|j4 а, - идеальное значение веса

1-го разр да ЦАП 3;

Од - идеальное значение веса младшего разр да 1АП 3;

с - масштабный коэффициент; N; - код, подобранный РПП в четном цикле;

ui - ошибка задани  веса i-ro , разр да.

Импульс с выхода счетчика 20, Который формируетс  в конце цикла, поступает через элемент И 28 на тактовый вход первого регистра 37 вычислител  10 поправок и записывает в него кодГ ; .

В отличие от четного цикла в каж- дом нечетном цикле не формируетс  сигнал на выходе Y ПЗУ 22, поэтому не выполн етс  занесение кода во .второй регистр 5, и в нем остаетс  код, записанный в предьщущем цикле, а в первьш регистр 2 импульсом с выхода элемента 25 задержки произ

водитс  запись кода числа 2

к-;

В остальном опоследовательность импульсов остаетс  прежней. После за- -пуска регистр 19 последовательных приближений на своих выходах подби- :рает код по зависимости

Д- и jZ.aj-b;+cN, .0.

По окончании цикла на выходе первого блока 38 вычитани  по вл етс 

вычисленный код 1-1

cNj -а, +

-1

Z: -а+ aj + 1-, 4- 3 (2)

. , 3 4-1

1-1 1-1

+ 21Л;-a -bi+SI и; . Ь Импульс с вькода счетчика 20, ко торый проходит через элемент И 29, записывает этот код во второй ре- |Гистр 39 вычислител  10 поправок, а додерлммре второго регистра 39 эаписьшает в третий регистр 40 вычислител  10 поправок.

Таким образом, после первых шести циклов на выходах третьего регистра 40 имеетс  код Nj,а второго регистра ,39 - код N j . На выходе второго блока 41 вычитани  по вл етс  вычис- ленньш код

.., {-й;-«-2й,., )/с, (3) а на выходе сумматора 42, который вьтолн ет операции сложени  и делени  на два

Ni-+А

N.

ui.,/c,

(4)

где N(j. - код ошибки (i - 1)-го весового коэффициента.

По окончании седьмого цикла на выходе первого блока 38 вычитани  по вл етс  вычисленный код N,- N; Ji i. А

-N j и импульс с выхода счетчика 20, который поступает через элемент И 29, записывает этот код во второй регистр 39, а код N,, переписывает в третий регистр 40 вычислител  0 поправок. Одновременно импульс с выхода счетчика 20 проходит через элемент И 30 при наличии сигнала разрешени  на вы

ходе Y ПЗУ 22 на тактовые входы регистров 44, и происходит передача кодов из младших регистров в следующие регистры по цепочке регистров 44

Таким образом, в младший регистр из группы 44 регистров записьгоаетс  код с выхода мультиплексора 43, вы- |ЧисленньЕЙ сумматором 42 в предыдущем .цикле по формуле (4). В конце 2К+2 )цИкла импульс с выхода счетчика 2(3 проходат через элемент И 30 при наличии сигнала разрешени  на выходе Y ПЗУ 22 на тактовые входы регистров из группы регистров 44 и производит последний сдвиг по цепочке регистров, в результате в этих регистрах сохран ютс  коды К разр дных ошибок. Одновременно этот импульс проходит через элемент 23 задержки

5

0

0

0

и элемент И 26 на счетный вход счетчика 21 и увеличивает его содержимое на единицу. -После этого устройство начинает вычисление поправок всех 2К - 1. кодовых комбинаций и запись их в ОЗУ 14. Сигналы с выходов Y, , Yj, Y, Y ПЗУ 22 блокируют прохождение импульсов с выхода счетчика 20 через элементы И 27 - 30 соответственно , сигнал с выхода Yj- ПЗУ 22 переключает мультиплексор 43 вычислител  поправок и как сигнал раз- решени  поступает на вторые входы элементов И 33 - 35.

Импульс с выхода элемента 23 задержки , задержанный элементом 24 задержки на врем  установлени  устойчивого кода на выходе ПЗУ 22, проходит через элемент И 34 на вход записи регистра 47 сдвига и вход обнулени  накапливающего сумматора 48. В регистр 47 сдвига записываетс  код с группы выходов ПЗУ 22, и устанавливаетс  в нулевое состо ние на- 5 капливающий сумматор 48. После этого импульс генератора 18 проходит через элемент И 33 на шестой вход управлени  S вычислител  10 поправок . Если в старшем разр де регистра 47 сдвига имеетс  1, то к содержимому сумматора 48 прибавл етс  соответствующа  разр дна  ошибка. Одновременно происходит передача содержимых регистров 44 в группе регистров и на вход накапливающего сумматора поступает соответствующа  разр дна  ошибка. Этот процесс повтор етс  К тактов генератора 18. После К-го такта импульс с выхода счетчика 20 проходит через элемент И 35 на вход записи ОЗУ 14 и по адресу с выхода ПЗУ 22 поправка, вычисленна  по следующей зависимости

. N,pp.|. .Ыд;

записьшаетс  в ОЗУ 14. Одновременно этот же импульс проходит через элемент 23 задержки и элемент И 26 на счетный вход счетчика 21 и ува0 личивает его содержимое на единицу, а импульс с выхода элемента 23 задержки , задержанный элементом 24 задержки на врем  установлени  устойчивого кода на выходе ПЗУ 22.,

5 проходит через элемент И 34 на вход записи регистра 47 сдвига и вход рб- :нулени  накапливающего сумматора 48. В регистр 47 сдвига записываетс  новый код с группы выхй5

ов ПЗУ 22, а сумматор 48 устанавлиаетс  в нулевое состо ние, и опианный процесс повтор етс . За 2к-1 иклов вычисл ютс  и записываютс  ОЗУ поправки дл  всех кодовых коминаций ,

В конце (2К + 2 + 1)-го цикла, после того как импульс выхода счетчика 20 пройдет через элемент И 35 на вход записи ОЗУ 14 и запишетс  поправка последней кодовой комбинации , импульс с выхода элемента 23 задержки проходит через элемент И 26 на счетный вход счетчика 21 и изме- н ет его содержимое на единицу, устройство переходит в режим Преобразовани . Сигнал с выхода Yg ПЗУ 22 переключает мультиплексор 13 и блокирует элементы 26, 31, 33, 34 и

35И, а сигнал с выхода инвертора

36разрешает прохождение импульсов с генератора 18 через элемент И 32, импульс генератора 18 проходит через элемент И 32 и поступает на второй вход записи первого регистра 2, второй вход записи третьего регистра 8 и вход чтени  ОЗУ 14. В первый регистр 2 записываетс  преобразуемый код с выхода датчика 12 преобразуемых кодов, а в третий регистр

8 - код поправки, считанный с ОЗУ 14 по адресу, соответствзпощему преобразуемому коду, который поступает на адресные входы ОЗУ через мультиплексор 13.

В результате на выходе ЦАП 3 имеем напр жение

иц„пз g ct;aiy +,Z: ,

на выходе ЦАП 9

ицс,п,,о{;й; ,

на выходе аналогового сумматора 4

вых , ,

Сформированное напр жение на аналоговом сумматоре 4 сохран етс  до по влени  импульса с следующего цикла преобразовани , когда оно измен етс  на новое, откорректированное аналогичным образом, напр жение. Момент по влени  этих импульсов определ етс  частотой генератора 18, а число преобразований устанавливаетс  соотношением частот генераторов 17 и 18. После по влени  очередного импульса с генератора 17 все описанные действи  повтор ютс .

872908

Claims (3)

1. Цифроаналоговый преобразователь с автоматической коррекцией 5 нелинейности, содержащий блок управлени , первый выход которого подключен к первому входу записи первого регистра, второй выход подключен к входу записи второго регистра,

0 третий выход подключен к первому

входу записи третьего регистра, четвертый выход подключен к вторым входам записи первого и третьего регистров , выходы с п того по одиннадt5 цатый подключены соответственно к входам управлени  с первого по седьмой вычислител  поправок, перва  группа выходов блока управлени  подключена к соответствующим первым ин20 формационным входам вычислител  поправок и к соответствующим первым информационным входам третьего регистра , втора  группа выходов подключена к соответствующим информационным

5 входам второго регистра и к соответствующим первым информационным входам первого регистра, вторые информационные входы которого подключены к соответствующим выходам дат30 чика преобразуемого кода, выходы подключены к соответствующим цифровым входам первого цифроаналогового преобразовател , аналоговый вход которого объединен с аналоговь ми

35 входами второго и третьего цифроаналоговых преобразователей и подключен к выходу исто- ника опорного напр жени  , выход подключен к первому входу аналогового сумматора, второй вход

40 которого подключен к выходу третьего цифроаналогоЕого преобразовател , а выход  вл етс  выходной шиной устройства и подключен к первому входу компаратора, выход которого подклю45 чен к входу блока управлени , выходы второго и третьего регистров подключены к соответсгвуюшим цифровым входам соответственно второго и третьего цифроаналоговых преобразователей,

50 отличающийс  тем, что, с целью повышени  быстродействи , введены оперативное запоминающее устройство , переключатель, источник эталонного напр жени , мультиплексор,

55 адресный вход которого подключен к двенадцатому выходу блока управлени , первые информационные входы подключены к соотвстствуюиим выходам датчика преобразуемого кода.

9-

вторые информационные входы объединены с соответствующими вторыми информационными входами вычислител  поправок и подключены к соответствущим выходам второй группы блока управлени , выходы мультиплексора подключены к соответствующим адресным входам оперативного запоминающего устройства, информационные входы которого подключены к соответствующим выходам вычислител  поправок , выходы подключены к соответствующим вторым информационным входам третьего регистра, вход управлени  считьшанием подключен.к четвертому выходу блока управлени , вход управлени  записью подключен к тринадцатому выходу блока управлени , четырнадцатый выход которого подключен к управл ющему входу переключател , первый информационный вход которого подключен к выходу ист очника эталонного напр жени , второй информационный вход подключен к выходу второго цифроаналогового преобразовател , выход подключен к второму входу компаратора .

2. Преобразователь по п. 1, о т 1личаю1цийс  тем, что блок .управлени  выполнен на первом генераторе тактовых импульсов, регистре последовательного приближени , первом и втором счетчиках, посто нном запоминающем устройстве, первом, втором и третьем элементах задержки дес ти элементах И, инверторе, втором , генераторе тактовых импульсов, выход которого подключен к счетному входу первого счетчика, к первым входам шестого, седьмого и восьмого элементов И, к тактовому входу регистра последовательного приближени -, информационный вход которого  вл етс  входом блока управлени , а выход  вл ютс  первой группой выходов блока управлени , вход запуска подключен к выходу третьего элемента за- держки и  вл етс  первым выходом блока управлени , вход третьего элемента задержки объединен со счетным входом второго счетчика и подключен к выходу первого элемента И, первый вход которого объединен с входом второго элемента задержки и подключен к выходу первого элемента задержки, выход второго элемента задержки подключен к первому 1входу-дев того элемента И, вход

10

5

0

5

0

5

0

5

первого элемента задержки объединен с первыми входами второго, третьего, четвертого, п того и дес того элементов И и подключен к выходу первого счетчика, вход обнулени  которого объединен с входом обнулени  Bi oporo счетчика и подключен к выходу первого генератора тактовых импульсов ,выходы второго счетчика подключены к соответствующим входам посто нного запоминающего устройства, группа выходов которого  вл етс  второй 1 группой выходов блока управлени , первый выход посто нного запоминающего устройст1;а подключен к второму входу второго элемента И и  вл етс  четырнадцатым выходом блока управлени , второй выход посто нного запоминающего устройства подключен к второму входу третьего элемента И и  вл етс  вторым выходом блока управлени , третий выход посто нного запоминающего устройства подключен к второму входу четвертого элемента И, четвертый выход посто нного запоминающего устройства подключен к второму входу п того элемента И, п тый выход посто нного запоминающегоустройства подключен к вторым входам восьмого, дев того и дес того элементов И, шестой выход посто нного запоминающего устройства подключен к вторым входам первого и шестого элементов И, через инвертор - к второму входу седьмого элемента И, к третьим входам восьмого, дев того и дес того элементов И и  вл етс  двенадцатым выходом блока управлени , выход дес того элемента И  вл етс  тринадцатью выходом блока управлени , выход шестого элемента И  вл етс  третьим выходом блока управлени , выход седьмого элемента И  вл етс  четвертым выходом блока управлени , выходы второго, третьего четвертого, п того элементов И,

п тый выход посто нного запоминающего устройства, выходы восьмого и дев того элементов И  вл ютс  соответственно выходами с п того по одиннадцатый блока управлени .

3. Преобразователь по п. 1, от личающийс  тем, что вычислитель поправок выполнен на пер- вом регистре, первом блоке вычитани , втором и третьем регистрах, втором блоке вычитани , сумматоре, мультиплексоре, группе из К послеовательно соединенных регистров.

где К -. число разр дов преобразуемого кода, элементе ИЛИ, элементе И регистре сдвига, накапливающем сумматоре , выходы которого  вл ютс  выходами вычислител  поправок, вход обнулени  объединен с тактовым входом регистра сдвига и  вл етс  седьмым входом управлени  вычислител  пправок , тактовый вход подключен к выходу элемента И, первый вход кото рого подключен к выходу регистра сдвига, информационные,входы которо  вл ютс  вторыми информационными входами вычислител  поправок, вход занесени  информации объединен с вт рым входом элемента И, первым входо элемента ИЛИ и  вл етс  шестым входом -правлени  вычислител  поправок второй вход элемента ИЛИ  вл етс  четверть: - входом управлени  вычислител  поправок, выход подключен к певому тактовому входу первого регист из группы регистров и тактовым входам регистров с второго по К-й из группы регистров, входы обнулени  :которых объединены с входами обну- лени  второго и третьего регистров, вторым тактовым входом первого регистра из группы регистров и  вл ютс  первым входом управлени  вычислител  поправок, выходы k-ro регистра из грзшпы регистров подключены к соответствующим информационным входам накапливающего сумматора и к соответствующим первым информационным входам мультиплексора, управл ющий

0 матора, 15

вход которого  вл етс  п тым входом управлени  вычислител  поправок, в.торые информационные входы подключены к соответствующим выходам сумматора , выходы подключены к соответствующим первым информационным вхо-. дам первого регистра из группы регистров , выходы которого подключены к соответствующим первым входам сум-

вторые входы которого подключены к соответствующим выходам второго блока вычитани , входы уменьшаемого которого подключены к соответствующим выходам третьего регистра, входы вычитаемого объединены с соответствующими информационными входами третьего регистра и подключены к соответствующим выходам второго регистра, тактовый вход которого объединен с тактовым входом третьего регистра и  вл етс  третьим входом управлени  вычислите: поправок , информационные входы подключены к соответствующим выходам первого 5 блока вычитани , входы вычитаемого которого объединены с соответствующими вторыми информационными входами первого регистра из группы регистров, с соответствующими информационными входами первого регистра и  вл ютс  первыми информационными входами вычислител  поправок, входы уменьшаемого подключены к соответствующим выходам первого регистра, тактовьй вход которого  вл етс  вторым входом

0

0

5,

матора,

управлени  вычислител  поправок.

00001..

00000..

00000..

000 О О . .

00000..

О О О О О . .

О 00 О О ..

00000. 1 1 1 1,1.

.

,. 10

2К+2 +1 1 1 1 1 1 ... 1 1 1

11 0.01101 001 010001 000 001101 о 000 о о 1 о 1 001 000011 010 000011 01 100001 100 000011 101 00001 1

,9

10 000011 00001 1

1 1 1

2К+2 +2 00000...000 00001 1

ti т

т

5

.

Фиг,Ъ