JPS58115925A - Ｄ／ａ変換器 - Google Patents
Ｄ／ａ変換器Info
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- JPS58115925A JPS58115925A JP21252981A JP21252981A JPS58115925A JP S58115925 A JPS58115925 A JP S58115925A JP 21252981 A JP21252981 A JP 21252981A JP 21252981 A JP21252981 A JP 21252981A JP S58115925 A JPS58115925 A JP S58115925A
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- pulse
- switch
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- capacitor
- msb
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/82—Digital/analogue converters with intermediate conversion to time interval
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＤ／Ａ（ディジタル／アナログ）変換器に関し
、特にディジタルオーディオ装置に用いられるＤ ／
Ａ変換器に関する。
、特にディジタルオーディオ装置に用いられるＤ ／
Ａ変換器に関する。
第１図はＤ ／ Ａ変換器として本出願人によって提案
された回路図を示している。第１図において、基準電圧
ＶｒｅｆはスイッチＳＷ、を介して入力コンデンサＣ１
の一端に供給されると共にｍビットの補助Ｄ／Ａ変換器
１に供給されるようになっている。
された回路図を示している。第１図において、基準電圧
ＶｒｅｆはスイッチＳＷ、を介して入力コンデンサＣ１
の一端に供給されると共にｍビットの補助Ｄ／Ａ変換器
１に供給されるようになっている。
補助Ｄ ／ Ａ変換器１の出力端は利得１のバッファ２
及びスイッチＳＷ２を介して入力コンデンサＣ１の一端
に接続されている。また入力コンデンサＣ１の一端はス
イッチＳＷ３を介してアースされ、コンテンサＣ１の他
端はスイッチＳＷ４を介して演算増幅器ｏｐ、の負入力
端に、またスイッチＳＷ５を介してアースされた演算増
幅器ｏｐ、の正入力端に各々接続されている。演算増幅
器ｏｐ、の負入力端と出力端との間には積分コンデンサ
Ｃ２とスイッチＳＷ６とが並列に接続されておシ、演算
増・幅器ｏｐ、、コンデンサＣ２及びスイッチＳＷ６と
によってリセット機能を有する積分器として動作するよ
うになされている。
及びスイッチＳＷ２を介して入力コンデンサＣ１の一端
に接続されている。また入力コンデンサＣ１の一端はス
イッチＳＷ３を介してアースされ、コンテンサＣ１の他
端はスイッチＳＷ４を介して演算増幅器ｏｐ、の負入力
端に、またスイッチＳＷ５を介してアースされた演算増
幅器ｏｐ、の正入力端に各々接続されている。演算増幅
器ｏｐ、の負入力端と出力端との間には積分コンデンサ
Ｃ２とスイッチＳＷ６とが並列に接続されておシ、演算
増・幅器ｏｐ、、コンデンサＣ２及びスイッチＳＷ６と
によってリセット機能を有する積分器として動作するよ
うになされている。
一方、クロックパルスが供給されるタイミングパルス発
生器３は、クロックパルスに応じてスイッチＳＷ２に供
給される第２充電パルス及びスイッチＳＷ６に供給され
るリセットパルスを含む各種の制御パルスを発生する。
生器３は、クロックパルスに応じてスイッチＳＷ２に供
給される第２充電パルス及びスイッチＳＷ６に供給され
るリセットパルスを含む各種の制御パルスを発生する。
制御パルスは、スイッチｓｗ２． ｓｗ６の他のスイッ
チＳＷ３ないしＳＷ５の駆動端に供給されるようになっ
ており、スイ１．チＳＷ２ないしＳＷ６は制御パルスに
応じてオン状態になる。
チＳＷ３ないしＳＷ５の駆動端に供給されるようになっ
ており、スイ１．チＳＷ２ないしＳＷ６は制御パルスに
応じてオン状態になる。
１ また制御パルスはデコーダ４及びルピッ
トのシフトレジスタ５にも供給されるようになっている
。
トのシフトレジスタ５にも供給されるようになっている
。
シフトレジスタ５は制御パルスに応じてクロックパルス
によるデータであるルビットを一単位（ワード）とする
ディジタル信号を直列に入力して並列に出力する。その
ルビットのうちの上位ｔビットのディジタル信号はデコ
ーダ４に供給され、下位ｍ（ｍ＝ｎ−１）ビットのディ
ジタル信号は補助Ｄ ／ Ａ変換器１に供給されるよう
になっている。
によるデータであるルビットを一単位（ワード）とする
ディジタル信号を直列に入力して並列に出力する。その
ルビットのうちの上位ｔビットのディジタル信号はデコ
ーダ４に供給され、下位ｍ（ｍ＝ｎ−１）ビットのディ
ジタル信号は補助Ｄ ／ Ａ変換器１に供給されるよう
になっている。
デコーダ４は制御パルスに応じて上位ｔビットのディジ
タル信号のデータ数値に等しい回数スイッチＳＷ、をオ
ン状態にするように第１充電パルスを発生する。
タル信号のデータ数値に等しい回数スイッチＳＷ、をオ
ン状態にするように第１充電パルスを発生する。
次に、かかる構成のＤ ／ Ａ変換器の動作を第２図の
スイッチＳＷ１ないしＳＷ６のオンオフタイミング図を
参照して説明する。なお、第２図において、高レベルが
スイッチのオン状態、低レベルがオフ状態である。
スイッチＳＷ１ないしＳＷ６のオンオフタイミング図を
参照して説明する。なお、第２図において、高レベルが
スイッチのオン状態、低レベルがオフ状態である。
スイッチＳＷ６は所定期間毎にオン状態になり、この所
定期間内はタイミングパルス発生器３によって３つのモ
ードＴＡ、ＴＢ、Ｔｃ に分けられている。ＴＡはデ
ィジタル信号の上位ビット加算モード、ＴＢは下位ビッ
ト加算モード、Ｔｃは出力電圧の保持 ３− のためのホールドモードである。スイッチＳＷ３゜ＳＷ
５は常時、交互に所定時間幅のオンオフを繰シ返えし、
スイッチＳＷ６がオン状態のときスイッチＳＷ３はオン
状態、スイッチＳＷ５はオフ状態である。
定期間内はタイミングパルス発生器３によって３つのモ
ードＴＡ、ＴＢ、Ｔｃ に分けられている。ＴＡはデ
ィジタル信号の上位ビット加算モード、ＴＢは下位ビッ
ト加算モード、Ｔｃは出力電圧の保持 ３− のためのホールドモードである。スイッチＳＷ３゜ＳＷ
５は常時、交互に所定時間幅のオンオフを繰シ返えし、
スイッチＳＷ６がオン状態のときスイッチＳＷ３はオン
状態、スイッチＳＷ５はオフ状態である。
またスイッチＳＷ４は上位ビット加算モードＴＡ及び下
位ビット加算モードＴＢにおいてスイッチＳＷ３と同期
してオンオフする。
位ビット加算モードＴＢにおいてスイッチＳＷ３と同期
してオンオフする。
先ず、スイッチＳＷ６がオン状態になると積分コンデン
サＣ２に蓄えられた電荷が放電して演算増幅器ＯＰ１の
出力電圧はリセットされて基準レベル、例えば０ボルト
になる。そして、機能が上位ビット加算モード７人とな
り、ディジタル信号の上位ｌビットのデータ数値に等し
い回数だけ第１充電パルスがデコーダ４から発生し、第
１充電パルスの数に応じた回数（０回から最大２１−１
回）、スイッチＳＷ５のオン状態に同期してスイッチＳ
Ｗｌがオン状態になる。スイッチｓｗｌ、 ｓｗ５が同
時にオン状態になる毎に、コンデンサＣＩ（容量Ｃ１）
に基準電圧Ｖｒ ｅ ｆが印加され、そのときコンデン
サＣ１に蓄積される電荷Ｑ□は ４− Ｑｌ＝ ”ｓ ｖｒａｆ−−−（１） となる。次いで、スイッチｓｗ、、ｓｗ５がオンからオ
フになると同時にスイッチｓｗ３．ｓｗ４がオフからオ
ンになり、コンデンサＣＩの電荷Ｑｌは総てコンデンサ
Ｃ２に移るのである。よって、ディジタル信号の上位ｔ
ビットのデータを’Ｏｒ ４・・・・・・ｄｔ−。
サＣ２に蓄えられた電荷が放電して演算増幅器ＯＰ１の
出力電圧はリセットされて基準レベル、例えば０ボルト
になる。そして、機能が上位ビット加算モード７人とな
り、ディジタル信号の上位ｌビットのデータ数値に等し
い回数だけ第１充電パルスがデコーダ４から発生し、第
１充電パルスの数に応じた回数（０回から最大２１−１
回）、スイッチＳＷ５のオン状態に同期してスイッチＳ
Ｗｌがオン状態になる。スイッチｓｗｌ、 ｓｗ５が同
時にオン状態になる毎に、コンデンサＣＩ（容量Ｃ１）
に基準電圧Ｖｒ ｅ ｆが印加され、そのときコンデン
サＣ１に蓄積される電荷Ｑ□は ４− Ｑｌ＝ ”ｓ ｖｒａｆ−−−（１） となる。次いで、スイッチｓｗ、、ｓｗ５がオンからオ
フになると同時にスイッチｓｗ３．ｓｗ４がオフからオ
ンになり、コンデンサＣＩの電荷Ｑｌは総てコンデンサ
Ｃ２に移るのである。よって、ディジタル信号の上位ｔ
ビットのデータを’Ｏｒ ４・・・・・・ｄｔ−。
（ｄｏがＭＳＢ ）とするとスイッチＳＷｌは２０・ｄ
ｔ−１＋２′・ｄｌ−２＋・・・・・・＋２１１・ｄｏ
回タケオンオフを繰り返えしてその都度基準電圧ｖｒｅ
ｆをコンデンサＣ。
ｔ−１＋２′・ｄｌ−２＋・・・・・・＋２１１・ｄｏ
回タケオンオフを繰り返えしてその都度基準電圧ｖｒｅ
ｆをコンデンサＣ。
に印加する。また、その基準電圧ｖｒｅｆ の印加によ
ってコンデンサＣ，に蓄えられた電荷Ｑ１とスイッチｓ
ｗ３． ｓｗ４により同じ回数コンデンサＣ２に移され
る。従って、コンデンサＣ２の容量をＣ２とすると上位
ビット加算モードＴＡの終了時の演算増幅器ＯＰ１の出
力電圧”ｏｕｔは ＋２ ・ｄｏ）・・・・・・・・・（２）となる。
ってコンデンサＣ，に蓄えられた電荷Ｑ１とスイッチｓ
ｗ３． ｓｗ４により同じ回数コンデンサＣ２に移され
る。従って、コンデンサＣ２の容量をＣ２とすると上位
ビット加算モードＴＡの終了時の演算増幅器ＯＰ１の出
力電圧”ｏｕｔは ＋２ ・ｄｏ）・・・・・・・・・（２）となる。
次に、上位ｔピットの変換が終わると機能は下位ビット
加算モードＴＢとなり、スイッチＳＷ５と共に第２充電
パルスによシスイ、ツチＳＷ２がオン状態になる。スイ
ッチｓｗ２． ｓｗ５のオン状態によりディジタル信号
の下位ｍビ、ットをＤ／Ａ変換する補助Ｄ／Ａ変換器１
の出力電圧ｖ１がコンデンサＣ１に印加される０補助Ｄ
／Ａ変換器１は基準電圧ｖｒｅｆを２８分割した電圧を
最下位ビ、ソトの変位レベルとしてＤ ／ Ａ変換する
ようになっているためディジタル信号の下位ｍピ、ット
のデータをｄＬ ＋ ｄＬ＋ １ ＋・・・・・・＋
ｄｎ １ とするとコンデンサＣ，に蓄えられる電荷Ｑ
２は、 Ｃ２”” Ｃ１ｖｌ＝ＣＩ”ｒｅｆ （１１１ｄｔ ＋
Ｐ ’ ｄｔ＋Ｌ 十・・・・・’ ＋２ｋ” ｄｎ−
１） −−４３１となる。そしてスイ、ッチｓｗ２．
ｓｗ５がオンからオフになるとスイ、ノチＳＷ３．ＳＷ
４がオフからオンになるためコンデンサＣ１の電荷Ｑ２
も総てコンデンサＣ２に移される。よって、下位ビ、２
ト加算モート”ＴＢの終了時にはコンデンサＣ２に電荷
１′Ｑｌによる分と電荷Ｑ２とが蓄積されて演算増幅器
ｏｐ、の出力電圧ｖｏｕｔ は式（２１、＋３）より ・・・・・・＋２°・ｄＬ−１十−・ｄ、＋・・・・・
・・・・・・・・・・（４） ”’ ”’ 十？ ’ ｄｎ−１） となり、ホールドモードＴＣの間、保持されるのである
。
加算モードＴＢとなり、スイッチＳＷ５と共に第２充電
パルスによシスイ、ツチＳＷ２がオン状態になる。スイ
ッチｓｗ２． ｓｗ５のオン状態によりディジタル信号
の下位ｍビ、ットをＤ／Ａ変換する補助Ｄ／Ａ変換器１
の出力電圧ｖ１がコンデンサＣ１に印加される０補助Ｄ
／Ａ変換器１は基準電圧ｖｒｅｆを２８分割した電圧を
最下位ビ、ソトの変位レベルとしてＤ ／ Ａ変換する
ようになっているためディジタル信号の下位ｍピ、ット
のデータをｄＬ ＋ ｄＬ＋ １ ＋・・・・・・＋
ｄｎ １ とするとコンデンサＣ，に蓄えられる電荷Ｑ
２は、 Ｃ２”” Ｃ１ｖｌ＝ＣＩ”ｒｅｆ （１１１ｄｔ ＋
Ｐ ’ ｄｔ＋Ｌ 十・・・・・’ ＋２ｋ” ｄｎ−
１） −−４３１となる。そしてスイ、ッチｓｗ２．
ｓｗ５がオンからオフになるとスイ、ノチＳＷ３．ＳＷ
４がオフからオンになるためコンデンサＣ１の電荷Ｑ２
も総てコンデンサＣ２に移される。よって、下位ビ、２
ト加算モート”ＴＢの終了時にはコンデンサＣ２に電荷
１′Ｑｌによる分と電荷Ｑ２とが蓄積されて演算増幅器
ｏｐ、の出力電圧ｖｏｕｔ は式（２１、＋３）より ・・・・・・＋２°・ｄＬ−１十−・ｄ、＋・・・・・
・・・・・・・・・・（４） ”’ ”’ 十？ ’ ｄｎ−１） となり、ホールドモードＴＣの間、保持されるのである
。
ここで、コンデンサＣ１，Ｃ２の比を
０１／＝／２□ ・・・・・・・・・（５）
２ のように設定すると、出力電圧Ｖ。ｕｔは式（５）より
となる。よって、出力電圧Ｖ。ｕｔはディジタル信号に
よシロボルトから最大Ｖｒｅｆ （１、＋ａ ）ボルト
まで変化する。
２ のように設定すると、出力電圧Ｖ。ｕｔは式（５）より
となる。よって、出力電圧Ｖ。ｕｔはディジタル信号に
よシロボルトから最大Ｖｒｅｆ （１、＋ａ ）ボルト
まで変化する。
しかしながら、かかるＤ ／ Ａ変換器においては、入
力ディジタル信号め上位ｔビ、ノドの変換に最大２Ｌ−
１回の電荷の転送が必要な、いわゆるスイ、。
力ディジタル信号め上位ｔビ、ノドの変換に最大２Ｌ−
１回の電荷の転送が必要な、いわゆるスイ、。
ナトキャパシタ積分形のＤ／Ａ変換が行なわれる ７−
ため高速でＤ／Ａ変換する場合、スイッチＳＷ１゜ＳＷ
３カいしＳＷ５のオン抵抗、演算増幅器ＯＰｌの帯域等
が変換速度に影響して変換速度が制限される。
３カいしＳＷ５のオン抵抗、演算増幅器ＯＰｌの帯域等
が変換速度に影響して変換速度が制限される。
また分解能もスイッチのオンオフ速度によって制約を受
けてあまり高くできない。
けてあまり高くできない。
そこで、本発明の目的は、Ｄ ／ Ａ変換速度の高速化
を図ったスイ、ソチトキャパシタ積分形のＤ／Ａ変換器
を提供することである。
を図ったスイ、ソチトキャパシタ積分形のＤ／Ａ変換器
を提供することである。
本発明によるＤ／Ａ変換器は、所定期間毎にリセットパ
ルスを発生しｔビ、トの入力ディジタル信号のデータに
応じた回数だけ数値パルスを所定期間内に発生するパル
ス発生手段と、転送されて来る電荷を蓄積し蓄積電荷に
応じた出力電圧を発生し、リセットパルスに応じて蓄積
電荷を放電する電荷加算手段と、ディジタル信号のデー
タのＭＳＢのレベルに応じて電荷加算手段の出力電圧が
正負異々るように数値パルスに応じて所定電荷を電荷加
算手段に供給する電荷加算手段とを有するとのである。
ルスを発生しｔビ、トの入力ディジタル信号のデータに
応じた回数だけ数値パルスを所定期間内に発生するパル
ス発生手段と、転送されて来る電荷を蓄積し蓄積電荷に
応じた出力電圧を発生し、リセットパルスに応じて蓄積
電荷を放電する電荷加算手段と、ディジタル信号のデー
タのＭＳＢのレベルに応じて電荷加算手段の出力電圧が
正負異々るように数値パルスに応じて所定電荷を電荷加
算手段に供給する電荷加算手段とを有するとのである。
以下、本発明の実施例を第３図表いし第６図を ８−
参照して説明する。
第３図は本発明によるＤ／Ａ変換器の回路図であり、第
３図において、基準電圧ｖｒｅｆはスイッチＳＷ７を介
して入力コンデンサＣ３の一端に供給されるようになっ
ている。入力コンデンサＣ３の一端はまたスイッチＳＷ
８を介して接地され、他端はスイッチＳＷ９を介して演
算増幅器ＯＰ２の負入力端に、またスイッチＳＷ、ｏを
介してアースされた演算増幅器ＯＰ２の正入力端に各々
接続されている。演算増幅器ＯＰ２の負入力端と出力端
との間には積分コンデンサＣ４とスイッチＳＷ、、とが
並列に接続されている〇 一方、クロックパルスが供給されるパルス発生器６はク
ロックパルスに応じてリセットパルス、第１オンパルス
、及び第２オンパルスを発生する５リセツトパルスはス
イッチＳＷ、ｌの、駆動端に、第１オンパルスはスイッ
チＳＷ７の駆動端に、また第２オンパルスはスイッチＳ
Ｗ８の駆動端に供給されるようになっており、スイ、ッ
チｓｗ７． ｓｗ８． ｓｗ１□は各パルスに応じて各
々オン状態に々る。捷だクロツクパルス、第１及び第２
オンパルスは数値ノくルス発生回路７にも供給されるよ
うになっている０数値パルス発生回路７はｌビットの入
力ディジタル信号に応じた回数の第１及び第２数値・く
ルスを第１及び第２オンパルスに各々同期して発生する
。
３図において、基準電圧ｖｒｅｆはスイッチＳＷ７を介
して入力コンデンサＣ３の一端に供給されるようになっ
ている。入力コンデンサＣ３の一端はまたスイッチＳＷ
８を介して接地され、他端はスイッチＳＷ９を介して演
算増幅器ＯＰ２の負入力端に、またスイッチＳＷ、ｏを
介してアースされた演算増幅器ＯＰ２の正入力端に各々
接続されている。演算増幅器ＯＰ２の負入力端と出力端
との間には積分コンデンサＣ４とスイッチＳＷ、、とが
並列に接続されている〇 一方、クロックパルスが供給されるパルス発生器６はク
ロックパルスに応じてリセットパルス、第１オンパルス
、及び第２オンパルスを発生する５リセツトパルスはス
イッチＳＷ、ｌの、駆動端に、第１オンパルスはスイッ
チＳＷ７の駆動端に、また第２オンパルスはスイッチＳ
Ｗ８の駆動端に供給されるようになっており、スイ、ッ
チｓｗ７． ｓｗ８． ｓｗ１□は各パルスに応じて各
々オン状態に々る。捷だクロツクパルス、第１及び第２
オンパルスは数値ノくルス発生回路７にも供給されるよ
うになっている０数値パルス発生回路７はｌビットの入
力ディジタル信号に応じた回数の第１及び第２数値・く
ルスを第１及び第２オンパルスに各々同期して発生する
。
この第１及び第２数値パルスはマルチプレクサ８ニ供給
され、マルチプレクサ８は入力ディジタル信号の各デー
タのＭＳＢ（最上位ビット）に応じて第１数値パルスを
スイッチＳＷ９に、第２数値・ぐルスをスイッチＳＷ、
ｏに、又は第１数直・くルスをスイッチＳＷ、ｏに、第
２数値パルスをスイ、ソチＳＷ９に供給するようになっ
ている。
され、マルチプレクサ８は入力ディジタル信号の各デー
タのＭＳＢ（最上位ビット）に応じて第１数値パルスを
スイッチＳＷ９に、第２数値・ぐルスをスイッチＳＷ、
ｏに、又は第１数直・くルスをスイッチＳＷ、ｏに、第
２数値パルスをスイ、ソチＳＷ９に供給するようになっ
ている。
次に、かかる構成の本発明によるＤ／Ａ変換器の動作を
第４図（Ａ）ないしくＥ）の動作波形図を参照して説明
する。
第４図（Ａ）ないしくＥ）の動作波形図を参照して説明
する。
パルス発生器６には第４図（Ａ）のようなり口、ツクパ
ルスが供給され、そのクロ、、ックノくルスに応じてリ
セットパルス（第４ 図（Ｂ）・））、第１オンノｚル
ス（第４図（Ｃ））及び第２オンノくルス（第４図（Ｄ
） ） が各々発生する。スイ、ツチＳＷ、ｌはリセ
ットパルスに応じて所定期間毎にオン状態になり、スイ
ッチＳＷ７．ＳＷ８は各々第１及び第２オンパルスに応
じてリセットパルス発生時を除き交互に所定時間幅のオ
ンオフを繰り返えし、スイッチＳＷ、、がオンからオフ
になると先ずスイッチＳＷ７がオンになり、そしてスイ
ッチＳＷ７がオフになるとスイッチＳＷ８がオンになる
ようにオンオフする０スイッチＳＷｌ、がオン状態にな
ると積分コンデンサＣ４に蓄えられた電荷が放電して演
算増幅器ＯＰ２の出力電圧はリセットされて基準レベル
、例えば０ボルトと々る。リセットパルスに応じて数値
パルス発生回路７にｌビットのディジタル信号が供給さ
れ、数値パルス発生回路７はｌピ、トのデータのＭＳＢ
が１１４７５． ＮＯｌかによりディジタル信号のデー
タの正負を判別する。データが正の場合にはＭＳＢを除
く！−１ビットのデータの数値の回数、すなわちデータ
をｄ（１＋ｄ１・・・・ｄｔ−□ とすると２°・ｄｔ
ｓ ＋２’−ｔｌｌ ２＋・・・・・・＋２′−２・ｄ
ｌ回、第１数値パルスを第１オンパルスの発生に同期さ
せて、また第２数値パルスを第２オンパルスの発生に同
期＝１１− させて各々発生する。逆にデータが負の場合には、ＭＳ
Ｂを除くｔ−１ビツトのデータの数値の補数を計算しす
る。データをｄ。＋ ４ ＋ ０．’・、・＋ ｄＬ
１ とすると補数は２”−（２°・ｄｔ、 ＋ ２’
−ｄｔ−２＋・・・・・・＋２Ｌ−２・ｄｌ）となり、
この補数に等しい回数、第１及び第２数値パルスをデー
タが正の場合と同様に発生する０ このようにして発生した第１及び第２数値ノ幻レスはマ
ルチプレクサ８に供給され、マルチプレクサ８はディジ
タル信号のデータのＭＳＢが正の場合には第１数直パル
スをスイ、ソチ５ＷｌＯの駆動端に、第２数値パルスを
スイ、２チＳＷ９の駆動端に供給する。またＭＳＢが負
の場合には第１数値ノ（ルスをスイッチＳＷ９の駆動端
に、第２数値）（ルスをスイ、ノチＳＷ、ｏの駆動端に
供給する。
ルスが供給され、そのクロ、、ックノくルスに応じてリ
セットパルス（第４ 図（Ｂ）・））、第１オンノｚル
ス（第４図（Ｃ））及び第２オンノくルス（第４図（Ｄ
） ） が各々発生する。スイ、ツチＳＷ、ｌはリセ
ットパルスに応じて所定期間毎にオン状態になり、スイ
ッチＳＷ７．ＳＷ８は各々第１及び第２オンパルスに応
じてリセットパルス発生時を除き交互に所定時間幅のオ
ンオフを繰り返えし、スイッチＳＷ、、がオンからオフ
になると先ずスイッチＳＷ７がオンになり、そしてスイ
ッチＳＷ７がオフになるとスイッチＳＷ８がオンになる
ようにオンオフする０スイッチＳＷｌ、がオン状態にな
ると積分コンデンサＣ４に蓄えられた電荷が放電して演
算増幅器ＯＰ２の出力電圧はリセットされて基準レベル
、例えば０ボルトと々る。リセットパルスに応じて数値
パルス発生回路７にｌビットのディジタル信号が供給さ
れ、数値パルス発生回路７はｌピ、トのデータのＭＳＢ
が１１４７５． ＮＯｌかによりディジタル信号のデー
タの正負を判別する。データが正の場合にはＭＳＢを除
く！−１ビットのデータの数値の回数、すなわちデータ
をｄ（１＋ｄ１・・・・ｄｔ−□ とすると２°・ｄｔ
ｓ ＋２’−ｔｌｌ ２＋・・・・・・＋２′−２・ｄ
ｌ回、第１数値パルスを第１オンパルスの発生に同期さ
せて、また第２数値パルスを第２オンパルスの発生に同
期＝１１− させて各々発生する。逆にデータが負の場合には、ＭＳ
Ｂを除くｔ−１ビツトのデータの数値の補数を計算しす
る。データをｄ。＋ ４ ＋ ０．’・、・＋ ｄＬ
１ とすると補数は２”−（２°・ｄｔ、 ＋ ２’
−ｄｔ−２＋・・・・・・＋２Ｌ−２・ｄｌ）となり、
この補数に等しい回数、第１及び第２数値パルスをデー
タが正の場合と同様に発生する０ このようにして発生した第１及び第２数値ノ幻レスはマ
ルチプレクサ８に供給され、マルチプレクサ８はディジ
タル信号のデータのＭＳＢが正の場合には第１数直パル
スをスイ、ソチ５ＷｌＯの駆動端に、第２数値パルスを
スイ、２チＳＷ９の駆動端に供給する。またＭＳＢが負
の場合には第１数値ノ（ルスをスイッチＳＷ９の駆動端
に、第２数値）（ルスをスイ、ノチＳＷ、ｏの駆動端に
供給する。
よって、オフセットバイナリのデータのＭＳＢが甲すな
わち正の場合には、スイ、ソチｓｗ７． ｓｗ８を１つ
のスイッチｓｗ、２．スイ、ツチｓｗ９．５ｗ１Ｏを１
つのスイッチｓｗ、３とすると、スイ、ソチ５Ｗ１２．
５Ｗ１３は第５図のように同時に矢印Ａ、Ｈの如く動作
す１２− る。スイッチｓｗ７．５ｗ１ｏが７−１ピツトのデータ
の数値の回数、同時にオンオフしてその都度コンデンサ
Ｃ３に基準電圧ｖｒｅｆを印加し、スイッチＳＷ７゜５
Ｗ１ｏがオンからオフになる毎にスイッチｓＷ８． ｓ
ｗ９がオフからオンになってコンデンサＣ３に蓄積され
た電荷をコンデンサＣ４に転送するのである。例えば、
ｌ＝４のオフセットバイナリコードの場合に”１１０１
”なるデータが入力するとＭＳＢは１１１であるから５
（１０１２）回コンデンサＣ３に基準電圧ｖｒｅｆを印
加してコンデンサＣ３の電荷をコンデンサＣ４に転ａす
ることに々シ、演算増幅器ＯＰ２の出力電圧Ｖｏｕｔは
第４図（Ｅ）の波形αのように正相となる。
わち正の場合には、スイ、ソチｓｗ７． ｓｗ８を１つ
のスイッチｓｗ、２．スイ、ツチｓｗ９．５ｗ１Ｏを１
つのスイッチｓｗ、３とすると、スイ、ソチ５Ｗ１２．
５Ｗ１３は第５図のように同時に矢印Ａ、Ｈの如く動作
す１２− る。スイッチｓｗ７．５ｗ１ｏが７−１ピツトのデータ
の数値の回数、同時にオンオフしてその都度コンデンサ
Ｃ３に基準電圧ｖｒｅｆを印加し、スイッチＳＷ７゜５
Ｗ１ｏがオンからオフになる毎にスイッチｓＷ８． ｓ
ｗ９がオフからオンになってコンデンサＣ３に蓄積され
た電荷をコンデンサＣ４に転送するのである。例えば、
ｌ＝４のオフセットバイナリコードの場合に”１１０１
”なるデータが入力するとＭＳＢは１１１であるから５
（１０１２）回コンデンサＣ３に基準電圧ｖｒｅｆを印
加してコンデンサＣ３の電荷をコンデンサＣ４に転ａす
ることに々シ、演算増幅器ＯＰ２の出力電圧Ｖｏｕｔは
第４図（Ｅ）の波形αのように正相となる。
また、データのＭＳＢが１０１すなわち負の場合には、
上記のスイッチｓｗ、２． ｓｗ、３は第６図のように
矢印Ｃ，Ｄの如く動作する。スイッチｓＷ７． ｓｗ９
がｔ−ｘピットのデータの数値の補数回数、同時にオン
オフしてその都度、基準電圧Ｖｒｅ ｆをコンデンサＣ
３を介して演算増幅器ＯＰ２の負入力端に印加する。こ
のため、コンデンサＣ４に電荷が蓄積される。例えば、
ｔ＝４のオフセットバイナリコードの場合に”００１１
” なるデータが入力するとＭＳＢはＩｏｌであるか
ら”０１１”の補数の５ （１０１２）回、基準電圧Ｖ
ｒ、ｆがコンデンサＣ３を介して演算増幅器ＯＰ２の負
入力端に印加されることになり、演算増幅器ＯＰ２の出
力電圧ｖＯｕｔは第４図（Ｅ）の波形りのように逆相と
なる。
上記のスイッチｓｗ、２． ｓｗ、３は第６図のように
矢印Ｃ，Ｄの如く動作する。スイッチｓＷ７． ｓｗ９
がｔ−ｘピットのデータの数値の補数回数、同時にオン
オフしてその都度、基準電圧Ｖｒｅ ｆをコンデンサＣ
３を介して演算増幅器ＯＰ２の負入力端に印加する。こ
のため、コンデンサＣ４に電荷が蓄積される。例えば、
ｔ＝４のオフセットバイナリコードの場合に”００１１
” なるデータが入力するとＭＳＢはＩｏｌであるか
ら”０１１”の補数の５ （１０１２）回、基準電圧Ｖ
ｒ、ｆがコンデンサＣ３を介して演算増幅器ＯＰ２の負
入力端に印加されることになり、演算増幅器ＯＰ２の出
力電圧ｖＯｕｔは第４図（Ｅ）の波形りのように逆相と
なる。
本発明によるＤ／Ａ変換器においては、最終出力電圧が
−ＦＳ （フルスケール）〜ＦＳ−ＩＬＳＢの間の所定
のｌビットＤ／Ａ変換電圧となり、ＭＳＢ分の電荷の転
送が必要ないため電荷の転送回数を減少させることがで
きる。例えば、ＭＳＢが１０１の場合、最大２Ｌ−１回
であり約半分の回数となる。よって、Ｄ ／ Ａ変換時
間（第４図（Ｅ）のＴＤ）を従来に比べて短縮すること
ができるのである。
−ＦＳ （フルスケール）〜ＦＳ−ＩＬＳＢの間の所定
のｌビットＤ／Ａ変換電圧となり、ＭＳＢ分の電荷の転
送が必要ないため電荷の転送回数を減少させることがで
きる。例えば、ＭＳＢが１０１の場合、最大２Ｌ−１回
であり約半分の回数となる。よって、Ｄ ／ Ａ変換時
間（第４図（Ｅ）のＴＤ）を従来に比べて短縮すること
ができるのである。
このように、本発明によるＤ／Ａ変換器によれば、変換
時間を短縮することができるため、変換時間に制約され
る分解能やりニアリテイの向上を図れるのである。また
本発明によるＤ／Ａ変換器を第１図に示したＤ ／ Ａ
変換器の一部に用いれば非直線性誤差が小さくしかも更
に高分解能のＤ／Ａ変換をすることができるのである。
時間を短縮することができるため、変換時間に制約され
る分解能やりニアリテイの向上を図れるのである。また
本発明によるＤ／Ａ変換器を第１図に示したＤ ／ Ａ
変換器の一部に用いれば非直線性誤差が小さくしかも更
に高分解能のＤ／Ａ変換をすることができるのである。
第１図はＤ ／ Ａ変換器の例を示す回路図、第２図は
第１図のＤ ／ Ａ変換器の各スイフチのオンオフタイ
ミング図、第３図は本発明のＤ ／ Ａ変換器の実施例
を示す回路図、第４図（Ａ）ないしくＥ）は第３図の動
作波形図、第５図及び第６図は第３図のスイッチ動作を
示す図である。 主要部分の符号の説明 １・・・・・・・・・補助Ｄ ／ Ａ変換器３．６・・
・・・・タイミングパルス発生器４・・・・・・・・ｆ
ニア −タ ５・・・・・・・・・シフトレジスタ ７・・・・・・・・・数値パルス発生器８・・・・・・
・・・マルチプレクサ 出願人 パイオニア株式会社 代理人 弁理士藤 村 元 彦
第１図のＤ ／ Ａ変換器の各スイフチのオンオフタイ
ミング図、第３図は本発明のＤ ／ Ａ変換器の実施例
を示す回路図、第４図（Ａ）ないしくＥ）は第３図の動
作波形図、第５図及び第６図は第３図のスイッチ動作を
示す図である。 主要部分の符号の説明 １・・・・・・・・・補助Ｄ ／ Ａ変換器３．６・・
・・・・タイミングパルス発生器４・・・・・・・・ｆ
ニア −タ ５・・・・・・・・・シフトレジスタ ７・・・・・・・・・数値パルス発生器８・・・・・・
・・・マルチプレクサ 出願人 パイオニア株式会社 代理人 弁理士藤 村 元 彦
Claims (3)
- （１）所定期間毎にリセットパルスを発生しｌ（ｔは自
然数）ピントの入力ディジタル信号のデータに応じた回
数だけ数値パルスを前記所定期間内に発生するパルス発
生手段と、転送されて来る電荷を蓄積し該蓄積電荷に応
じた出力電圧を発生し前記リセットパルスに応じて該蓄
積電荷を放電する電荷加算手段と、前記ディジタル信号
のデータのＭＳＢ（最上位ビット）のレベルに応じて前
記電荷加算手段の出力電圧が正負異なるように前記数値
パルスに応じて所定電荷を前記電荷加算手段に供給する
電荷供給手段とを有することを特徴とするＤ ／ Ａ変
換器。 - （２） 前記パルス発生手段は前記ｔビットのディジ
タル信号のデータのＭＳＢが１１１又はｌ０１１の一方
であるとき該ＭＳＢを除くｌ−１ビ、トのデータ数値の
回数前記数値パルスを発生し前記ＭＳＢが１″又は＃Ｏ
″の他方であるとき該ＭＳＢを除くｔ−１ビツトのデー
タ数値の補数に等しい回数前記数値パルスを発生するこ
とを特徴とする特許請求の範囲第１項記載のＤ ／ Ａ
変換器。 - （３） ワンチップに集積化されたことを特徴とする
特許請求の範囲第１項記載のＤ ／ Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21252981A JPS58115925A (ja) | 1981-12-29 | 1981-12-29 | Ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21252981A JPS58115925A (ja) | 1981-12-29 | 1981-12-29 | Ｄ／ａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58115925A true JPS58115925A (ja) | 1983-07-09 |
Family
ID=16624176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21252981A Pending JPS58115925A (ja) | 1981-12-29 | 1981-12-29 | Ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58115925A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1986006896A1 (en) * | 1985-05-09 | 1986-11-20 | Sony Corporation | D/a converter |
| JPS62171230A (ja) * | 1986-01-22 | 1987-07-28 | Nec Corp | デイジタルアナログ変換回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55143829A (en) * | 1979-04-26 | 1980-11-10 | Nec Corp | Digital-analogue converter |
| JPS56164626A (en) * | 1980-05-22 | 1981-12-17 | Nippon Telegr & Teleph Corp <Ntt> | Digital-to-analog converter |
-
1981
- 1981-12-29 JP JP21252981A patent/JPS58115925A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55143829A (en) * | 1979-04-26 | 1980-11-10 | Nec Corp | Digital-analogue converter |
| JPS56164626A (en) * | 1980-05-22 | 1981-12-17 | Nippon Telegr & Teleph Corp <Ntt> | Digital-to-analog converter |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1986006896A1 (en) * | 1985-05-09 | 1986-11-20 | Sony Corporation | D/a converter |
| US4851844A (en) * | 1985-05-09 | 1989-07-25 | Sony Corporation | D/A converter with switched capacitor control |
| JPS62171230A (ja) * | 1986-01-22 | 1987-07-28 | Nec Corp | デイジタルアナログ変換回路 |
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