JP2721450B2 - アナログ−デジタル変換回路 - Google Patents
アナログ−デジタル変換回路Info
- Publication number
- JP2721450B2 JP2721450B2 JP31853891A JP31853891A JP2721450B2 JP 2721450 B2 JP2721450 B2 JP 2721450B2 JP 31853891 A JP31853891 A JP 31853891A JP 31853891 A JP31853891 A JP 31853891A JP 2721450 B2 JP2721450 B2 JP 2721450B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- multiplexer
- resistance
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はアナログ入力電圧をデ
ジタル値に変換するアナログ−デジタル変換回路に関
し、特にワンチップマイクロコンピュータなどの１つの
チップに組み込まれたアナログ−デジタル変換回路に関
するものである。
ジタル値に変換するアナログ−デジタル変換回路に関
し、特にワンチップマイクロコンピュータなどの１つの
チップに組み込まれたアナログ−デジタル変換回路に関
するものである。
【０００２】
【従来の技術】アナログ−デジタル変換回路（以下Ａ−
Ｄ変換回路と言う）におけるアナログからデジタルへの
変換値は分解能のビット数分あるが、この時のビットの
最下位桁をＬＳＢ（Least Significant Bit ）と呼ぶ。
このＬＳＢより以下の桁の値はそのＡ−Ｄ変換回路にお
いて本質的に表すことができず、これにより派生する誤
差は量子化誤差と呼ばれる。したがってＬＳＢより以下
の値は打ち切られ、その最大絶対誤差は１ＬＳＢとな
る。しかしながら、Ａ−Ｄ変換回路のＡ−Ｄ変換特性を
（１／２）ＬＳＢシフトさせることにより、原理的に量
子化誤差を±（１／２）ＬＳＢ以下にする方法がある。
Ｄ変換回路と言う）におけるアナログからデジタルへの
変換値は分解能のビット数分あるが、この時のビットの
最下位桁をＬＳＢ（Least Significant Bit ）と呼ぶ。
このＬＳＢより以下の桁の値はそのＡ−Ｄ変換回路にお
いて本質的に表すことができず、これにより派生する誤
差は量子化誤差と呼ばれる。したがってＬＳＢより以下
の値は打ち切られ、その最大絶対誤差は１ＬＳＢとな
る。しかしながら、Ａ−Ｄ変換回路のＡ−Ｄ変換特性を
（１／２）ＬＳＢシフトさせることにより、原理的に量
子化誤差を±（１／２）ＬＳＢ以下にする方法がある。
【０００３】図３はＡ−Ｄ変換特性（アナログ入力電圧
Ｖｉｎに対するＡ−Ｄ変換コード）を（１／２）ＬＳＢ
シフトさせることにより量子化誤差が±（１／２）ＬＳ
Ｂ以下になることを説明するための図である。図３にお
いて横軸はアナログ入力電圧ＶｉｎをＬＳＢで割った
値、即ち１ＬＳＢに相当するアナログ入力電圧を１単位
としている。縦軸はアナログ入力電圧に対するＡ−Ｄ変
換コードである。３５は（１／２）ＬＳＢシフトさせる
前のＡ−Ｄ変換特性で階段状の破線で表している。３６
は（１／２）ＬＳＢシフトさせた後のＡ−Ｄ変換特性で
階段状の実線で表している。３７は無限の分解能を持つ
Ａ−Ｄ変換回路による変換特性である。この図３で量子
化誤差は無限の分解能を持つＡ−Ｄ変換特性からのずれ
である。
Ｖｉｎに対するＡ−Ｄ変換コード）を（１／２）ＬＳＢ
シフトさせることにより量子化誤差が±（１／２）ＬＳ
Ｂ以下になることを説明するための図である。図３にお
いて横軸はアナログ入力電圧ＶｉｎをＬＳＢで割った
値、即ち１ＬＳＢに相当するアナログ入力電圧を１単位
としている。縦軸はアナログ入力電圧に対するＡ−Ｄ変
換コードである。３５は（１／２）ＬＳＢシフトさせる
前のＡ−Ｄ変換特性で階段状の破線で表している。３６
は（１／２）ＬＳＢシフトさせた後のＡ−Ｄ変換特性で
階段状の実線で表している。３７は無限の分解能を持つ
Ａ−Ｄ変換回路による変換特性である。この図３で量子
化誤差は無限の分解能を持つＡ−Ｄ変換特性からのずれ
である。
【０００４】図３中ではＡ−Ｄ変換コードが「０３」と
なるアナログ入力の範囲を示しており、その範囲は２．
５ＬＳＢより大きく３．５ＬＳＢより小さい値である。
この範囲でアナログ入力が２．５ＬＳＢに近くとき量子
化誤差は最大＋（１／２）ＬＳＢとなり、３．５ＬＳＢ
のときは−（１／２）ＬＳＢとなる。
なるアナログ入力の範囲を示しており、その範囲は２．
５ＬＳＢより大きく３．５ＬＳＢより小さい値である。
この範囲でアナログ入力が２．５ＬＳＢに近くとき量子
化誤差は最大＋（１／２）ＬＳＢとなり、３．５ＬＳＢ
のときは−（１／２）ＬＳＢとなる。
【０００５】このＡ−Ｄ変換特性を実現するための従来
例を図を用いて説明する。以下の説明で接続点を単にノ
ードと呼ぶ。図４は分解能が８ビットのＡ−Ｄ変換回路
であり、特に逐次比較変換方式による電荷平衡型Ａ−Ｄ
変換回路である。図４において、３４は同じ抵抗値を持
つ抵抗素子が２N 個（この場合３２個）直列接続された
抵抗ラダー回路、ｒ１〜ｒ３２は抵抗ラダー回路３４を
構成する抵抗素子、ｎ０〜ｎ３０は抵抗ラダー回路３４
におけるノード、２８，２９は第１，第２のマルチプレ
クサ、４は容量ラダー回路、５はチョッパアンプ回路、
６は制御回路、３０，３１はそれぞれマルチプレクサ２
８，２９に入力するデコード信号、９と１０はそれぞれ
Ｖｒｅｆ電圧（参照電圧）とアナログ入力電圧を供給す
る入力端子、３２，３３はそれぞれマルチプレクサ２
８，２９の出力電圧、１３は抵抗ラダー回路３４のノー
ドｎ１における電圧、１４〜１７はゲート（スイッチン
グ素子）、１８，１９はコンデンサ、２０〜２２はノー
ド、２３はチョッパアンプ回路出力、２４はゲート１４
〜１７を制御する制御信号、２５はチョッパアンプ回路
５を制御する制御信号、２６はインバータ回路、２７は
チョッパアンプ回路５の帰還用ゲートである。
例を図を用いて説明する。以下の説明で接続点を単にノ
ードと呼ぶ。図４は分解能が８ビットのＡ−Ｄ変換回路
であり、特に逐次比較変換方式による電荷平衡型Ａ−Ｄ
変換回路である。図４において、３４は同じ抵抗値を持
つ抵抗素子が２N 個（この場合３２個）直列接続された
抵抗ラダー回路、ｒ１〜ｒ３２は抵抗ラダー回路３４を
構成する抵抗素子、ｎ０〜ｎ３０は抵抗ラダー回路３４
におけるノード、２８，２９は第１，第２のマルチプレ
クサ、４は容量ラダー回路、５はチョッパアンプ回路、
６は制御回路、３０，３１はそれぞれマルチプレクサ２
８，２９に入力するデコード信号、９と１０はそれぞれ
Ｖｒｅｆ電圧（参照電圧）とアナログ入力電圧を供給す
る入力端子、３２，３３はそれぞれマルチプレクサ２
８，２９の出力電圧、１３は抵抗ラダー回路３４のノー
ドｎ１における電圧、１４〜１７はゲート（スイッチン
グ素子）、１８，１９はコンデンサ、２０〜２２はノー
ド、２３はチョッパアンプ回路出力、２４はゲート１４
〜１７を制御する制御信号、２５はチョッパアンプ回路
５を制御する制御信号、２６はインバータ回路、２７は
チョッパアンプ回路５の帰還用ゲートである。
【０００６】抵抗素子ｒ１〜ｒ３２はその順にＧＮＤか
ら直列に接続されている。抵抗素子ｒ３２の終端には入
力端子９があり、この入力端子９にはＶｒｅｆ電圧が供
給されている。ｎ０〜ｎ３０はＧＮＤからその順にそれ
ぞれｒ１〜ｒ３１のノードを表している。ノードｎ０，
ｎ２，ｎ４，・・・，ｎ３０からの電圧はそれぞれマル
チプレクサ２８，２９に入力されている。マルチプレク
サ２８の出力３２と入力端子１０に供給しているアナロ
グ入力電圧はそれぞれゲート１５，１４を介してノード
２０に共通接続されている。抵抗ラダー回路３４のノー
ドｎ１の電圧１３とマルチプレクサ２９の出力３３はそ
れぞれゲート１６，１７を介してノード２１に共通接続
されている。コンデンサ１８の各端子はノード２０とノ
ード２２に接続されている。コンデンサ１９の各端子は
ノード２１とノード２２に接続されている。ノード２２
の電圧（比較手段２２ａの出力）はチョッパアンプ回路
５に入力され、チョッパアンプ回路５の出力２３は制御
回路６に入力されている。デコード信号３０，３１は制
御回路６の出力でそれぞれマルチプレクサ２８，２９に
入力されている。
ら直列に接続されている。抵抗素子ｒ３２の終端には入
力端子９があり、この入力端子９にはＶｒｅｆ電圧が供
給されている。ｎ０〜ｎ３０はＧＮＤからその順にそれ
ぞれｒ１〜ｒ３１のノードを表している。ノードｎ０，
ｎ２，ｎ４，・・・，ｎ３０からの電圧はそれぞれマル
チプレクサ２８，２９に入力されている。マルチプレク
サ２８の出力３２と入力端子１０に供給しているアナロ
グ入力電圧はそれぞれゲート１５，１４を介してノード
２０に共通接続されている。抵抗ラダー回路３４のノー
ドｎ１の電圧１３とマルチプレクサ２９の出力３３はそ
れぞれゲート１６，１７を介してノード２１に共通接続
されている。コンデンサ１８の各端子はノード２０とノ
ード２２に接続されている。コンデンサ１９の各端子は
ノード２１とノード２２に接続されている。ノード２２
の電圧（比較手段２２ａの出力）はチョッパアンプ回路
５に入力され、チョッパアンプ回路５の出力２３は制御
回路６に入力されている。デコード信号３０，３１は制
御回路６の出力でそれぞれマルチプレクサ２８，２９に
入力されている。
【０００７】デコード信号３０はマルチプレクサ２８に
おいてノードｎ０，ｎ２，ｎ４，・・・，ｎ３０の１６
通りの電圧をデコードするための４ビットのデコード信
号（Ａ７〜Ａ４）である。デコード信号３１はマルチプ
レクサ２９においてノードｎ０，ｎ２，ｎ４，・・・，
ｎ３０の１６通りの電圧をデコードするための４ビット
のデコード信号（Ａ３〜Ａ０）である。コンデンサ１８
は第１の所定数（１）の重み付きを有し、コンデンサ１
９は第２の所定数（１／２M+1 ）の重み付きを有する。
コンデンサ１８とコンデンサ１９の容量はそれぞれ１６
ＣとＣでコンデンサ１８はコンデンサ１９の容量の１６
倍である。またｒ１〜ｒ３２は全て同じ抵抗値である。
おいてノードｎ０，ｎ２，ｎ４，・・・，ｎ３０の１６
通りの電圧をデコードするための４ビットのデコード信
号（Ａ７〜Ａ４）である。デコード信号３１はマルチプ
レクサ２９においてノードｎ０，ｎ２，ｎ４，・・・，
ｎ３０の１６通りの電圧をデコードするための４ビット
のデコード信号（Ａ３〜Ａ０）である。コンデンサ１８
は第１の所定数（１）の重み付きを有し、コンデンサ１
９は第２の所定数（１／２M+1 ）の重み付きを有する。
コンデンサ１８とコンデンサ１９の容量はそれぞれ１６
ＣとＣでコンデンサ１８はコンデンサ１９の容量の１６
倍である。またｒ１〜ｒ３２は全て同じ抵抗値である。
【０００８】次に図４の回路の動作について説明する。
Ａ−Ｄ変換を開始すると最初にｂ７（ＭＳＢ）の比較サ
イクル（図２参照）に入る。制御信号２４が「Ｈ」にな
ることにより、ゲート１４，１６が開き、ゲート１５，
１７が閉じられる。この時ノード２０，２１の電位はそ
れぞれアナログ入力電圧Ｖｉｎ，Ｖｒｅｆ／３２とな
る。この制御信号２４が「Ｈ」となる期間に制御信号２
５も「Ｈ」となりチョッパアンプ回路５内の帰還用ゲー
トが導通し、ノード２２の電位はバイアス電圧ＶＢに固
定される。この時、コンデンサ１８には Ｑ１＝１６Ｃ×（Ｖｒｅｆ／３２−ＶＢ） コンデンサ１９には Ｑ２＝Ｃ×（Ｖｉｎ−ＶＢ） の電荷が充電される。コンデンサ１８，１９の合計電荷
量は Ｑ＝Ｑ１＋Ｑ２となる。
Ａ−Ｄ変換を開始すると最初にｂ７（ＭＳＢ）の比較サ
イクル（図２参照）に入る。制御信号２４が「Ｈ」にな
ることにより、ゲート１４，１６が開き、ゲート１５，
１７が閉じられる。この時ノード２０，２１の電位はそ
れぞれアナログ入力電圧Ｖｉｎ，Ｖｒｅｆ／３２とな
る。この制御信号２４が「Ｈ」となる期間に制御信号２
５も「Ｈ」となりチョッパアンプ回路５内の帰還用ゲー
トが導通し、ノード２２の電位はバイアス電圧ＶＢに固
定される。この時、コンデンサ１８には Ｑ１＝１６Ｃ×（Ｖｒｅｆ／３２−ＶＢ） コンデンサ１９には Ｑ２＝Ｃ×（Ｖｉｎ−ＶＢ） の電荷が充電される。コンデンサ１８，１９の合計電荷
量は Ｑ＝Ｑ１＋Ｑ２となる。
【０００９】次に制御信号２４が「Ｈ」から「Ｌ」に変
化したとき、ゲート１４，１６は閉じ、ゲート１５，１
７が開かれる。この時ノード２０，２１の電位はそれぞ
れマルチプレクサ２８，２９の出力電圧となる。ｂ７の
変換サイクルにおいてマルチプレクサ２８に入力される
デコード信号３０はＡ７，Ａ６，Ａ５，Ａ４＝１，０，
０，０となり、マルチプレクサ２８の出力は１０００
（２進）の２倍の値に相当する番号のノードすなわちノ
ードｎ１６の電圧（（Ｖｒｅｆ／３２）×１６＝Ｖｒｅ
ｆ／２）となる。次にマルチプレクサ２９に入力される
デコード信号３１はＡ３，Ａ２，Ａ１，Ａ０＝０，０，
０，０となり、マルチプレクサ２９の出力は００００
（２進）の２倍の番号に相当するノード（マルチプレク
サ２９に入力するノードが一つおきのため）すなわちノ
ードｎ０の電圧（０Ｖ）となる。
化したとき、ゲート１４，１６は閉じ、ゲート１５，１
７が開かれる。この時ノード２０，２１の電位はそれぞ
れマルチプレクサ２８，２９の出力電圧となる。ｂ７の
変換サイクルにおいてマルチプレクサ２８に入力される
デコード信号３０はＡ７，Ａ６，Ａ５，Ａ４＝１，０，
０，０となり、マルチプレクサ２８の出力は１０００
（２進）の２倍の値に相当する番号のノードすなわちノ
ードｎ１６の電圧（（Ｖｒｅｆ／３２）×１６＝Ｖｒｅ
ｆ／２）となる。次にマルチプレクサ２９に入力される
デコード信号３１はＡ３，Ａ２，Ａ１，Ａ０＝０，０，
０，０となり、マルチプレクサ２９の出力は００００
（２進）の２倍の番号に相当するノード（マルチプレク
サ２９に入力するノードが一つおきのため）すなわちノ
ードｎ０の電圧（０Ｖ）となる。
【００１０】制御信号２４が「Ｌ」のとき制御信号２５
が「Ｌ」となるので帰還用ゲート２７は非導通となりノ
ード２２はフローティング状態となる。この時のノード
２２の電位をＶＢＤとすると、コンデンサ１８には Ｑ１Ｄ＝１６Ｃ×（Ｖｒｅｆ／２−ＶＢＤ） コンデンサ１９には Ｑ２Ｄ＝Ｃ×（０−ＶＢＤ） の電荷が充電される。コンデンサ１８，１９の合計の電
荷量は ＱＤ＝Ｑ１Ｄ＋Ｑ２Ｄとなる。
が「Ｌ」となるので帰還用ゲート２７は非導通となりノ
ード２２はフローティング状態となる。この時のノード
２２の電位をＶＢＤとすると、コンデンサ１８には Ｑ１Ｄ＝１６Ｃ×（Ｖｒｅｆ／２−ＶＢＤ） コンデンサ１９には Ｑ２Ｄ＝Ｃ×（０−ＶＢＤ） の電荷が充電される。コンデンサ１８，１９の合計の電
荷量は ＱＤ＝Ｑ１Ｄ＋Ｑ２Ｄとなる。
【００１１】制御信号２４が「Ｈ」から「Ｌ」に変化し
てもノード２２はフローティングなので電荷の出入りは
なく、Ｑ＝ＱＤとなる。すなわちノード２２の電位変化
量は、 ＶＢＤ−ＶＢ＝（１／１７）〔Ｖｉｎ−｛（Ｖｒｅｆ／２）−（Ｖｒｅｆ／５ １２）｝〕 となる。すなわち比較手段２２ａにおいて入力端子１０
からのアナログ入力電圧Ｖｉｎと参照電圧（Ｖｒｅｆ／
２−Ｖｒｅｆ／５１２）との電圧比較が行われる。チョ
ッパアンプ回路５の出力２３にその電圧比較の判定結果
が出力され、比較サイクルにおけるｂ７のＡ−Ｄ変換値
が決まる。制御回路６が出力２３を元に次のｂ６の比較
サイクルにおけるデコード信号を決定する。
てもノード２２はフローティングなので電荷の出入りは
なく、Ｑ＝ＱＤとなる。すなわちノード２２の電位変化
量は、 ＶＢＤ−ＶＢ＝（１／１７）〔Ｖｉｎ−｛（Ｖｒｅｆ／２）−（Ｖｒｅｆ／５ １２）｝〕 となる。すなわち比較手段２２ａにおいて入力端子１０
からのアナログ入力電圧Ｖｉｎと参照電圧（Ｖｒｅｆ／
２−Ｖｒｅｆ／５１２）との電圧比較が行われる。チョ
ッパアンプ回路５の出力２３にその電圧比較の判定結果
が出力され、比較サイクルにおけるｂ７のＡ−Ｄ変換値
が決まる。制御回路６が出力２３を元に次のｂ６の比較
サイクルにおけるデコード信号を決定する。
【００１２】デコード信号Ａ７〜Ａ０に対して各比較サ
イクルにおけるノード２２の電位変化量は、
イクルにおけるノード２２の電位変化量は、
【００１３】
【数１】
【００１４】となる。ｂ７〜ｂ０の比較サイクルを各ビ
ット毎に行いｂ０の比較サイクルを終了してＡ−Ｄ変換
動作を終了する。これによりアナログ入力電圧Ｖｉｎの
Ａ−Ｄ変換値ｂ７〜ｂ０が確定する。
ット毎に行いｂ０の比較サイクルを終了してＡ−Ｄ変換
動作を終了する。これによりアナログ入力電圧Ｖｉｎの
Ａ−Ｄ変換値ｂ７〜ｂ０が確定する。
【００１５】この方法では８ビットＡ−Ｄ変換を行うに
あたって、コンデンサ１８に４ビットの上位ビット成分
を受け持たせ、コンデンサ１９に４ビットの下位ビット
成分を受け持たせている。すなわちフルラダー成分は４
ビット（上位ビット成分）となる。
あたって、コンデンサ１８に４ビットの上位ビット成分
を受け持たせ、コンデンサ１９に４ビットの下位ビット
成分を受け持たせている。すなわちフルラダー成分は４
ビット（上位ビット成分）となる。
【００１６】
【発明が解決しようとする課題】ところで電荷平衡型を
採用したＡ−Ｄ変換回路は複数のコンデンサにそれぞれ
重み付けを行い、それぞれのコンデンサに変換ビット数
のうち上位ビットの成分と下位ビットの成分に分けアナ
ログ入力と抵抗ラダー回路の分割電圧の比較を行う。こ
の時Ａ−Ｄ変換精度は主として上位ビットの成分数（フ
ルラダー成分）が多ければ多いほど良くなることは周知
の事実である。しかしながらこの成分数を増加させると
抵抗ラダー回路の面積が増加するという問題点があっ
た。また従来例で説明したようにＡ−Ｄ変換特性を１／
２シフトさせるためにマルチプレクサに導入する抵抗ラ
ダー回路の各ノード間を２個の抵抗素子で構成してお
り、半導体集積回路において、これはパターン的な無駄
が生じるという問題点があった。
採用したＡ−Ｄ変換回路は複数のコンデンサにそれぞれ
重み付けを行い、それぞれのコンデンサに変換ビット数
のうち上位ビットの成分と下位ビットの成分に分けアナ
ログ入力と抵抗ラダー回路の分割電圧の比較を行う。こ
の時Ａ−Ｄ変換精度は主として上位ビットの成分数（フ
ルラダー成分）が多ければ多いほど良くなることは周知
の事実である。しかしながらこの成分数を増加させると
抵抗ラダー回路の面積が増加するという問題点があっ
た。また従来例で説明したようにＡ−Ｄ変換特性を１／
２シフトさせるためにマルチプレクサに導入する抵抗ラ
ダー回路の各ノード間を２個の抵抗素子で構成してお
り、半導体集積回路において、これはパターン的な無駄
が生じるという問題点があった。
【００１７】この発明は上記のような問題点を解決する
ためになされたもので、抵抗ラダー回路を構成する抵抗
素子の数を増加させることなくＡ−Ｄ変換精度を向上さ
せることができるＡ−Ｄ変換回路を提供することを目的
とする。
ためになされたもので、抵抗ラダー回路を構成する抵抗
素子の数を増加させることなくＡ−Ｄ変換精度を向上さ
せることができるＡ−Ｄ変換回路を提供することを目的
とする。
【００１８】
【課題を解決するための手段】この発明に係るＡ−Ｄ変
換回路は、Ｎ＋ＭビットのＡ−Ｄ変換を行うに際して抵
抗ラダー回路１内の２N個の抵抗素子における２N個の接
続点からの分割電圧を選択する第１のマルチプレクサ２
と、２個毎（１つおき）の接続点からの分割電圧を選択
する第２のマルチプレクサ３とを備え、アナログ入力電
圧と第１のマルチプレクサ２の出力とを各々スイッチン
グ素子（ゲート１４，１５）を介して共通接続を行った
後、コンデンサ１８を介して比較手段２２ａの入力端に
接続し、第２のマルチプレクサ３の出力と抵抗ラダー回
路１内の接続点のうちある固定した接続点の出力電圧と
を各々スイッチング素子（ゲート１４，１６）を介して
共通接続を行った後、１／２M+1 の重み付きコンデンサ
１９を介して比較手段２２ａの入力端に接続し、比較手
段２２ａにより両者の大小比較を行うことにより、Ａ−
Ｄ変換を行うものである。
換回路は、Ｎ＋ＭビットのＡ−Ｄ変換を行うに際して抵
抗ラダー回路１内の２N個の抵抗素子における２N個の接
続点からの分割電圧を選択する第１のマルチプレクサ２
と、２個毎（１つおき）の接続点からの分割電圧を選択
する第２のマルチプレクサ３とを備え、アナログ入力電
圧と第１のマルチプレクサ２の出力とを各々スイッチン
グ素子（ゲート１４，１５）を介して共通接続を行った
後、コンデンサ１８を介して比較手段２２ａの入力端に
接続し、第２のマルチプレクサ３の出力と抵抗ラダー回
路１内の接続点のうちある固定した接続点の出力電圧と
を各々スイッチング素子（ゲート１４，１６）を介して
共通接続を行った後、１／２M+1 の重み付きコンデンサ
１９を介して比較手段２２ａの入力端に接続し、比較手
段２２ａにより両者の大小比較を行うことにより、Ａ−
Ｄ変換を行うものである。
【００１９】
【作用】抵抗ラダー回路１における２N 個の接続点の分
割電圧を入力しその１つを選択する第１のマルチプレク
サ２の出力電圧とアナログ入力電圧は、各スイッチング
素子（ゲート１５，１４）及びコンデンサ１８を介して
比較手段２２ａに入力される。また抵抗ラダー回路１に
おける２N 個の分割電圧を入力しその１つを選択する第
２のマルチプレクサ３の出力電圧と抵抗ラダー回路１に
おける固定した接続点の出力電圧とは各スイッチング素
子（ゲート１７，１６）及びコンデンサ１９を介して比
較手段２２ａに入力される。これにより比較手段２２ａ
はＮ＋ＭビットのＡ−Ｄ変換を行う。
割電圧を入力しその１つを選択する第１のマルチプレク
サ２の出力電圧とアナログ入力電圧は、各スイッチング
素子（ゲート１５，１４）及びコンデンサ１８を介して
比較手段２２ａに入力される。また抵抗ラダー回路１に
おける２N 個の分割電圧を入力しその１つを選択する第
２のマルチプレクサ３の出力電圧と抵抗ラダー回路１に
おける固定した接続点の出力電圧とは各スイッチング素
子（ゲート１７，１６）及びコンデンサ１９を介して比
較手段２２ａに入力される。これにより比較手段２２ａ
はＮ＋ＭビットのＡ−Ｄ変換を行う。
【００２０】
【実施例】図１はこの発明の一実施例に係る８ビット分
解能の逐次比較型Ａ−Ｄ変換回路の回路構成図である。
図１において、１は同じ抵抗値を持つ抵抗素子が２N 個
（この場合３２個）直列接続された抵抗ラダー回路、ｒ
１〜ｒ３２は抵抗ラダー回路１を構成する抵抗素子、ｎ
０〜ｎ３１は抵抗ラダー回路１におけるノード（接続
点）、２はノードｎ０〜ｎ３１のうちの１つのノードの
電圧を上位Ｎビット（この場合上位５ビット）のデコー
ド信号に基づいて選択する第１のマルチプレクサ、３は
抵抗ラダー回路１におけるノードｎ０〜ｎ３１のうちの
２個毎（１つおき）のノードから１つのノードの電圧を
下位Ｍビット（この場合下位３ビット）のデコード信号
に基づいて選択する第２のマルチプレクサである。４は
スイッチング素子としてのゲート１４〜１７とコンデン
サ１８，１９と比較手段２２ａを備えた容量ラダー回
路、５は比較手段２２ａの出力を増幅するチョッパアン
プ回路、６は比較手段２２ａの出力に基づいて上位５ビ
ットのデコード信号及び下位３ビットのデコード信号を
出力する制御回路、７，８はそれぞれ第１，第２のマル
チプレクサ２，３に入力されるデコード信号、９はＶｒ
ｅｆ電圧を供給する入力端子、１０はアナログ入力電圧
を供給する入力端子、１１，１２はそれぞれ第１，第２
のマルチプレクサ２，３の出力電圧、１３は抵抗ラダー
回路１のノードｎ１における電圧、２０〜２２はノー
ド、２３はチョッパアンプ回路出力、２４はゲート１４
〜１７を制御する制御信号、２５はチョッパアンプ回路
５を制御する制御信号、２６はインバータ回路、２７は
チョッパアンプ回路５の帰還用ゲートである。
解能の逐次比較型Ａ−Ｄ変換回路の回路構成図である。
図１において、１は同じ抵抗値を持つ抵抗素子が２N 個
（この場合３２個）直列接続された抵抗ラダー回路、ｒ
１〜ｒ３２は抵抗ラダー回路１を構成する抵抗素子、ｎ
０〜ｎ３１は抵抗ラダー回路１におけるノード（接続
点）、２はノードｎ０〜ｎ３１のうちの１つのノードの
電圧を上位Ｎビット（この場合上位５ビット）のデコー
ド信号に基づいて選択する第１のマルチプレクサ、３は
抵抗ラダー回路１におけるノードｎ０〜ｎ３１のうちの
２個毎（１つおき）のノードから１つのノードの電圧を
下位Ｍビット（この場合下位３ビット）のデコード信号
に基づいて選択する第２のマルチプレクサである。４は
スイッチング素子としてのゲート１４〜１７とコンデン
サ１８，１９と比較手段２２ａを備えた容量ラダー回
路、５は比較手段２２ａの出力を増幅するチョッパアン
プ回路、６は比較手段２２ａの出力に基づいて上位５ビ
ットのデコード信号及び下位３ビットのデコード信号を
出力する制御回路、７，８はそれぞれ第１，第２のマル
チプレクサ２，３に入力されるデコード信号、９はＶｒ
ｅｆ電圧を供給する入力端子、１０はアナログ入力電圧
を供給する入力端子、１１，１２はそれぞれ第１，第２
のマルチプレクサ２，３の出力電圧、１３は抵抗ラダー
回路１のノードｎ１における電圧、２０〜２２はノー
ド、２３はチョッパアンプ回路出力、２４はゲート１４
〜１７を制御する制御信号、２５はチョッパアンプ回路
５を制御する制御信号、２６はインバータ回路、２７は
チョッパアンプ回路５の帰還用ゲートである。
【００２１】抵抗素子ｒ１〜ｒ３２はその順にＧＮＤか
ら直列に接続している。抵抗素子ｒ３２の終端には端子
９があり、この端子９にはＶｒｅｆ電圧が供給されてい
る。ｎ０〜ｎ３１はＧＮＤからその順にそれぞれｒ１〜
ｒ３１のノードを表している。ノードｎ０〜ｎ３１から
の電圧はマルチプレクサ２に入力されている。ノードｎ
０〜ｎ１４の偶数番号のノードからの電圧をマルチプレ
クサ３に入力している。マルチプレクサ２の出力１１と
端子１０に供給しているアナログ入力電圧はそれぞれゲ
ート１５，１４を介してノード２０に共通接続されてい
る。抵抗ラダー回路１のノードｎ１の電圧１３とマルチ
プレクサ３の出力１２はそれぞれゲート１６，１７を介
してノード２１に共通接続されている。コンデンサ１８
の各端子はノード２０とノード２２に接続されている。
コンデンサ１９の各端子はノード２１とノード２２に接
続されている。ノード２２（比較手段２２ａ）の電圧は
チョッパアンプ回路５に入力されチョッパアンプ回路５
の出力２３は制御回路６に入力されている。デコード信
号７，８は制御回路６の出力であり、それぞれマルチプ
レクサ２，３に入力されている。
ら直列に接続している。抵抗素子ｒ３２の終端には端子
９があり、この端子９にはＶｒｅｆ電圧が供給されてい
る。ｎ０〜ｎ３１はＧＮＤからその順にそれぞれｒ１〜
ｒ３１のノードを表している。ノードｎ０〜ｎ３１から
の電圧はマルチプレクサ２に入力されている。ノードｎ
０〜ｎ１４の偶数番号のノードからの電圧をマルチプレ
クサ３に入力している。マルチプレクサ２の出力１１と
端子１０に供給しているアナログ入力電圧はそれぞれゲ
ート１５，１４を介してノード２０に共通接続されてい
る。抵抗ラダー回路１のノードｎ１の電圧１３とマルチ
プレクサ３の出力１２はそれぞれゲート１６，１７を介
してノード２１に共通接続されている。コンデンサ１８
の各端子はノード２０とノード２２に接続されている。
コンデンサ１９の各端子はノード２１とノード２２に接
続されている。ノード２２（比較手段２２ａ）の電圧は
チョッパアンプ回路５に入力されチョッパアンプ回路５
の出力２３は制御回路６に入力されている。デコード信
号７，８は制御回路６の出力であり、それぞれマルチプ
レクサ２，３に入力されている。
【００２２】デコード信号７はマルチプレクサ２におい
てノードｎ０〜ｎ３１の３２通りの電圧をデコードする
ための５ビットのデコード信号（Ａ７〜Ａ３）である。
デコード信号８はマルチプレクサ３においてノードｎ
０，ｎ２，ｎ４，・・・，ｎ１４の８通りの電圧をデコ
ードするための３ビットのデコード信号（Ａ２〜Ａ０）
である。コンデンサ１９は１／２M+1 の重み付きで、こ
の例の場合Ｍ＝３であるので、コンデンサ１８とコンデ
ンサ１９の容量はそれぞれ１６ＣとＣとなる。またｒ１
〜ｒ３２は全て同じ抵抗値である。
てノードｎ０〜ｎ３１の３２通りの電圧をデコードする
ための５ビットのデコード信号（Ａ７〜Ａ３）である。
デコード信号８はマルチプレクサ３においてノードｎ
０，ｎ２，ｎ４，・・・，ｎ１４の８通りの電圧をデコ
ードするための３ビットのデコード信号（Ａ２〜Ａ０）
である。コンデンサ１９は１／２M+1 の重み付きで、こ
の例の場合Ｍ＝３であるので、コンデンサ１８とコンデ
ンサ１９の容量はそれぞれ１６ＣとＣとなる。またｒ１
〜ｒ３２は全て同じ抵抗値である。
【００２３】図２は図１で示した８ビット逐次比較型Ａ
−Ｄ変換回路の動作を示すためのタイミング図である。
図２において制御信号２４は図１における制御信号２４
である。ｂ７，ｂ６，ｂ５，・・・はアナログ入力電圧
をＡ−Ｄ変換した時の上位ビットからの変換結果、Ｄ７
〜Ｄ５はそれぞれ逐次比較により上位ビットより変換さ
れるｂ７，ｂ６，ｂ５，・・・の比較サイクルにおいて
マルチプレクサ２，３に送られるデコード信号７，８
（Ａ７〜Ａ０）である。
−Ｄ変換回路の動作を示すためのタイミング図である。
図２において制御信号２４は図１における制御信号２４
である。ｂ７，ｂ６，ｂ５，・・・はアナログ入力電圧
をＡ−Ｄ変換した時の上位ビットからの変換結果、Ｄ７
〜Ｄ５はそれぞれ逐次比較により上位ビットより変換さ
れるｂ７，ｂ６，ｂ５，・・・の比較サイクルにおいて
マルチプレクサ２，３に送られるデコード信号７，８
（Ａ７〜Ａ０）である。
【００２４】次に図２の動作について説明する。制御信
号２４の１サイクルがＡ−Ｄ変換値の各ビットの比較サ
イクルである。ｂ７の比較サイクルにおけるデコード信
号Ｄ７はＡ７，Ａ６，・・・，Ａ０＝１，０，０，０，
０，０，０，０である。ｂ７の比較サイクルが終了する
とｂ７の変換値が決定する。このｂ７の値によってｂ６
の比較サイクルにおけるデコード信号Ｄ６が決まる（Ａ
７，Ａ６，・・・，Ａ０＝ｂ７，０，０，０，０，０，
０，０）。同様にしてデコード信号Ｄ５はＡ７，Ａ６，
・・・，Ａ０＝ｂ７，ｂ６，０，０，０，０，０，０と
なる。これを順次続けることでｂ７〜ｂ０の変換値を得
る。この手順は逐次比較による一般的なＡ−Ｄ変換方式
である。
号２４の１サイクルがＡ−Ｄ変換値の各ビットの比較サ
イクルである。ｂ７の比較サイクルにおけるデコード信
号Ｄ７はＡ７，Ａ６，・・・，Ａ０＝１，０，０，０，
０，０，０，０である。ｂ７の比較サイクルが終了する
とｂ７の変換値が決定する。このｂ７の値によってｂ６
の比較サイクルにおけるデコード信号Ｄ６が決まる（Ａ
７，Ａ６，・・・，Ａ０＝ｂ７，０，０，０，０，０，
０，０）。同様にしてデコード信号Ｄ５はＡ７，Ａ６，
・・・，Ａ０＝ｂ７，ｂ６，０，０，０，０，０，０と
なる。これを順次続けることでｂ７〜ｂ０の変換値を得
る。この手順は逐次比較による一般的なＡ−Ｄ変換方式
である。
【００２５】次に図１の動作について説明する。Ａ−Ｄ
変換を開始すると最初にｂ７の比較サイクルに入る。制
御信号２４が「Ｈ」になることにより、ゲート１４，１
６が開き、ゲート１５，１７が閉じられる。この時ノー
ド２０，２１の電位はそれぞれアナログ入力電圧Ｖｉ
ｎ，Ｖｒｅｆ／３２となる。この制御信号２４が「Ｈ」
となる期間に制御信号２５も「Ｈ」となりチョッパアン
プ回路５内の帰還用ゲート２７が導通し、ノード２２の
電位はバイアス電圧ＶＢに固定される。この時、コンデ
ンサ１８には Ｑ１＝１６Ｃ×（Ｖｉｎ−ＶＢ） コンデンサ１９には Ｑ２＝Ｃ×（Ｖｒｅｆ／３２−ＶＢ） の電荷が充電される。コンデンサ１８，１９の合計の電
荷量は Ｑ＝Ｑ１＋Ｑ２となる。
変換を開始すると最初にｂ７の比較サイクルに入る。制
御信号２４が「Ｈ」になることにより、ゲート１４，１
６が開き、ゲート１５，１７が閉じられる。この時ノー
ド２０，２１の電位はそれぞれアナログ入力電圧Ｖｉ
ｎ，Ｖｒｅｆ／３２となる。この制御信号２４が「Ｈ」
となる期間に制御信号２５も「Ｈ」となりチョッパアン
プ回路５内の帰還用ゲート２７が導通し、ノード２２の
電位はバイアス電圧ＶＢに固定される。この時、コンデ
ンサ１８には Ｑ１＝１６Ｃ×（Ｖｉｎ−ＶＢ） コンデンサ１９には Ｑ２＝Ｃ×（Ｖｒｅｆ／３２−ＶＢ） の電荷が充電される。コンデンサ１８，１９の合計の電
荷量は Ｑ＝Ｑ１＋Ｑ２となる。
【００２６】次に制御信号２４が「Ｈ」から「Ｌ」に変
化したとき、ゲート１４，１６は閉じ、ゲート１５，１
７が開かれる。この時ノード２０，２１の電位はそれぞ
れマルチプレクサ２，３の出力電圧となる。ｂ７の変換
サイクルにおいてマルチプレクサ２に入力されるデコー
ド信号７はＡ７，Ａ６，・・・，Ａ３＝１，０，０，
０，０となり、マルチプレクサ２の出力は１００００
（２進）＝１６の値に相当する番号のノードすなわちノ
ードｎ１６の電圧（（Ｖｒｅｆ／３２）×１６＝Ｖｒｅ
ｆ／２）となる。次にマルチプレクサ３に入力されるデ
コード信号８はＡ２，Ａ１，Ａ０＝０，０，０となり、
マルチプレクサ３の出力は０００（２進）の２倍の番号
に相当するノード（マルチプレクサ３に入力するノード
が一つ置きのため）すなわちノードｎ０の電圧（０Ｖ）
となる。
化したとき、ゲート１４，１６は閉じ、ゲート１５，１
７が開かれる。この時ノード２０，２１の電位はそれぞ
れマルチプレクサ２，３の出力電圧となる。ｂ７の変換
サイクルにおいてマルチプレクサ２に入力されるデコー
ド信号７はＡ７，Ａ６，・・・，Ａ３＝１，０，０，
０，０となり、マルチプレクサ２の出力は１００００
（２進）＝１６の値に相当する番号のノードすなわちノ
ードｎ１６の電圧（（Ｖｒｅｆ／３２）×１６＝Ｖｒｅ
ｆ／２）となる。次にマルチプレクサ３に入力されるデ
コード信号８はＡ２，Ａ１，Ａ０＝０，０，０となり、
マルチプレクサ３の出力は０００（２進）の２倍の番号
に相当するノード（マルチプレクサ３に入力するノード
が一つ置きのため）すなわちノードｎ０の電圧（０Ｖ）
となる。
【００２７】制御信号２４が「Ｌ」のとき制御信号２５
が「Ｌ」となるので、帰還用ゲート２７は非導通となり
ノード２２はフローティング状態となる。この時のノー
ド２２の電位をＶＢＤとすると、コンデンサ１８には Ｑ１Ｄ＝１６Ｃ×（Ｖｒｅｆ／２−ＶＢＤ） コンデンサ１９には Ｑ２Ｄ＝Ｃ×（０−ＶＢＤ） の電荷が充電される。コンデンサ１８，１９の合計の電
荷量は ＱＤ＝Ｑ１Ｄ＋Ｑ２Ｄとなる。
が「Ｌ」となるので、帰還用ゲート２７は非導通となり
ノード２２はフローティング状態となる。この時のノー
ド２２の電位をＶＢＤとすると、コンデンサ１８には Ｑ１Ｄ＝１６Ｃ×（Ｖｒｅｆ／２−ＶＢＤ） コンデンサ１９には Ｑ２Ｄ＝Ｃ×（０−ＶＢＤ） の電荷が充電される。コンデンサ１８，１９の合計の電
荷量は ＱＤ＝Ｑ１Ｄ＋Ｑ２Ｄとなる。
【００２８】制御信号２４が「Ｈ」から「Ｌ」に変化し
てもノード２２はフローティングなので電荷の出入りは
なく、Ｑ＝ＱＤとなる。すなわちノード２２の電位変化
量は、 ＶＢＤ−ＶＢ＝１／１７｛Ｖｉｎ−（Ｖｒｅｆ／２）−
（Ｖｒｅｆ／５１２）｝となる。すなわち比較手段２２
ａにおいて入力端子１０からのアナログ入力電圧Ｖｉｎ
と参照電圧（Ｖｒｅｆ／２−Ｖｒｅｆ／５１２）との電
圧比較が行われる。チョッパアンプ回路５の出力２３に
その判定結果が出力され、ｂ７の変換値が決まる。制御
回路６が出力２３を元に次のｂ６の比較サイクルにおけ
るデコード信号を決定する。
てもノード２２はフローティングなので電荷の出入りは
なく、Ｑ＝ＱＤとなる。すなわちノード２２の電位変化
量は、 ＶＢＤ−ＶＢ＝１／１７｛Ｖｉｎ−（Ｖｒｅｆ／２）−
（Ｖｒｅｆ／５１２）｝となる。すなわち比較手段２２
ａにおいて入力端子１０からのアナログ入力電圧Ｖｉｎ
と参照電圧（Ｖｒｅｆ／２−Ｖｒｅｆ／５１２）との電
圧比較が行われる。チョッパアンプ回路５の出力２３に
その判定結果が出力され、ｂ７の変換値が決まる。制御
回路６が出力２３を元に次のｂ６の比較サイクルにおけ
るデコード信号を決定する。
【００２９】デコード信号Ａ７〜Ａ０に対して各比較サ
イクルにおけるノード２２の電位変化量は、
イクルにおけるノード２２の電位変化量は、
【００３０】
【数２】
【００３１】となる。ｂ７〜ｂ０の比較サイクルを各ビ
ット毎に行いｂ０の比較サイクルを終了してＡ−Ｄ変換
動作を終了する。これによりアナログ入力電圧Ｖｉｎの
Ａ−Ｄ変換値ｂ７〜ｂ０が確定する。
ット毎に行いｂ０の比較サイクルを終了してＡ−Ｄ変換
動作を終了する。これによりアナログ入力電圧Ｖｉｎの
Ａ−Ｄ変換値ｂ７〜ｂ０が確定する。
【００３２】この方法では８ビットＡ−Ｄ変換を行うに
あたって、コンデンサ１８に５ビットの上位ビット成分
を受け持たせ、コンデンサ１９に３ビットの下位ビット
成分を受け持たせている。すなわちフルラダー成分は５
ビットとなる。
あたって、コンデンサ１８に５ビットの上位ビット成分
を受け持たせ、コンデンサ１９に３ビットの下位ビット
成分を受け持たせている。すなわちフルラダー成分は５
ビットとなる。
【００３３】
【発明の効果】以上のように本発明によれば、抵抗ラダ
ー回路における２N 個の直列接続された抵抗素子の接続
点のうち第２のマルチプレクサに入力するＭ個の接続点
を、２N 個の接続点から２個毎に取り出し第２のマルチ
プレクサの入力端に接続するように構成したので、抵抗
ラダー回路における各接続点を無駄がないように利用で
き、これにより上位ビット成分を１ビット増すことが可
能となり、したがって抵抗ラダー回路の抵抗素子数を増
やすことなくＡ−Ｄ変換精度の向上を図れるという効果
が得られる。
ー回路における２N 個の直列接続された抵抗素子の接続
点のうち第２のマルチプレクサに入力するＭ個の接続点
を、２N 個の接続点から２個毎に取り出し第２のマルチ
プレクサの入力端に接続するように構成したので、抵抗
ラダー回路における各接続点を無駄がないように利用で
き、これにより上位ビット成分を１ビット増すことが可
能となり、したがって抵抗ラダー回路の抵抗素子数を増
やすことなくＡ−Ｄ変換精度の向上を図れるという効果
が得られる。
【図１】この発明の一実施例に係るＡ−Ｄ変換回路の回
路構成図である。
路構成図である。
【図２】この実施例において逐次比較によるＡ−Ｄ変換
動作を説明するためのタイミング図である。
動作を説明するためのタイミング図である。
【図３】量子化誤差を説明するためのＡ−Ｄ変換特性図
である。
である。
【図４】従来のＡ−Ｄ変換回路の回路構成図である。
１ 抵抗ラダー回路 ２ 第１のマルチプレクサ ３ 第２のマルチプレクサ ６ 制御回路 １４〜１７ ゲート（スイッチング素子） １８，１９ コンデンサ ２２ａ 比較手段 ｒ１〜ｒ３２ 抵抗素子 ｎ０〜ｎ３１ ノード（接続点）
Claims (1)
- 【請求項１】 同じ抵抗値を持つ抵抗素子が２N 個直列
接続された抵抗ラダー回路と、この抵抗ラダー回路にお
ける２N 個の抵抗素子の各接続点のうちの１つの接続点
の電圧を上位Ｎビットのデコード信号に基づいて選択す
る第１のマルチプレクサと、上記抵抗ラダー回路におけ
る２M個の抵抗素子の各接続点のうちの１つの接続点の
電圧を下位Ｍビットのデコード信号に基づいて選択する
第２のマルチプレクサと、比較されるべきアナログ入力
電圧と上記第１，第２のマルチプレクサの出力に基づい
て得られた参照電圧とを比較してデジタル信号を出力す
る比較手段と、この比較手段の出力に基づいて上記上位
Ｎビットのデコード信号及び上記下位Ｍビットのデコー
ド信号を出力する制御回路とを備え、上記アナログ入力
電圧と上記第１のマルチプレクサの出力を、各々スイッ
チング素子を介して共通接続した後、第１の所定数の重
み付きコンデンサを介して上記比較手段の入力端に接続
し、上記第２のマルチプレクサの出力と上記抵抗ラダー
回路の抵抗素子の接続点のうちのある固定した接続点の
出力電圧を、各々スイッチング素子を介して共通接続し
た後、第２の所定数の重み付きコンデンサを介して上記
比較手段の入力端に接続することにより、Ｎ＋Ｍビット
の逐次比較による上記アナログ入力電圧のアナログ−デ
ジタル変換を行うアナログ−デジタル変換回路におい
て、上記抵抗ラダー回路における２N個の直列接続され
た抵抗素子の接続点のうち上記第２のマルチプレクサに
入力するＭ個の接続点を、２N 個の接続点から２個毎に
取り出し上記第２のマルチプレクサの入力端に接続する
ことを特徴とするアナログ−デジタル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31853891A JP2721450B2 (ja) | 1991-11-06 | 1991-11-06 | アナログ−デジタル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31853891A JP2721450B2 (ja) | 1991-11-06 | 1991-11-06 | アナログ−デジタル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05129953A JPH05129953A (ja) | 1993-05-25 |
| JP2721450B2 true JP2721450B2 (ja) | 1998-03-04 |
Family
ID=18100245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31853891A Expired - Lifetime JP2721450B2 (ja) | 1991-11-06 | 1991-11-06 | アナログ−デジタル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2721450B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3819986B2 (ja) * | 1997-02-24 | 2006-09-13 | 株式会社ルネサステクノロジ | アナログ／ディジタル変換器制御方法 |
| KR100502402B1 (ko) * | 1997-09-04 | 2005-10-12 | 삼성전자주식회사 | 축차비교형아날로그-디지탈변환회로 |
-
1991
- 1991-11-06 JP JP31853891A patent/JP2721450B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05129953A (ja) | 1993-05-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6686865B2 (en) | High resolution, high speed, low power switched capacitor analog to digital converter | |
| US7928871B2 (en) | Successive approximation A/D converter | |
| JP5440758B2 (ja) | Ａ／ｄ変換回路、電子機器及びａ／ｄ変換方法 | |
| TWI482438B (zh) | 連續漸進式數位類比轉換器及其方法 | |
| US5426431A (en) | Analog/digital converter | |
| US5225837A (en) | A/D converter | |
| US5184130A (en) | Multi-stage A/D converter | |
| US4994808A (en) | Pipelined analog to digital converter with summing and comparator functions occurring in parallel for each bit | |
| US5210537A (en) | Multi-stage A/D converter | |
| JPS5871726A (ja) | アナログ−デジタル変換器 | |
| JPS6161578B2 (ja) | ||
| JP3857450B2 (ja) | 逐次比較型アナログ・ディジタル変換回路 | |
| US5581255A (en) | Embedded subranging analog to digital converter | |
| KR20110072203A (ko) | 오프셋 전압 보정 기능을 가지는 아날로그-디지털 변환기 | |
| JPH01136421A (ja) | 誤り補正を改良したサブレンジングａ／ｄコンバータ | |
| US6590518B1 (en) | Apparatus and method for an improved subranging ADC architecture using ladder-flip bussing | |
| JP4684028B2 (ja) | パイプラインａ／ｄ変換器 | |
| US5173698A (en) | Flash analog-to-digital converter with integrating input stage | |
| Redfern et al. | A monolithic charge-balancing successive approximation A/D technique | |
| JP2721450B2 (ja) | アナログ−デジタル変換回路 | |
| JPS6230539B2 (ja) | ||
| KR100696945B1 (ko) | 아날로그 디지털 변환기의 단위 블록을 재사용하여고해상도를 구현하는 축차근사형 아날로그 디지털 변환 장치 | |
| JPH0983369A (ja) | 抵抗ストリング型ｄ／ａ変換器、および直並列型ａ／ｄ変換器 | |
| JP4884518B2 (ja) | アナログ−デジタル変換器 | |
| JP2001127634A (ja) | ディジタル・アナログ変換器 |