JP4560205B2 - Ａ／ｄ変換器及びそれを用いた固体撮像装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、アナログ入力信号をデジタル信号に変換するＡ／Ｄ変換器及びそれを用いた固体撮像装置に関するものである。
【０００２】
【従来の技術】
図１３は従来例のＡ／Ｄ変換器を示すブロック図である。図１３においてはカウンタ１、Ｄ／Ａ変換器２がランプ波形発生器として用いられ、比較器３でアナログ入力信号とＤ／Ａ変換器２の出力信号を比較することにより、アナログ入力のＡ／Ｄ変換を行うＡ／Ｄ変換器の例である。例えば、カウンタ１には基本クロックが入力されており、カウンタ１は０からカウントアップしていく。それに伴いＤ／Ａ変換器２の出力も増加し、あるところで比較器３に入力されているアナログ入力と等しくなって、比較器３の出力が反転する。比較器３の出力はカウンタ１の動作を制御し、比較器３の出力が反転したところでカウンタ１の動作が停止し、そのデジタル出力がアナログ入力信号に応じたデジタル値になることでＡ／Ｄ変換を行う。
【０００３】
図１４は図１３のＡ／Ｄ変換器をセンサ出力のＡ／Ｄ変換に用いた固体撮像装置の例を示す図である。カウンタ１、Ｄ／Ａ変換器２、比較器３、発振器４によってＡ／Ｄ変換器が構成され、各垂直信号線６毎にこのＡ／Ｄ変換器が接続されている。センサはセンサセル５がｎ行ｍ列に配列された２次元センサの構成で、各垂直信号線毎に備えられたＡ／Ｄ変換器に各垂直信号線に接続されたセンサ出力が垂直シフトレジスタ７により転送される。発振器４からのクロックを受けたカウンタ１は、例えば、０からカウント動作を行い、そのデジタル出力を受けたＤ／Ａ変換器２の出力は、その一方の入力が各垂直信号線６に接続された比較器３のもう一方の入力に接続されているので、カウンタ１のカウントアップに伴いアナログ出力電圧は上昇し、センサ出力に等しくなったところで比較器３の出力が反転し、その時のカウンタ１のデジタル値を保存するようにレジスタ８を駆動する。各レジスタ８に保存されたデジタル値は、各センサのＡ／Ｄ変換結果であり、端子９からそのデジタル値が出力される。
【０００４】
【発明が解決しようとする課題】
この従来のＡ／Ｄ変換器においては、Ｄ／Ａ変換器の出力のセトリング時間がカウンタの１カウント分の動作に最低限必要な時間より通常長くなってしまう。そのため、比較器３での比較動作に必要な時間もそれに伴ない長くなり、Ａ／Ｄ変換器における変換速度はＤ／Ａ変換器が制限することになり、変換速度の向上が難しいという問題があった。図１５はカウンタ１に入力されるクロックと、それに伴ない出力電圧が変化するＤ／Ａ変換器２の出力を示している。クロックの周期のミニマム値はＤ／Ａ変換器２のセトリング時間で制限されることがこの図１５から分かる。
【０００５】
また、Ｄ／Ａ変換器２のセトリング時間ぎりぎりまでカウンタ１のクロック周波数を増加させると、デジタル回路であるカウンタ１の発するスイッチングノイズの影響を受け易くなり、Ｄ／Ａ変換器２の出力とアナログ入力信号との差が小さい場合、そのスイッチングノイズによって比較器３が誤動作を起こす可能性が高くなるという問題もあった。特に、図１４のようなセンサに用いる場合は、センサにレジスタやカウンタ等のスイッチングノイズを発生するデジタル回路が近接して配置されることが多く、そのノイズの影響をセンサが受け、Ｓ／Ｎ比が悪化してしまうという問題があった。
【０００６】
本発明は、上記従来の問題点に鑑みなされたもので、その目的は、Ａ／Ｄ変換精度を保ちつつＡ／Ｄ変換速度を向上することが可能なＡ／Ｄ変換器及びそれを用いた固体撮像装置を提供することにある。
【０００７】
【課題を解決するための手段】
本発明に係るＡ／Ｄ変換器は、クロック信号をカウントするカウンタと、前記カウンタの出力をアナログ信号に変換するＤ／Ａ変換器と、アナログ入力信号と前記Ｄ／Ａ変換器の出力信号を比較し、その出力によって前記カウンタを制御する比較器とを含み、前記アナログ入力信号と前記Ｄ／Ａ変換器の出力信号が等しくなった時に前記カウンタの出力値を前記アナログ入力信号に応じたデジタル信号として出力するＡ／Ｄ変換器において、前記比較器から出力される、前記アナログ入力信号と前記Ｄ／Ａ変換器の出力信号との差信号の減少に応じて、前記クロック信号の周波数を、当該クロック信号を分周する分周器の分周率を制御することにより減少させる周波数制御手段を備えたことを特徴とする。
【０００８】
また、本発明に係るＡ／Ｄ変換器は、クロック信号をカウントするカウンタと、前記カウンタの出力をアナログ信号に変換するＤ／Ａ変換器と、アナログ入力信号と前記Ｄ／Ａ変換器の出力信号を比較し、その出力によって前記カウンタを制御する比較器とを含み、前記アナログ入力信号と前記Ｄ／Ａ変換器の出力信号が等しくなった時に前記カウンタの出力値を前記アナログ入力信号に応じたデジタル信号として出力するＡ／Ｄ変換器において、前記Ｄ／Ａ変換器は出力増幅器を含み、前記比較器から出力される、前記アナログ入力信号と前記Ｄ／Ａ変換器の出力信号との差信号の減少に応じて前記出力増幅器のバイアス電流を減少させることを特徴とする。
【０００９】
また、本発明に係るＡ／Ｄ変換器は、クロック信号をカウントするカウンタと、前記カウンタの出力をアナログ信号に変換するＤ／Ａ変換器と、アナログ入力信号と前記Ｄ／Ａ変換器の出力信号を比較し、その出力によって前記カウンタを制御する比較器とを含み、前記アナログ入力信号と前記Ｄ／Ａ変換器の出力信号が等しくなった時に前記カウンタの出力値を前記アナログ入力信号に応じたデジタル信号として出力するＡ／Ｄ変換器において、前記カウンタ又は前記クロック信号を発生するクロック発生器の出力インピーダンスを、前記比較器から出力される、前記アナログ入力信号と前記Ｄ／Ａ変換器の出力信号との差信号の減少に応じて増大させることを特徴とする。
【００１０】
本発明に係る固体撮像装置は、マトリクス状に配列されたセンサセルと、前記Ａ／Ｄ変換器とを有し、前記センサセルの出力が前記アナログ入力信号として前記比較器に与えられることを特徴とする。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は本発明のＡ／Ｄ変換器の第１の実施形態の構成を示すブロック図である。なお、図１では図１３の従来のＡ／Ｄ変換器と同一部分は同一符号を付している。図１において、１カウンタであり、発振器４からのクロック信号を受けてカウント動作を行う。このカウンタ１の出力はＤ／Ａ変換器２のデジタル入力端子に入力され、カウンタ１からのデジタル値に応じたアナログ出力を比較器３の一方の入力端子に出力する。
【００１２】
比較器３のもう一方の入力端子にはアナログ入力信号が入力され、このアナログ入力信号とＤ／Ａ変換器２の出力信号を比較し、その結果を出力１２としてカウンタ１に出力することで、カウンタ１のカウント動作を制御する。そして、アナログ入力信号とＤ／Ａ変換器２の出力信号が等しくなった時に比較器３の出力が反転し、それに応じてカウンタ２のカウント動作を停止させ、その時のカウンタ２の出力値をアナログ入力信号に応じたデジタル信号として出力することでＡ／Ｄ変換を行う。
【００１３】
また、比較器３はもう一つの出力信号１０を出力する。即ち、アナログ入力信号とＤ／Ａ変換器２の出力信号との差の大きさを表わす差信号１０を発振器４、Ｄ／Ａ変換器２、カウンタ１に出力する。１１はＡ／Ｄ変換されたデジタルを出力する出力端子である。発振器４はこの比較器３からの差信号１０に応じて発振器４のクロック信号の周波数を制御するように構成されている。また、詳しく後述するようにＤ／Ａ変換器２は差信号１０の大きさでその出力のスルーレートやリンギングを左右するバイアス電流が制御され、カウンタ１は差信号１０の大きさで各ゲートに直列に挿入されたトランジスタのオン抵抗が制御され、ゲートの出力インピーダンスを制御することにより、そのスイッチングノイズの大きさが制御される。
【００１４】
図２は比較器３からの差信号１０に応じて発振器４のクロック周波数が変化している様子を示している。横軸は時間、縦軸はＤ／Ａ変換器２の出力である。時間ｔ１まではアナログ入力電圧ＶｉｎとＤ／Ａ変換器２の出力電圧との差が十分大きく、発振器４のクロック周波数はその設定可能な最大値になっており、Ｄ／Ａ変換器２のセトリング時間よりも短い周期になっている。時間ｔ１になるとＤ／Ａ変換器２の出力はＶ１に達し、アナログ入力Ｖｉｎとの差が小さくなったところで発振器４のクロック周期を長くし（この例では３倍としている）、Ｄ／Ａ変換器２のセトリング時間より大きな値として、比較器３での比較動作を精度よく行うことを可能としている。
【００１５】
ここで、発振器４としては、例えば、ＶＣＯ（電圧制御発振器）が用いられ、差信号１０に応じて発振器４のクロック信号の周波数を変化させることが可能である。また、図２では時間ｔ１でクロック周期を約３倍に長くしているが、差信号に応じてリニアにクロック周期を変化させてもよい。
【００１６】
図３はカウンタ１のロジック回路内のゲート回路を示すもので、特に比較器等の外来スイッチングノイズの影響を受けやすい回路に対し、スイッチングノイズを抑制するための回路である。ゲート回路（この例ではＭ２，Ｍ３で構成されるＣＭＯＳインバータ）にＭＯＳトランジスタＭ１，Ｍ４を挿入して、そのゲート電圧を制御することによりＣＭＯＳインバータの出力インピーダンスを制御し、スイッチングノイズを制御している。なお、図３の１５は高電位電源、１６はインバータ入力端子、１７は同出力端子、１８と１９は比較器３から出力される差信号の入力端子である。端子１８，１９には後述する図１０の比較器から差信号が入力される。
【００１７】
ここで、図２における時間ｔ１までのアナログ入力信号とＤ／Ａ変換器２の出力信号との差が大きい時は、端子１８の電圧はＧＮＤレベル、端子１９の電圧は高電位電源電圧付近にあり、トランジスタＭ１，Ｍ４はオンである。そのため、ＣＭＯＳインバータの出力インピーダンスは低く、高速駆動を可能にする設定を行う。また、図２の時間ｔ１に達したところで端子１８の電位は徐々に増加し、端子１９の電位は逆に減少するように設定することでインバータの出力インピーダンスは大きくなり、高速駆動ができなくなる一方、スイッチングノイズは小さくなる。このインバータの入力信号の関係を図４に示す。なお、図３の回路は発振器４を構成するロジック回路内の各ゲート回路に設けてもよい。
【００１８】
図５は典型的なＤ／Ａ変換器２の構成例を示す回路図である。Ｉ１〜Ｉｎはバイナリーの電流源、２１は定電圧源、２２は差動アンプ、２３はＩ１〜Ｉｎの電流を電圧に変換するための抵抗、２４はＤ／Ａ変換器の出力端子、２５は差動アンプ２２のバイアス電流を制御するための端子である。端子２５には比較器３の差信号１０が入力され、差動アンプ２２のバイアス電流は比較器３の差信号１０によって制御される。そして、電流源Ｉ１〜Ｉｎの電流をスイッチ２６で切り換え、その電流を抵抗２３で電圧に変換することでＤ／Ａ変換を行う。
【００１９】
図６は図５の差動アンプ２２の典型的な例を示す回路図である。Ｉ１，Ｉ２はバイアス電流源、Ｃ１は位相補償容量であるが、バイアス電流Ｉ１の値を変えることで図７に示すように差動アンプ２２の出力の過渡応答が変化する。即ち、バイアス電流を低くすればＡのようにリンギングのない緩やかな応答になり、大きくすればＢのようにリンギングは出るが速い応答になる。なお、図６においてＭ１〜Ｍ５はＭＯＳトランジスタである。
【００２０】
従って、図２の時間ｔ１まではアナログ入力信号とＤ／Ａ変換器２の出力信号との差が大きいので、Ｄ／Ａ変換器２の出力にリンギングが出ても問題はないため、比較器３の差信号に応じて図６のバイアス電流Ｉ１の電流を大きくし、応答を速くすることで図１のＡ／Ｄ変換速度を向上させている。また、図２の時間ｔ１以降はアナログ入力信号とＤ／Ａ変換器２の出力信号との差が小さいので、比較器３の差信号に応じてＤ／Ａ変換器２の出力にリンギングが出ないように図６のバイアス電流Ｉ１の電流を小さくするように制御している。
【００２１】
図８は図１の比較器３の構成例を示す回路である。３１は電源、３２は負極性入力端子、３３は正極性入力端子、３４は正極性差信号出力端子、３５は負極性差信号出力端子、３６は出力端子、Ｍ１〜Ｍ５はＰＭＯＳトランジスタ、Ｍ６，Ｍ７はＮＭＯＳトランジスタ、Ｉ１，Ｉ２はバイアス電流源である。入力端子３２と３３にはアナログ入力信号とＤ／Ａ変換器２からの出力信号が入力される。この時、入力端子３２の電位と入力端子３３との電位差の大きさによって、図９に示すように各出力端子３４，３５，３６の電位は変化する。出力端子３４，３５の差信号はカウンタ１の入力端子（図３）１８，１９に出力され、出力端子３６の出力信号はカウンタ１にオン、オフを制御する信号として出力される。また、比較器３の差信号（どちらか一方）はＤ／Ａ変換器２（図６）にバイアス電流を制御する信号として出力される。
【００２２】
図１０は本発明のＡ／Ｄ変換器の第２の実施形態を示すブロック図である。本実施形態では、図１の実施形態に更に分周器４０を追加し、発振器４の出力を分周してカウンタ１に入力している。本実施形態では、比較器３の差信号出力で直接発振器４のクロック周期を制御する代わりに、分周器４０の分周比を制御することで図１と同様の効果を得るものである。これは、発振器４として水晶等の高精度の発振器を用いる場合が多く、その出力クロックを直接制御することは難しいことがあるが、この場合には分周器４０の分周率を制御することによってクロック周波数を変えられるので実際的である。また、分周器４０のロジック回路に図３の回路を設けてもよい。
【００２３】
図１１は図１０のＡ／Ｄ変換器を用いた固体撮像装置の例を示すブロック図である。ここではｎ行ｍ列に２次元に配列されたエリアセンサを例にしているが、ラインセンサでもまったく同様の動作、効果が得られる。５はｎ×ｍにマトリクス状に配列されたセンサセル、７は垂直シフトレジスタ、４は発振器であり、その出力は分周器４０に供給されている。１はカウンタであり、分周器４０からのクロックを受けてカウント動作を行う。２はＤ／Ａ変換器であり、カウンタ１からのデジタル信号を受け、それに応じたアナログ信号を発生し、比較器３の一方の入力に供給する。
【００２４】
また、１０は図１０における比較器３の差信号１０と等しいもので、図１０と同様にＤ／Ａ変換器２、カウンタ１、分周器４０に出力される。図１０におけるアナログ入力信号の代わりにセンサ信号出力が比較器３に入力される以外は構成及び動作とも同様である。このように上記実施形態のＡ／Ｄ変換器を用いることにより、センサ出力のアナログ信号をＡ／Ｄ変換する際に、その変換速度、変換精度を同時に向上させることが可能である。なお、図１１の固体撮像装置では図１０のＡ／Ｄ変換器を用いた場合の例を示しているが、図１のＡ／Ｄ変換器を用いても良いことはもちろんである。
【００２５】
次に、図１１の固体撮像装置を用いた撮像システムについて説明する。図１２は図１１の固体撮像装置をスチルカメラに適用した場合の例を示すブロック図である。なお、図１１の固体撮像装置は図１０のＡ／Ｄ変換器を用いているが、図１のＡ／Ｄ変換器を用いた固体撮像装置であっても良い。図１２において、１０１はレンズのプロテクトとメインスイッチを兼ねるバリア、１０２は被写体の光学像を固体撮像素子１０４に結像させるレンズ、１０３はレンズ１０２を通った光量を可変するための絞り、１０４はレンズ１０２で結像された被写体を画像信号として取り込むための固体撮像素子である。固体撮像素子１０４としては、前述のように第１、第２の実施形態のＡ／Ｄ変換器を用いた固体撮像装置であり、例えば、図１１のものを用いるものとする。
【００２６】
１０５は固体撮像素子１０４から出力される画像データに各種の補正を行ったりデータを圧縮する信号処理部、１０６は固体撮像素子１０４や信号処理部１０５に各種タイミング信号を出力するタイミング発生部、１０７は各種演算とスチルビデオカメラ全体を制御する全体制御・演算部、１０８は画像データを一時的に記憶するためのメモリ部、１０９は記録媒体に記録または読み出しを行うためのインターフェース部、１１０は画像データの記録または読み出しを行うための半導体メモリ等の着脱可能な記録媒体、１１１は外部コンピュータ等と通信するためのインターフェース部である。
【００２７】
次に、図１２のスチルビデオカメラの撮影時の動作について説明する。バリア１０１がオープンされるとメイン電源がオンされ、次にコントロール系の電源がオンし、さらに、撮像系回路の電源がオンされる。それから、露光量を制御するために、全体制御・演算部１０７は絞り１０３を開放にし、固体撮像素子１０４から出力された信号は内部のＡ／Ｄ変換器で変換された後、信号処理部１０５に入力される。そのデータを基に露出の演算を全体制御・演算部１０７で行う。この測光を行った結果により明るさを判断し、その結果に応じて全体制御・演算部１０７は絞りを制御する。
【００２８】
次に、固体撮像素子１０４から出力された信号をもとに、高周波成分を取り出し被写体までの距離の演算を全体制御・演算部１０７で行う。その後、レンズを駆動して合焦か否かを判断し、合焦していないと判断したときは、再びレンズを駆動し測距を行う。そして、合焦が確認された後に本露光が始まる。露光が終了すると、固体撮像素子１０４から出力された画像信号は内部のＡ／Ｄ変換器でＡ／Ｄ変換され、信号処理部１０５を通り全体制御・演算１０７によりメモリ部１０８に書き込まれる。その後、メモリ部１０８に蓄積されたデータは全体制御・演算部１０７の制御により記録媒体制御Ｉ／Ｆ部１０９を通り半導体メモリ等の着脱可能な記録媒体１１０に記録される。また、外部Ｉ／Ｆ部１１１を通り直接コンピュータ等に入力して画像の加工を行ってもよい。
【００２９】
【発明の効果】
以上説明したように本発明によれば、アナログ入力信号とＤ／Ａ変換器の出力信号との差信号の減少に応じてクロック信号の周波数を減少させることにより、Ａ／Ｄ変換精度や変換速度を向上することができる。また、差信号の減少に応じてＤ／Ａ変換器の出力増幅器のバイアス電流を減少させることにより、リンギングの発生を抑えることができ、Ａ／Ｄ変換精度や変換速度を向上できる。更に、差信号の減少に応じてカウンタ又は分周器のゲート回路の出力インピーダンスを増大させることにより、スイッチングノイズの発生を抑制することができ、Ａ／Ｄ変換精度を向上できる。また、本発明のＡ／Ｄ変換器を固体撮像装置に用いることにより、更に、装置の性能を向上することができる。
【図面の簡単な説明】
【図１】本発明のＡ／Ｄ変換器の第１の実施形態を示すブロック図である。
【図２】図１のＡ／Ｄ変換器の比較器の差信号に応じて発振器のクロック周波数が変化する様子を示す図である。
【図３】カウンタのゲート回路を示す図である。
【図４】図３のゲート回路に対し比較器から入力される差信号を示す図である。
【図５】図１のＡ／Ｄ変換器に用いるＤ／Ａ変換器の例を示す回路図である。
【図６】図５のＤ／Ａ変換器に用いる差動アンプの例を示す回路図である。
【図７】図６の差動アンプのバイアス電流による過渡応答特性の変化を示す特性図である。
【図８】図１のＡ／Ｄ変換器に用いる比較器の例を示す図である。
【図９】図８の比較器の入力に対する出力変化を示す図である。
【図１０】本発明のＡ／Ｄ変換器の第２の実施形態を示す図である。
【図１１】図１０のＡ／Ｄ変換器を用いた固体撮像装置の例を示す図である。
【図１２】図１１の固体撮像装置を用いた撮像システムの例を示すブロック図である。
【図１３】従来例のＡ／Ｄ変換器を示す図である。
【図１４】図１３のＡ／Ｄ変換器を用いた固体撮像装置を示す図である。
【図１５】図１３のＡ／Ｄ変換器におけるカウンタのクロックとＤ／Ａ変換器の出力を示す図である。
【符号の説明】
１ カウンタ
２ Ｄ／Ａ変換器
３ 比較器
４ 発振器
５ センサセル
７ 垂直シフトレジスタ
２２ 差動アンプ
４０ 分周器
【発明の属する技術分野】
本発明は、アナログ入力信号をデジタル信号に変換するＡ／Ｄ変換器及びそれを用いた固体撮像装置に関するものである。
【０００２】
【従来の技術】
図１３は従来例のＡ／Ｄ変換器を示すブロック図である。図１３においてはカウンタ１、Ｄ／Ａ変換器２がランプ波形発生器として用いられ、比較器３でアナログ入力信号とＤ／Ａ変換器２の出力信号を比較することにより、アナログ入力のＡ／Ｄ変換を行うＡ／Ｄ変換器の例である。例えば、カウンタ１には基本クロックが入力されており、カウンタ１は０からカウントアップしていく。それに伴いＤ／Ａ変換器２の出力も増加し、あるところで比較器３に入力されているアナログ入力と等しくなって、比較器３の出力が反転する。比較器３の出力はカウンタ１の動作を制御し、比較器３の出力が反転したところでカウンタ１の動作が停止し、そのデジタル出力がアナログ入力信号に応じたデジタル値になることでＡ／Ｄ変換を行う。
【０００３】
図１４は図１３のＡ／Ｄ変換器をセンサ出力のＡ／Ｄ変換に用いた固体撮像装置の例を示す図である。カウンタ１、Ｄ／Ａ変換器２、比較器３、発振器４によってＡ／Ｄ変換器が構成され、各垂直信号線６毎にこのＡ／Ｄ変換器が接続されている。センサはセンサセル５がｎ行ｍ列に配列された２次元センサの構成で、各垂直信号線毎に備えられたＡ／Ｄ変換器に各垂直信号線に接続されたセンサ出力が垂直シフトレジスタ７により転送される。発振器４からのクロックを受けたカウンタ１は、例えば、０からカウント動作を行い、そのデジタル出力を受けたＤ／Ａ変換器２の出力は、その一方の入力が各垂直信号線６に接続された比較器３のもう一方の入力に接続されているので、カウンタ１のカウントアップに伴いアナログ出力電圧は上昇し、センサ出力に等しくなったところで比較器３の出力が反転し、その時のカウンタ１のデジタル値を保存するようにレジスタ８を駆動する。各レジスタ８に保存されたデジタル値は、各センサのＡ／Ｄ変換結果であり、端子９からそのデジタル値が出力される。
【０００４】
【発明が解決しようとする課題】
この従来のＡ／Ｄ変換器においては、Ｄ／Ａ変換器の出力のセトリング時間がカウンタの１カウント分の動作に最低限必要な時間より通常長くなってしまう。そのため、比較器３での比較動作に必要な時間もそれに伴ない長くなり、Ａ／Ｄ変換器における変換速度はＤ／Ａ変換器が制限することになり、変換速度の向上が難しいという問題があった。図１５はカウンタ１に入力されるクロックと、それに伴ない出力電圧が変化するＤ／Ａ変換器２の出力を示している。クロックの周期のミニマム値はＤ／Ａ変換器２のセトリング時間で制限されることがこの図１５から分かる。
【０００５】
また、Ｄ／Ａ変換器２のセトリング時間ぎりぎりまでカウンタ１のクロック周波数を増加させると、デジタル回路であるカウンタ１の発するスイッチングノイズの影響を受け易くなり、Ｄ／Ａ変換器２の出力とアナログ入力信号との差が小さい場合、そのスイッチングノイズによって比較器３が誤動作を起こす可能性が高くなるという問題もあった。特に、図１４のようなセンサに用いる場合は、センサにレジスタやカウンタ等のスイッチングノイズを発生するデジタル回路が近接して配置されることが多く、そのノイズの影響をセンサが受け、Ｓ／Ｎ比が悪化してしまうという問題があった。
【０００６】
本発明は、上記従来の問題点に鑑みなされたもので、その目的は、Ａ／Ｄ変換精度を保ちつつＡ／Ｄ変換速度を向上することが可能なＡ／Ｄ変換器及びそれを用いた固体撮像装置を提供することにある。
【０００７】
【課題を解決するための手段】
本発明に係るＡ／Ｄ変換器は、クロック信号をカウントするカウンタと、前記カウンタの出力をアナログ信号に変換するＤ／Ａ変換器と、アナログ入力信号と前記Ｄ／Ａ変換器の出力信号を比較し、その出力によって前記カウンタを制御する比較器とを含み、前記アナログ入力信号と前記Ｄ／Ａ変換器の出力信号が等しくなった時に前記カウンタの出力値を前記アナログ入力信号に応じたデジタル信号として出力するＡ／Ｄ変換器において、前記比較器から出力される、前記アナログ入力信号と前記Ｄ／Ａ変換器の出力信号との差信号の減少に応じて、前記クロック信号の周波数を、当該クロック信号を分周する分周器の分周率を制御することにより減少させる周波数制御手段を備えたことを特徴とする。
【０００８】
また、本発明に係るＡ／Ｄ変換器は、クロック信号をカウントするカウンタと、前記カウンタの出力をアナログ信号に変換するＤ／Ａ変換器と、アナログ入力信号と前記Ｄ／Ａ変換器の出力信号を比較し、その出力によって前記カウンタを制御する比較器とを含み、前記アナログ入力信号と前記Ｄ／Ａ変換器の出力信号が等しくなった時に前記カウンタの出力値を前記アナログ入力信号に応じたデジタル信号として出力するＡ／Ｄ変換器において、前記Ｄ／Ａ変換器は出力増幅器を含み、前記比較器から出力される、前記アナログ入力信号と前記Ｄ／Ａ変換器の出力信号との差信号の減少に応じて前記出力増幅器のバイアス電流を減少させることを特徴とする。
【０００９】
また、本発明に係るＡ／Ｄ変換器は、クロック信号をカウントするカウンタと、前記カウンタの出力をアナログ信号に変換するＤ／Ａ変換器と、アナログ入力信号と前記Ｄ／Ａ変換器の出力信号を比較し、その出力によって前記カウンタを制御する比較器とを含み、前記アナログ入力信号と前記Ｄ／Ａ変換器の出力信号が等しくなった時に前記カウンタの出力値を前記アナログ入力信号に応じたデジタル信号として出力するＡ／Ｄ変換器において、前記カウンタ又は前記クロック信号を発生するクロック発生器の出力インピーダンスを、前記比較器から出力される、前記アナログ入力信号と前記Ｄ／Ａ変換器の出力信号との差信号の減少に応じて増大させることを特徴とする。
【００１０】
本発明に係る固体撮像装置は、マトリクス状に配列されたセンサセルと、前記Ａ／Ｄ変換器とを有し、前記センサセルの出力が前記アナログ入力信号として前記比較器に与えられることを特徴とする。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は本発明のＡ／Ｄ変換器の第１の実施形態の構成を示すブロック図である。なお、図１では図１３の従来のＡ／Ｄ変換器と同一部分は同一符号を付している。図１において、１カウンタであり、発振器４からのクロック信号を受けてカウント動作を行う。このカウンタ１の出力はＤ／Ａ変換器２のデジタル入力端子に入力され、カウンタ１からのデジタル値に応じたアナログ出力を比較器３の一方の入力端子に出力する。
【００１２】
比較器３のもう一方の入力端子にはアナログ入力信号が入力され、このアナログ入力信号とＤ／Ａ変換器２の出力信号を比較し、その結果を出力１２としてカウンタ１に出力することで、カウンタ１のカウント動作を制御する。そして、アナログ入力信号とＤ／Ａ変換器２の出力信号が等しくなった時に比較器３の出力が反転し、それに応じてカウンタ２のカウント動作を停止させ、その時のカウンタ２の出力値をアナログ入力信号に応じたデジタル信号として出力することでＡ／Ｄ変換を行う。
【００１３】
また、比較器３はもう一つの出力信号１０を出力する。即ち、アナログ入力信号とＤ／Ａ変換器２の出力信号との差の大きさを表わす差信号１０を発振器４、Ｄ／Ａ変換器２、カウンタ１に出力する。１１はＡ／Ｄ変換されたデジタルを出力する出力端子である。発振器４はこの比較器３からの差信号１０に応じて発振器４のクロック信号の周波数を制御するように構成されている。また、詳しく後述するようにＤ／Ａ変換器２は差信号１０の大きさでその出力のスルーレートやリンギングを左右するバイアス電流が制御され、カウンタ１は差信号１０の大きさで各ゲートに直列に挿入されたトランジスタのオン抵抗が制御され、ゲートの出力インピーダンスを制御することにより、そのスイッチングノイズの大きさが制御される。
【００１４】
図２は比較器３からの差信号１０に応じて発振器４のクロック周波数が変化している様子を示している。横軸は時間、縦軸はＤ／Ａ変換器２の出力である。時間ｔ１まではアナログ入力電圧ＶｉｎとＤ／Ａ変換器２の出力電圧との差が十分大きく、発振器４のクロック周波数はその設定可能な最大値になっており、Ｄ／Ａ変換器２のセトリング時間よりも短い周期になっている。時間ｔ１になるとＤ／Ａ変換器２の出力はＶ１に達し、アナログ入力Ｖｉｎとの差が小さくなったところで発振器４のクロック周期を長くし（この例では３倍としている）、Ｄ／Ａ変換器２のセトリング時間より大きな値として、比較器３での比較動作を精度よく行うことを可能としている。
【００１５】
ここで、発振器４としては、例えば、ＶＣＯ（電圧制御発振器）が用いられ、差信号１０に応じて発振器４のクロック信号の周波数を変化させることが可能である。また、図２では時間ｔ１でクロック周期を約３倍に長くしているが、差信号に応じてリニアにクロック周期を変化させてもよい。
【００１６】
図３はカウンタ１のロジック回路内のゲート回路を示すもので、特に比較器等の外来スイッチングノイズの影響を受けやすい回路に対し、スイッチングノイズを抑制するための回路である。ゲート回路（この例ではＭ２，Ｍ３で構成されるＣＭＯＳインバータ）にＭＯＳトランジスタＭ１，Ｍ４を挿入して、そのゲート電圧を制御することによりＣＭＯＳインバータの出力インピーダンスを制御し、スイッチングノイズを制御している。なお、図３の１５は高電位電源、１６はインバータ入力端子、１７は同出力端子、１８と１９は比較器３から出力される差信号の入力端子である。端子１８，１９には後述する図１０の比較器から差信号が入力される。
【００１７】
ここで、図２における時間ｔ１までのアナログ入力信号とＤ／Ａ変換器２の出力信号との差が大きい時は、端子１８の電圧はＧＮＤレベル、端子１９の電圧は高電位電源電圧付近にあり、トランジスタＭ１，Ｍ４はオンである。そのため、ＣＭＯＳインバータの出力インピーダンスは低く、高速駆動を可能にする設定を行う。また、図２の時間ｔ１に達したところで端子１８の電位は徐々に増加し、端子１９の電位は逆に減少するように設定することでインバータの出力インピーダンスは大きくなり、高速駆動ができなくなる一方、スイッチングノイズは小さくなる。このインバータの入力信号の関係を図４に示す。なお、図３の回路は発振器４を構成するロジック回路内の各ゲート回路に設けてもよい。
【００１８】
図５は典型的なＤ／Ａ変換器２の構成例を示す回路図である。Ｉ１〜Ｉｎはバイナリーの電流源、２１は定電圧源、２２は差動アンプ、２３はＩ１〜Ｉｎの電流を電圧に変換するための抵抗、２４はＤ／Ａ変換器の出力端子、２５は差動アンプ２２のバイアス電流を制御するための端子である。端子２５には比較器３の差信号１０が入力され、差動アンプ２２のバイアス電流は比較器３の差信号１０によって制御される。そして、電流源Ｉ１〜Ｉｎの電流をスイッチ２６で切り換え、その電流を抵抗２３で電圧に変換することでＤ／Ａ変換を行う。
【００１９】
図６は図５の差動アンプ２２の典型的な例を示す回路図である。Ｉ１，Ｉ２はバイアス電流源、Ｃ１は位相補償容量であるが、バイアス電流Ｉ１の値を変えることで図７に示すように差動アンプ２２の出力の過渡応答が変化する。即ち、バイアス電流を低くすればＡのようにリンギングのない緩やかな応答になり、大きくすればＢのようにリンギングは出るが速い応答になる。なお、図６においてＭ１〜Ｍ５はＭＯＳトランジスタである。
【００２０】
従って、図２の時間ｔ１まではアナログ入力信号とＤ／Ａ変換器２の出力信号との差が大きいので、Ｄ／Ａ変換器２の出力にリンギングが出ても問題はないため、比較器３の差信号に応じて図６のバイアス電流Ｉ１の電流を大きくし、応答を速くすることで図１のＡ／Ｄ変換速度を向上させている。また、図２の時間ｔ１以降はアナログ入力信号とＤ／Ａ変換器２の出力信号との差が小さいので、比較器３の差信号に応じてＤ／Ａ変換器２の出力にリンギングが出ないように図６のバイアス電流Ｉ１の電流を小さくするように制御している。
【００２１】
図８は図１の比較器３の構成例を示す回路である。３１は電源、３２は負極性入力端子、３３は正極性入力端子、３４は正極性差信号出力端子、３５は負極性差信号出力端子、３６は出力端子、Ｍ１〜Ｍ５はＰＭＯＳトランジスタ、Ｍ６，Ｍ７はＮＭＯＳトランジスタ、Ｉ１，Ｉ２はバイアス電流源である。入力端子３２と３３にはアナログ入力信号とＤ／Ａ変換器２からの出力信号が入力される。この時、入力端子３２の電位と入力端子３３との電位差の大きさによって、図９に示すように各出力端子３４，３５，３６の電位は変化する。出力端子３４，３５の差信号はカウンタ１の入力端子（図３）１８，１９に出力され、出力端子３６の出力信号はカウンタ１にオン、オフを制御する信号として出力される。また、比較器３の差信号（どちらか一方）はＤ／Ａ変換器２（図６）にバイアス電流を制御する信号として出力される。
【００２２】
図１０は本発明のＡ／Ｄ変換器の第２の実施形態を示すブロック図である。本実施形態では、図１の実施形態に更に分周器４０を追加し、発振器４の出力を分周してカウンタ１に入力している。本実施形態では、比較器３の差信号出力で直接発振器４のクロック周期を制御する代わりに、分周器４０の分周比を制御することで図１と同様の効果を得るものである。これは、発振器４として水晶等の高精度の発振器を用いる場合が多く、その出力クロックを直接制御することは難しいことがあるが、この場合には分周器４０の分周率を制御することによってクロック周波数を変えられるので実際的である。また、分周器４０のロジック回路に図３の回路を設けてもよい。
【００２３】
図１１は図１０のＡ／Ｄ変換器を用いた固体撮像装置の例を示すブロック図である。ここではｎ行ｍ列に２次元に配列されたエリアセンサを例にしているが、ラインセンサでもまったく同様の動作、効果が得られる。５はｎ×ｍにマトリクス状に配列されたセンサセル、７は垂直シフトレジスタ、４は発振器であり、その出力は分周器４０に供給されている。１はカウンタであり、分周器４０からのクロックを受けてカウント動作を行う。２はＤ／Ａ変換器であり、カウンタ１からのデジタル信号を受け、それに応じたアナログ信号を発生し、比較器３の一方の入力に供給する。
【００２４】
また、１０は図１０における比較器３の差信号１０と等しいもので、図１０と同様にＤ／Ａ変換器２、カウンタ１、分周器４０に出力される。図１０におけるアナログ入力信号の代わりにセンサ信号出力が比較器３に入力される以外は構成及び動作とも同様である。このように上記実施形態のＡ／Ｄ変換器を用いることにより、センサ出力のアナログ信号をＡ／Ｄ変換する際に、その変換速度、変換精度を同時に向上させることが可能である。なお、図１１の固体撮像装置では図１０のＡ／Ｄ変換器を用いた場合の例を示しているが、図１のＡ／Ｄ変換器を用いても良いことはもちろんである。
【００２５】
次に、図１１の固体撮像装置を用いた撮像システムについて説明する。図１２は図１１の固体撮像装置をスチルカメラに適用した場合の例を示すブロック図である。なお、図１１の固体撮像装置は図１０のＡ／Ｄ変換器を用いているが、図１のＡ／Ｄ変換器を用いた固体撮像装置であっても良い。図１２において、１０１はレンズのプロテクトとメインスイッチを兼ねるバリア、１０２は被写体の光学像を固体撮像素子１０４に結像させるレンズ、１０３はレンズ１０２を通った光量を可変するための絞り、１０４はレンズ１０２で結像された被写体を画像信号として取り込むための固体撮像素子である。固体撮像素子１０４としては、前述のように第１、第２の実施形態のＡ／Ｄ変換器を用いた固体撮像装置であり、例えば、図１１のものを用いるものとする。
【００２６】
１０５は固体撮像素子１０４から出力される画像データに各種の補正を行ったりデータを圧縮する信号処理部、１０６は固体撮像素子１０４や信号処理部１０５に各種タイミング信号を出力するタイミング発生部、１０７は各種演算とスチルビデオカメラ全体を制御する全体制御・演算部、１０８は画像データを一時的に記憶するためのメモリ部、１０９は記録媒体に記録または読み出しを行うためのインターフェース部、１１０は画像データの記録または読み出しを行うための半導体メモリ等の着脱可能な記録媒体、１１１は外部コンピュータ等と通信するためのインターフェース部である。
【００２７】
次に、図１２のスチルビデオカメラの撮影時の動作について説明する。バリア１０１がオープンされるとメイン電源がオンされ、次にコントロール系の電源がオンし、さらに、撮像系回路の電源がオンされる。それから、露光量を制御するために、全体制御・演算部１０７は絞り１０３を開放にし、固体撮像素子１０４から出力された信号は内部のＡ／Ｄ変換器で変換された後、信号処理部１０５に入力される。そのデータを基に露出の演算を全体制御・演算部１０７で行う。この測光を行った結果により明るさを判断し、その結果に応じて全体制御・演算部１０７は絞りを制御する。
【００２８】
次に、固体撮像素子１０４から出力された信号をもとに、高周波成分を取り出し被写体までの距離の演算を全体制御・演算部１０７で行う。その後、レンズを駆動して合焦か否かを判断し、合焦していないと判断したときは、再びレンズを駆動し測距を行う。そして、合焦が確認された後に本露光が始まる。露光が終了すると、固体撮像素子１０４から出力された画像信号は内部のＡ／Ｄ変換器でＡ／Ｄ変換され、信号処理部１０５を通り全体制御・演算１０７によりメモリ部１０８に書き込まれる。その後、メモリ部１０８に蓄積されたデータは全体制御・演算部１０７の制御により記録媒体制御Ｉ／Ｆ部１０９を通り半導体メモリ等の着脱可能な記録媒体１１０に記録される。また、外部Ｉ／Ｆ部１１１を通り直接コンピュータ等に入力して画像の加工を行ってもよい。
【００２９】
【発明の効果】
以上説明したように本発明によれば、アナログ入力信号とＤ／Ａ変換器の出力信号との差信号の減少に応じてクロック信号の周波数を減少させることにより、Ａ／Ｄ変換精度や変換速度を向上することができる。また、差信号の減少に応じてＤ／Ａ変換器の出力増幅器のバイアス電流を減少させることにより、リンギングの発生を抑えることができ、Ａ／Ｄ変換精度や変換速度を向上できる。更に、差信号の減少に応じてカウンタ又は分周器のゲート回路の出力インピーダンスを増大させることにより、スイッチングノイズの発生を抑制することができ、Ａ／Ｄ変換精度を向上できる。また、本発明のＡ／Ｄ変換器を固体撮像装置に用いることにより、更に、装置の性能を向上することができる。
【図面の簡単な説明】
【図１】本発明のＡ／Ｄ変換器の第１の実施形態を示すブロック図である。
【図２】図１のＡ／Ｄ変換器の比較器の差信号に応じて発振器のクロック周波数が変化する様子を示す図である。
【図３】カウンタのゲート回路を示す図である。
【図４】図３のゲート回路に対し比較器から入力される差信号を示す図である。
【図５】図１のＡ／Ｄ変換器に用いるＤ／Ａ変換器の例を示す回路図である。
【図６】図５のＤ／Ａ変換器に用いる差動アンプの例を示す回路図である。
【図７】図６の差動アンプのバイアス電流による過渡応答特性の変化を示す特性図である。
【図８】図１のＡ／Ｄ変換器に用いる比較器の例を示す図である。
【図９】図８の比較器の入力に対する出力変化を示す図である。
【図１０】本発明のＡ／Ｄ変換器の第２の実施形態を示す図である。
【図１１】図１０のＡ／Ｄ変換器を用いた固体撮像装置の例を示す図である。
【図１２】図１１の固体撮像装置を用いた撮像システムの例を示すブロック図である。
【図１３】従来例のＡ／Ｄ変換器を示す図である。
【図１４】図１３のＡ／Ｄ変換器を用いた固体撮像装置を示す図である。
【図１５】図１３のＡ／Ｄ変換器におけるカウンタのクロックとＤ／Ａ変換器の出力を示す図である。
【符号の説明】
１ カウンタ
２ Ｄ／Ａ変換器
３ 比較器
４ 発振器
５ センサセル
７ 垂直シフトレジスタ
２２ 差動アンプ
４０ 分周器
Claims (5)
- クロック信号をカウントするカウンタと、前記カウンタの出力をアナログ信号に変換するＤ／Ａ変換器と、アナログ入力信号と前記Ｄ／Ａ変換器の出力信号を比較し、その出力によって前記カウンタを制御する比較器とを含み、前記アナログ入力信号と前記Ｄ／Ａ変換器の出力信号が等しくなった時に前記カウンタの出力値を前記アナログ入力信号に応じたデジタル信号として出力するＡ／Ｄ変換器において、
前記比較器から出力される、前記アナログ入力信号と前記Ｄ／Ａ変換器の出力信号との差信号の減少に応じて、前記クロック信号の周波数を、当該クロック信号を分周する分周器の分周率を制御することにより減少させる周波数制御手段を備えたことを特徴とするＡ／Ｄ変換器。 - 前記分周器の出力インピーダンスを前記差信号に応じて変化させることを特徴とする請求項１に記載のＡ／Ｄ変換器。
- クロック信号をカウントするカウンタと、前記カウンタの出力をアナログ信号に変換するＤ／Ａ変換器と、アナログ入力信号と前記Ｄ／Ａ変換器の出力信号を比較し、その出力によって前記カウンタを制御する比較器とを含み、前記アナログ入力信号と前記Ｄ／Ａ変換器の出力信号が等しくなった時に前記カウンタの出力値を前記アナログ入力信号に応じたデジタル信号として出力するＡ／Ｄ変換器において、
前記Ｄ／Ａ変換器は出力増幅器を含み、前記比較器から出力される、前記アナログ入力信号と前記Ｄ／Ａ変換器の出力信号との差信号の減少に応じて前記出力増幅器のバイアス電流を減少させることを特徴とするＡ／Ｄ変換器。 - クロック信号をカウントするカウンタと、前記カウンタの出力をアナログ信号に変換するＤ／Ａ変換器と、アナログ入力信号と前記Ｄ／Ａ変換器の出力信号を比較し、その出力によって前記カウンタを制御する比較器とを含み、前記アナログ入力信号と前記Ｄ／Ａ変換器の出力信号が等しくなった時に前記カウンタの出力値を前記アナログ入力信号に応じたデジタル信号として出力するＡ／Ｄ変換器において、
前記カウンタ又は前記クロック信号を発生するクロック発生器の出力インピーダンスを、前記比較器から出力される、前記アナログ入力信号と前記Ｄ／Ａ変換器の出力信号との差信号の減少に応じて増大させることを特徴とするＡ／Ｄ変換器。 - マトリクス状に配列されたセンサセルと、
請求項１乃至４のいずれか１項に記載のＡ／Ｄ変換器とを有し、
前記センサセルの出力が前記アナログ入力信号として前記比較器に与えられることを特徴とする固体撮像装置。
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