JP2797415B2 - パルス幅変調装置 - Google Patents
パルス幅変調装置Info
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- JP2797415B2 JP2797415B2 JP1110219A JP11021989A JP2797415B2 JP 2797415 B2 JP2797415 B2 JP 2797415B2 JP 1110219 A JP1110219 A JP 1110219A JP 11021989 A JP11021989 A JP 11021989A JP 2797415 B2 JP2797415 B2 JP 2797415B2
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- Japan
- Prior art keywords
- bit
- pulse width
- pwm
- data
- clock signal
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- Expired - Lifetime
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、2m個で一つの変調周期を形成するパルス幅
変調（以下PWMという）装置に関し、特にビデオテープ
・レコーダ（以下VTRという）やディジタル・オーディ
オ・テープレコーダ（以下DATという）に適するパルス
幅変調装置に関する。
変調（以下PWMという）装置に関し、特にビデオテープ
・レコーダ（以下VTRという）やディジタル・オーディ
オ・テープレコーダ（以下DATという）に適するパルス
幅変調装置に関する。
従来、この種のパルス幅変調装置は、単にパルス幅変
調回路のみで構成されていた。
調回路のみで構成されていた。
第３図は従来例のパルス幅変調回路のブロック図で、
１個のパルス変調回路１のみで構成されている。このパ
ルス幅変調回路１は、ｎビットの被PWMデータ11と入力
クロック信号12とを入力とし、これらを比較することに
よってPWM出力信号13を作成する。第４図は第３図に示
す従来例の動作を説明するためのタイミング・チャート
である。この図ではｎ＝４ビットの例であり、ここで
は、クロック信号12の最上位ビット（ビット４）、第２
位ビット（ビット３）のみを示している。ｎビットの被
PWMデータの内訳およびパルス幅変調方式は、第１表の
通りに示される。第４図では、被PWMデータDd＝＋０の
場合、（DUd＝＋0,DLd＝０）パルス幅TW＝２Δｔ×４＝
８Δt,変調量Ｑ＝1;Dd＝＋４の場合（DUd＝＋1,DLd＝
０）、TW＝３Δｔ×４＝12Δt,Q＝4;Dd＝＋１の場合（D
Ud＝＋0,DLd＝１）、TW＝（３Δｔ×２Δｔ×３）＝９
Δt,Q＝１となっている。
１個のパルス変調回路１のみで構成されている。このパ
ルス幅変調回路１は、ｎビットの被PWMデータ11と入力
クロック信号12とを入力とし、これらを比較することに
よってPWM出力信号13を作成する。第４図は第３図に示
す従来例の動作を説明するためのタイミング・チャート
である。この図ではｎ＝４ビットの例であり、ここで
は、クロック信号12の最上位ビット（ビット４）、第２
位ビット（ビット３）のみを示している。ｎビットの被
PWMデータの内訳およびパルス幅変調方式は、第１表の
通りに示される。第４図では、被PWMデータDd＝＋０の
場合、（DUd＝＋0,DLd＝０）パルス幅TW＝２Δｔ×４＝
８Δt,変調量Ｑ＝1;Dd＝＋４の場合（DUd＝＋1,DLd＝
０）、TW＝３Δｔ×４＝12Δt,Q＝4;Dd＝＋１の場合（D
Ud＝＋0,DLd＝１）、TW＝（３Δｔ×２Δｔ×３）＝９
Δt,Q＝１となっている。
表中、Dbはバイナリ値、DdはDbのデシマル値、DUd,D
Ldは上位２ビットおよび下位２ビットのデシマル値、TW
はパルス幅で分解能Δt,周期Ｔの合計パルス幅、Ｑは変
調量で、Dd＝＋０のTWとの差のΔｔに対する割合をそれ
ぞれ示し、DUd,DLdは第２表（ａ），（ｂ）のように示
される。
Ldは上位２ビットおよび下位２ビットのデシマル値、TW
はパルス幅で分解能Δt,周期Ｔの合計パルス幅、Ｑは変
調量で、Dd＝＋０のTWとの差のΔｔに対する割合をそれ
ぞれ示し、DUd,DLdは第２表（ａ），（ｂ）のように示
される。
ここでTW＝TWU＋TWL,Q＝QU＋QLを示す。
この表に示すように、４ビット・データDdは上位２ビ
ットのデータDUdと下位２ビットのデータDLdとで構成さ
れ、上位２ビットのデータDUdは基本周波数割当てデー
タであり、下位２ビットのデータDLdは2m個（ｍ＝２）
繰返し割当てデータである。
ットのデータDUdと下位２ビットのデータDLdとで構成さ
れ、上位２ビットのデータDUdは基本周波数割当てデー
タであり、下位２ビットのデータDLdは2m個（ｍ＝２）
繰返し割当てデータである。
上位２ビットのデータDUdの値に従って基本周波数に
おける正パルス幅TWUと変調量QUが決定され、さらに下
位２ビットのデータDLdの値に従って増長される正パル
ス幅TWLと変調量QLが決定される。その増長基本周期番
号（以下小周期番号という）はDLdの値によって決まっ
ている。
おける正パルス幅TWUと変調量QUが決定され、さらに下
位２ビットのデータDLdの値に従って増長される正パル
ス幅TWLと変調量QLが決定される。その増長基本周期番
号（以下小周期番号という）はDLdの値によって決まっ
ている。
第４図における入力クロック信号12のビット３および
ビット４は、上位２ビットのデータDUdと比較される。P
WM出力信号13における基本周波数の立上がりは、入力ク
ロック信号12のビット４の立上がりに同期し、その立下
がりは前述の比較一致タイミングの同期している。（４
ビット・データDdの３種類の例で示しているように、変
調量はこの４ビット・データDdに等しくなる。
ビット４は、上位２ビットのデータDUdと比較される。P
WM出力信号13における基本周波数の立上がりは、入力ク
ロック信号12のビット４の立上がりに同期し、その立下
がりは前述の比較一致タイミングの同期している。（４
ビット・データDdの３種類の例で示しているように、変
調量はこの４ビット・データDdに等しくなる。
上述した従来のパルス幅変調装置は、被PWMデータの
値と1:1の変調量をもったPWM出力信号のみしか得られる
ず、変調ゲイン（利得）補正ができないので応用範囲が
狭いという欠点がある。特に従来例をVTRまたはDATセッ
トのキャプスタン制御系誤差出力用のPWM装置として使
う場合、キャプスタンの速度可変範囲に伴なう広い誤差
ゲイン補正範囲に対応できないおそれがあるという欠点
がある。
値と1:1の変調量をもったPWM出力信号のみしか得られる
ず、変調ゲイン（利得）補正ができないので応用範囲が
狭いという欠点がある。特に従来例をVTRまたはDATセッ
トのキャプスタン制御系誤差出力用のPWM装置として使
う場合、キャプスタンの速度可変範囲に伴なう広い誤差
ゲイン補正範囲に対応できないおそれがあるという欠点
がある。
本発明の目的は、このような欠点を除き、クロック切
換回路を設け、入力クロック信号のビット入換えや論理
反転を行なうことによって変調ゲイン補正をかけられ、
その応用範囲を広くしたパルス幅変調装置を提供するこ
とにある。
換回路を設け、入力クロック信号のビット入換えや論理
反転を行なうことによって変調ゲイン補正をかけられ、
その応用範囲を広くしたパルス幅変調装置を提供するこ
とにある。
本発明のパルス幅変調装置の構成は、入力クロック信
号を切換信号の論理値に従ってビット入換えや論理反転
してPWMクロック信号とする際、前記切換信号が第１の
論理値のとき、前記入力クロック信号の最上位ビットを
第２位のビットに入換えてさらに論理反転し、前記第２
位のビットを論理反転して、それぞれ次のタイミングの
ビットとして出力するクロック切換経路と、このクロッ
ク切換回路からのPWMクロック信号を参照信号としてｎ
ビットの被PWMデータと比較することによってPWM出力信
号を作成するパルス幅変調回路とを備え、変調利得を可
変できるようにしたことを特徴とする。
号を切換信号の論理値に従ってビット入換えや論理反転
してPWMクロック信号とする際、前記切換信号が第１の
論理値のとき、前記入力クロック信号の最上位ビットを
第２位のビットに入換えてさらに論理反転し、前記第２
位のビットを論理反転して、それぞれ次のタイミングの
ビットとして出力するクロック切換経路と、このクロッ
ク切換回路からのPWMクロック信号を参照信号としてｎ
ビットの被PWMデータと比較することによってPWM出力信
号を作成するパルス幅変調回路とを備え、変調利得を可
変できるようにしたことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
本実施例のパルス幅変調装置は、入力クロック信号12を
切換信号15に従ってビット入換えや論理反転を行い、PW
Mクロック信号14を出力するクロック切換回路２と、こ
のPWMクロック信号14をリファレンスとしてｎビットの
被PWMデータ11と比較することによってPWM出力信号13を
作成するパルス幅変調回路１とで構成されている。
本実施例のパルス幅変調装置は、入力クロック信号12を
切換信号15に従ってビット入換えや論理反転を行い、PW
Mクロック信号14を出力するクロック切換回路２と、こ
のPWMクロック信号14をリファレンスとしてｎビットの
被PWMデータ11と比較することによってPWM出力信号13を
作成するパルス幅変調回路１とで構成されている。
つぎに、本実施例の動作について説明する。
第２図は第１図の動作を説明するためのタイミング・
チャートを示し、ｎ＝４ビットの例であり、ｎビット被
PWMデータの内訳およびパルス幅変調方式は、第３表に
示す通りである。
チャートを示し、ｎ＝４ビットの例であり、ｎビット被
PWMデータの内訳およびパルス幅変調方式は、第３表に
示す通りである。
ここでTW1は分解能Δt,周期Ｔ（t1〜t4）における合
計パルス幅,TW2は分解能２Δt,周期（t1a〜t4a）におけ
る合計パルス幅,TW＝（TW1＋TW2）/2,Q1,Q2はDd＝＋０
に対するパルス幅TW1,TW2との差の分解能Δｔに対する
割合、Ｑ＝（Q1＋Q2）/2をそれぞれ示す。また、DUd,D
Ldの関係は、第４表（ａ）、（ｂ）に示される。
計パルス幅,TW2は分解能２Δt,周期（t1a〜t4a）におけ
る合計パルス幅,TW＝（TW1＋TW2）/2,Q1,Q2はDd＝＋０
に対するパルス幅TW1,TW2との差の分解能Δｔに対する
割合、Ｑ＝（Q1＋Q2）/2をそれぞれ示す。また、DUd,D
Ldの関係は、第４表（ａ）、（ｂ）に示される。
ここでDdが−４以上から＋４未満のとき、TW＝TWU＋T
WL,Q＝QU＋QLとなり、Ddが−４未満または＋４以上のと
き、TW＝TWU＋TWL1/2,Q＝QU＋QL1/2となり、第４表
（ｂ）の○印は変調部分を示している。
WL,Q＝QU＋QLとなり、Ddが−４未満または＋４以上のと
き、TW＝TWU＋TWL1/2,Q＝QU＋QL1/2となり、第４表
（ｂ）の○印は変調部分を示している。
また、第２図において、Dd＝＋０の場合（DUd＝＋0,D
Ld＝０）、TW＝（２Δｔ＋Δｔ×２）×4/2＝８Δt,Q＝
0;Dd＝＋４の場合（DUd＝＋1,DLd＝０）、TW＝（３Δｔ
＋２Δｔ×２）×4/2＝14Δt,Q＝6;Dd＝＋１の場合（D
Ud＝＋0,DLd＝１）、TW＝｛（３Δｔ＋２Δｔ×２）＋
（２Δｔ＋Δｔ×２）×３｝/2＝9.5Δt,Q＝1.5となっ
ている。
Ld＝０）、TW＝（２Δｔ＋Δｔ×２）×4/2＝８Δt,Q＝
0;Dd＝＋４の場合（DUd＝＋1,DLd＝０）、TW＝（３Δｔ
＋２Δｔ×２）×4/2＝14Δt,Q＝6;Dd＝＋１の場合（D
Ud＝＋0,DLd＝１）、TW＝｛（３Δｔ＋２Δｔ×２）＋
（２Δｔ＋Δｔ×２）×３｝/2＝9.5Δt,Q＝1.5となっ
ている。
第３表に示すように、４ビットデータDdは上位２ビッ
トのデータDUdと下位２ビットのデータDLdとで構成さ
れ、上位２ビットのデータDUdは基本周波数割当てデー
タであり、下位２ビットのデータDLdは2m個（ｍ＝２）
繰返し割当てデータである。
トのデータDUdと下位２ビットのデータDLdとで構成さ
れ、上位２ビットのデータDUdは基本周波数割当てデー
タであり、下位２ビットのデータDLdは2m個（ｍ＝２）
繰返し割当てデータである。
上位２ビットのデータDUdの値に従って基本周波数に
おける正パルス幅TWUと変調量QUが決定され、さらに下
位２ビットのデータDLdの値に従って増長される正パル
ス幅TWLと変調量QLが決定される。その小周期番号はDLd
の値によって決まっている。
おける正パルス幅TWUと変調量QUが決定され、さらに下
位２ビットのデータDLdの値に従って増長される正パル
ス幅TWLと変調量QLが決定される。その小周期番号はDLd
の値によって決まっている。
第２図におけるPWMクロック信号14のビット３および
ビット４は上位２ビットのデータDUdと比較される。切
換信号15のハイレベル期間において、入力クロック信号
に対して第２位ビットのビット３については論理反転
（ビット３［t1］の論理反転をタイミングt1aのビット
３とする）、最上位ビットのビット４についてはビット
入換えと論理反転（ビット３［t1］の論理反転をタイミ
ングt1aのビット４とする）を施して、PWM出力信号13の
変調量を1.5倍にしている。つまり、入力クロック信号1
2のビット入換えや論理反転により、PWMクロック信号14
を制御し、PWM出力信号13の変調量を制御している。
ビット４は上位２ビットのデータDUdと比較される。切
換信号15のハイレベル期間において、入力クロック信号
に対して第２位ビットのビット３については論理反転
（ビット３［t1］の論理反転をタイミングt1aのビット
３とする）、最上位ビットのビット４についてはビット
入換えと論理反転（ビット３［t1］の論理反転をタイミ
ングt1aのビット４とする）を施して、PWM出力信号13の
変調量を1.5倍にしている。つまり、入力クロック信号1
2のビット入換えや論理反転により、PWMクロック信号14
を制御し、PWM出力信号13の変調量を制御している。
PWM出力信号13における基本周波数の立上がりは、PWM
クロック信号14のビット４の立上りに同期し、立下りは
前述の比較一致タイミングに同期している。４ビット・
データDdの３種類の例で示しているようにDdが−４以上
＋４未満において変調量はこの４ビット・データDdの1.
5倍に等しくなる。
クロック信号14のビット４の立上りに同期し、立下りは
前述の比較一致タイミングに同期している。４ビット・
データDdの３種類の例で示しているようにDdが−４以上
＋４未満において変調量はこの４ビット・データDdの1.
5倍に等しくなる。
以上説明したように、本発明は、クロック切換回路を
設け、入力クロック信号のビット入換えや論理反転を行
なうことにより、変調ゲイン補正をかけて応用範囲を広
くできる効果がある。特に、本発明をVTRまたはDATセッ
トのキャプスタン制御系誤差出力用PWM装置として用い
る場合、キャプスタンの速度可変範囲に伴なう広い誤差
がゲイン補正範囲に対応できるという効果がある。
設け、入力クロック信号のビット入換えや論理反転を行
なうことにより、変調ゲイン補正をかけて応用範囲を広
くできる効果がある。特に、本発明をVTRまたはDATセッ
トのキャプスタン制御系誤差出力用PWM装置として用い
る場合、キャプスタンの速度可変範囲に伴なう広い誤差
がゲイン補正範囲に対応できるという効果がある。
第１図は本発明のパルス幅変調装置の一実施例を示すブ
ロック図、第２図は第１図の動作を説明するタイミング
図、第３図は従来のパルス幅変調装置の一例を示すブロ
ック図、第４図は第３図の動作を説明するタイミング図
である。 １……パルス幅変調回路、２……クロック切換え回路、
11……被PWMデータ、12……入力クロック信号、13……P
WM出力信号、14……PWMクロック信号、15……切換信
号。
ロック図、第２図は第１図の動作を説明するタイミング
図、第３図は従来のパルス幅変調装置の一例を示すブロ
ック図、第４図は第３図の動作を説明するタイミング図
である。 １……パルス幅変調回路、２……クロック切換え回路、
11……被PWMデータ、12……入力クロック信号、13……P
WM出力信号、14……PWMクロック信号、15……切換信
号。
Claims (1)
- 【請求項１】入力クロック信号を切換信号の論理値に従
ってビット入換えや論理反転してPWMクロック信号とす
る際、前記切換信号が第１の論理値のとき、前記入力ク
ロック信号の最上位ビットを第２位のビットに入換えて
さらに論理反転し、前記第２位のビットを論理反転し
て、それぞれ次のタイミングのビットとして出力するク
ロック切換回路と、このクロック切換回路からのPWMク
ロック信号を所定ビットの被PWMデータと比較すること
によってPWM出力信号を作成するパルス幅変調回路とを
備え、前記PWM出力信号の変調利得を可変できるように
したことを特徴とするパルス幅変調装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1110219A JP2797415B2 (ja) | 1989-04-27 | 1989-04-27 | パルス幅変調装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1110219A JP2797415B2 (ja) | 1989-04-27 | 1989-04-27 | パルス幅変調装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02288413A JPH02288413A (ja) | 1990-11-28 |
| JP2797415B2 true JP2797415B2 (ja) | 1998-09-17 |
Family
ID=14530099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1110219A Expired - Lifetime JP2797415B2 (ja) | 1989-04-27 | 1989-04-27 | パルス幅変調装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2797415B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0652863B2 (ja) * | 1985-06-18 | 1994-07-06 | 株式会社明電舍 | パルス幅変調回路 |
-
1989
- 1989-04-27 JP JP1110219A patent/JP2797415B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02288413A (ja) | 1990-11-28 |
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