JPH0652863B2 - パルス幅変調回路 - Google Patents
パルス幅変調回路Info
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- JPH0652863B2 JPH0652863B2 JP60132480A JP13248085A JPH0652863B2 JP H0652863 B2 JPH0652863 B2 JP H0652863B2 JP 60132480 A JP60132480 A JP 60132480A JP 13248085 A JP13248085 A JP 13248085A JP H0652863 B2 JPH0652863 B2 JP H0652863B2
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- circuit
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Description
【発明の詳細な説明】 A.産業上の利用分野 本発明はパルス変調回路、特に入力信号に対してパルス
幅変調を行なうパルス幅変調回路に関する。
幅変調を行なうパルス幅変調回路に関する。
B.発明の概要 本発明は、入力信号に対してパルス幅変調を行なうパル
ス幅変調回路において、 一定周波数のクロツクパルスを計数する計数部と、この
計数部の出力信号と変調すべきデイジタル入力信号を比
較する比較部とを備え、前記計数部の出力信号のうち最
上位ビツトから最下位ビツトに至る出力信号を前記比較
部の最下位ビツト入力端から最上位ビツト入力端にかけ
て順次供給することにより、 分解能を高くすることができるとともに、復調時に発生
するリツプル率を低減し、且つ伝搬遅れを小さくできる
ようにしたものである。
ス幅変調回路において、 一定周波数のクロツクパルスを計数する計数部と、この
計数部の出力信号と変調すべきデイジタル入力信号を比
較する比較部とを備え、前記計数部の出力信号のうち最
上位ビツトから最下位ビツトに至る出力信号を前記比較
部の最下位ビツト入力端から最上位ビツト入力端にかけ
て順次供給することにより、 分解能を高くすることができるとともに、復調時に発生
するリツプル率を低減し、且つ伝搬遅れを小さくできる
ようにしたものである。
C.従来の技術 従来、パルス変調方式による信号伝送システムは、元の
アナログ信号を標本化し、これにパルス変調を施して伝
送し、受信側で再びアナログ信号に復調するように構成
されている。パルス変調方式には、大別して、アナログ
方式とデイジタル方式とがあり、前者にはパルス振幅変
調(ＰＡＭ)、パルス幅変調(ＰＷＭ)など、後者にはパル
ス符号変調(ＰＣＭ)などの方式がある。アナログ方式は
変復調回路が簡単に構成できる反面、外来ノイズに弱い
面があるのに対して、デイジタル方式では変復調回路が
比較的複雑になるが外来ノイズに対しては強いという基
本的な特性がある。これらの中でPWM方式は、アナログ
方式なので変復調回路が容易に実現できる上に、アナロ
グ方式の他の方式と比べて外来ノイズ、特に同相ノイズ
に強い特性があるために、信号伝送に限らず、スイツチ
ング電源の駆動回路なども含めて、広く利用されてい
る。
アナログ信号を標本化し、これにパルス変調を施して伝
送し、受信側で再びアナログ信号に復調するように構成
されている。パルス変調方式には、大別して、アナログ
方式とデイジタル方式とがあり、前者にはパルス振幅変
調(ＰＡＭ)、パルス幅変調(ＰＷＭ)など、後者にはパル
ス符号変調(ＰＣＭ)などの方式がある。アナログ方式は
変復調回路が簡単に構成できる反面、外来ノイズに弱い
面があるのに対して、デイジタル方式では変復調回路が
比較的複雑になるが外来ノイズに対しては強いという基
本的な特性がある。これらの中でPWM方式は、アナログ
方式なので変復調回路が容易に実現できる上に、アナロ
グ方式の他の方式と比べて外来ノイズ、特に同相ノイズ
に強い特性があるために、信号伝送に限らず、スイツチ
ング電源の駆動回路なども含めて、広く利用されてい
る。
パルス幅変調方式における変調前の入力信号と変調後の
出力信号の関係は第５図のように示される。すなわち、
サンプリングタイムTC毎にデータを標本化し、そのサン
プリングデータをパルス幅THに対応させるようにしてい
る。第５図においてアナログ信号のフルスケールをＥ、
サンプリングデータをｅとすれば一般にｅ／Ｅ＝TH／TC
の関係となる。
出力信号の関係は第５図のように示される。すなわち、
サンプリングタイムTC毎にデータを標本化し、そのサン
プリングデータをパルス幅THに対応させるようにしてい
る。第５図においてアナログ信号のフルスケールをＥ、
サンプリングデータをｅとすれば一般にｅ／Ｅ＝TH／TC
の関係となる。
前記のようなパルス幅変調信号を復調するには、パルス
信号を平滑化する低域ろ波器が用いられる。この低域ろ
波器は、例えば第６図に示すように抵抗Ｒおよびコンデ
ンサＣで構成される。第６図に示す低域ろ波器に第７図
(a)のような方形波のパルス幅変調信号を入力すると、
第７図(b)のような平滑化された信号が出力され、これ
によつて変調する前の元のアナログ信号を再生すること
ができる。第６図の低域ろ波器の時定数TDはTD＝Ｒ・Ｃ
で表わされるが、この時定数TDは信号伝送の面からみる
と第７図(b)のTS期間に示すように伝搬遅れとなる。ま
た第６図の低域ろ波器の出力信号には第７図(b)のVH−V
L間に示すような脈動分（リツプル）が残つてしまう。
いま第７図(a)，(b)から前記低域ろ波器の出力電圧Ｖは
次式で表わされる。
信号を平滑化する低域ろ波器が用いられる。この低域ろ
波器は、例えば第６図に示すように抵抗Ｒおよびコンデ
ンサＣで構成される。第６図に示す低域ろ波器に第７図
(a)のような方形波のパルス幅変調信号を入力すると、
第７図(b)のような平滑化された信号が出力され、これ
によつて変調する前の元のアナログ信号を再生すること
ができる。第６図の低域ろ波器の時定数TDはTD＝Ｒ・Ｃ
で表わされるが、この時定数TDは信号伝送の面からみる
と第７図(b)のTS期間に示すように伝搬遅れとなる。ま
た第６図の低域ろ波器の出力信号には第７図(b)のVH−V
L間に示すような脈動分（リツプル）が残つてしまう。
いま第７図(a)，(b)から前記低域ろ波器の出力電圧Ｖは
次式で表わされる。
（但し、Ｖ-は直前のＶの値である） また、第７図(a)におけるパルス信号のTHとTLが等しい
（デユーテイ比50％）場合のリツプル含有率 は次の第１表の如く示される。
（デユーテイ比50％）場合のリツプル含有率 は次の第１表の如く示される。
上記第１表において、リツプル率０．９％の時、パルス
幅変調信号のサイクルタイムTCは、 TC＝TD／25 ……(3) となる。これに対してリツプル率０．３％の時、パルス
幅変調信号のサイクルタイムTCは、 TC＝TD／100 ……(4) となる。これら(3)，(4)式により、復調前の信号に含ま
れるリツプル率を小さくするにはパルス幅変調信号のサ
イクルタイムTCを小さくすれば良いことがわかる。また
第１表からわかることは、第６図に示す低域ろ波器の出
力の伝搬遅れTSはサイクルタイムTCによらず低域ろ波器
の時定数TDのみで決定され、該時定数TDは伝搬遅れTSの
１／10である。
幅変調信号のサイクルタイムTCは、 TC＝TD／25 ……(3) となる。これに対してリツプル率０．３％の時、パルス
幅変調信号のサイクルタイムTCは、 TC＝TD／100 ……(4) となる。これら(3)，(4)式により、復調前の信号に含ま
れるリツプル率を小さくするにはパルス幅変調信号のサ
イクルタイムTCを小さくすれば良いことがわかる。また
第１表からわかることは、第６図に示す低域ろ波器の出
力の伝搬遅れTSはサイクルタイムTCによらず低域ろ波器
の時定数TDのみで決定され、該時定数TDは伝搬遅れTSの
１／10である。
ここで低域ろ波器で復調したときに伝搬遅れTSを10ミリ
秒以内、リツプル率を１％以内に抑えられるように設計
するためには、第１表および第７図からわかるように時
定数TDをTD＝１ミリ秒、サイクルタイムTCをTC＝40マイ
クロ秒以下にする必要がある。いま第８図に従来のパル
ス幅変調回路の一例を示し前記設計条件を満足し得るか
否かを調べてみる。第８図において１はカウンタ、例え
ば４ビツトバイナリカウンタである。このカウンタ１は
クロツク回路２から発生される一定周波数のクロツクパ
ルスを計数して４ビツトのバイナリデータ“0000”〜
“1111”の16種類のデータを順次コンパレータ３へ出力
する。コンパレータ３は、例えば４ビツトデイジタルコ
ンパレータで構成されており、その入力端子A1，A2，Ａ
3，A4には被変調データの４ビツトバイナリデータD1，D
2，D3，D4が各々入力され、入力端子B1，B2，Ｂ3，B4に
はカウンタ１のカウント出力Q1，Q2，Q3，Q4が各々入力
される。コンパレータ３は変調すべきデータ（A1，A2，
A3，A4）と時系列的に変化するカウンタ１の出力データ
（B1，B2，B3，B4）とを比較し、変調すべきデータのほ
うがカウンタ出力データよりも大きい（Ａ＞Ｂ）場合は
例えば「Ｈ」レベル信号を出力し、それ以外は「Ｌ」レ
ベル信号を出力する。このようにコンパレータ３で比較
をとることにより被変調データの大きさに対応した時間
（クロツク数）だけ「Ｈ」レベルになるパルス幅変調信
号が得られる。
秒以内、リツプル率を１％以内に抑えられるように設計
するためには、第１表および第７図からわかるように時
定数TDをTD＝１ミリ秒、サイクルタイムTCをTC＝40マイ
クロ秒以下にする必要がある。いま第８図に従来のパル
ス幅変調回路の一例を示し前記設計条件を満足し得るか
否かを調べてみる。第８図において１はカウンタ、例え
ば４ビツトバイナリカウンタである。このカウンタ１は
クロツク回路２から発生される一定周波数のクロツクパ
ルスを計数して４ビツトのバイナリデータ“0000”〜
“1111”の16種類のデータを順次コンパレータ３へ出力
する。コンパレータ３は、例えば４ビツトデイジタルコ
ンパレータで構成されており、その入力端子A1，A2，Ａ
3，A4には被変調データの４ビツトバイナリデータD1，D
2，D3，D4が各々入力され、入力端子B1，B2，Ｂ3，B4に
はカウンタ１のカウント出力Q1，Q2，Q3，Q4が各々入力
される。コンパレータ３は変調すべきデータ（A1，A2，
A3，A4）と時系列的に変化するカウンタ１の出力データ
（B1，B2，B3，B4）とを比較し、変調すべきデータのほ
うがカウンタ出力データよりも大きい（Ａ＞Ｂ）場合は
例えば「Ｈ」レベル信号を出力し、それ以外は「Ｌ」レ
ベル信号を出力する。このようにコンパレータ３で比較
をとることにより被変調データの大きさに対応した時間
（クロツク数）だけ「Ｈ」レベルになるパルス幅変調信
号が得られる。
D.発明が解決しようとする問題点 第８図のように構成された回路において、前述した伝搬
遅れTSを10ミリ秒以内、リツプル率を１％以内とする設
計条件において、例えば１／1000の分解能が必要なシス
テムではクロツク回路２のクロツク周波数を１（40μｓ
×１／1000）＝25MHzとしなければならない。しかしク
ロツクの安定性、回路の伝搬遅れの影響等を考慮する
と、クロツク周波数は1MHz程度までが限度であり、25MH
zの回路を実現することは非常に困難なことである。ま
た逆にクロツク周波数を１MHz，分解能を１／1000に設
定したとするとサイクルタイムTCはTC＝(1/1MHz)×1000
＝１ミル秒となり、このときの伝搬遅れTSを10ミリ秒以
内とすれば時定数TDがTD＝１ミリ秒であるからTD／TC＝
１となる。このためリツプル率は前記第１表からわかる
ように24.5％にもなつてしまう。そこで同一設計条件下
でリツプル率を１％以内にしようとすれば、第１表から
TD／TC＝25となることから時定数TD＝25×TC＝25ミリ秒
であり、伝搬遅れTS＝TD×10＝250ミリ秒にもなつてし
まう。
遅れTSを10ミリ秒以内、リツプル率を１％以内とする設
計条件において、例えば１／1000の分解能が必要なシス
テムではクロツク回路２のクロツク周波数を１（40μｓ
×１／1000）＝25MHzとしなければならない。しかしク
ロツクの安定性、回路の伝搬遅れの影響等を考慮する
と、クロツク周波数は1MHz程度までが限度であり、25MH
zの回路を実現することは非常に困難なことである。ま
た逆にクロツク周波数を１MHz，分解能を１／1000に設
定したとするとサイクルタイムTCはTC＝(1/1MHz)×1000
＝１ミル秒となり、このときの伝搬遅れTSを10ミリ秒以
内とすれば時定数TDがTD＝１ミリ秒であるからTD／TC＝
１となる。このためリツプル率は前記第１表からわかる
ように24.5％にもなつてしまう。そこで同一設計条件下
でリツプル率を１％以内にしようとすれば、第１表から
TD／TC＝25となることから時定数TD＝25×TC＝25ミリ秒
であり、伝搬遅れTS＝TD×10＝250ミリ秒にもなつてし
まう。
上記のように分解能，伝搬遅れ、リツプル率をすべて満
足する回路を実現することは困難であり、第８図のパル
ス幅変調回路の定数を変更しただけで分解能１／1000，
伝搬遅れ10ミリ秒，リツプル率１％以内という設計条件
を満たすことは不可能である。
足する回路を実現することは困難であり、第８図のパル
ス幅変調回路の定数を変更しただけで分解能１／1000，
伝搬遅れ10ミリ秒，リツプル率１％以内という設計条件
を満たすことは不可能である。
本発明は上記の点に鑑みてなされたもので、従来の回路
構成と同様の簡単な回路構成にて、復調時に発生するリ
ツプル率を低減できること、伝搬遅れを小さくできるこ
と、分解能を高くとれること等の条件を総て満足するパ
ルス幅変調回路を提供することを目的としている。
構成と同様の簡単な回路構成にて、復調時に発生するリ
ツプル率を低減できること、伝搬遅れを小さくできるこ
と、分解能を高くとれること等の条件を総て満足するパ
ルス幅変調回路を提供することを目的としている。
E.問題点を解決するための手段 本発明は、一定周波数のクロツクパルスを計数する計数
部と、この計数部の出力信号と変調すべきデイジタル入
力信号を比較する比較部とを備え、前記計数部の出力信
号のうち最上位ビツトから最下位ビツトに至る出力信号
を前記比較部の最下位ビツト入力端から最上位ビツト入
力端にかけて順次供給することを特徴としている。
部と、この計数部の出力信号と変調すべきデイジタル入
力信号を比較する比較部とを備え、前記計数部の出力信
号のうち最上位ビツトから最下位ビツトに至る出力信号
を前記比較部の最下位ビツト入力端から最上位ビツト入
力端にかけて順次供給することを特徴としている。
F.作用 上記のように構成された回路において、前記計数部の出
力信号のうち最上位ビツトから最下位ビツトに至る出力
信号は前記比較部の最下位ビツト入力端から最上位ビツ
ト入力端にかけて順次供給される。このため計数部の出
力信号が順次変化するにも拘らず比較部の入力信号は順
不同となる。これによつて比較部の出力信号は「Ｈ」レ
ベルと「Ｌ」レベルが１周期中に分散されたかたちとな
り、サイクルタイムが極めて小さなパルス幅変調信号が
得られる。
力信号のうち最上位ビツトから最下位ビツトに至る出力
信号は前記比較部の最下位ビツト入力端から最上位ビツ
ト入力端にかけて順次供給される。このため計数部の出
力信号が順次変化するにも拘らず比較部の入力信号は順
不同となる。これによつて比較部の出力信号は「Ｈ」レ
ベルと「Ｌ」レベルが１周期中に分散されたかたちとな
り、サイクルタイムが極めて小さなパルス幅変調信号が
得られる。
G.実施例 以下、図面を参照しながら本発明の一実施例を説明す
る。第１図において第８図と同一部分は同一符号を持つ
て示し、その説明は省略する。第１図の実施例において
は、変調されるデータが４ビツトである場合を例として
説明する。クロツク回路２は一定周波数のクロツクパル
スをカウンタ１に出力し、カウンタ１はクロツクパルス
の入力数を出力端子Q1，Q2，Q3，Q4から出力する。この
入力数ＱはＱ＝Q1＋Q2×２＋Q3×22＋Q4×23である。カ
ウンタ１の出力信号のうち最上位ビツトQ4から最下位ビ
ツトQ1までの出力信号は、コンパレータ３の最下位ビツ
ト入力端子B1から最上位ビツト入力端子B4に順次入力さ
れる。すなわち、Q4をB1に、Q3をB2に、Q2をB3に、Q1を
B4に各々接続している。コンパレータ３はカウンタ１か
ら供給されたデイジタル信号Ｂ（Ｂ＝B1＋B2×２＋B3×
22＋B4×23）と被変調データのデイズタル信号Ａ（Ａ＝
A1＋A2×２＋A3×22＋A4×23）を比較し、Ａ＞Ｂの場合
は「Ｈ」レベル信号を出力し、それ以外は「Ｌ」レベル
信号を出力する。
る。第１図において第８図と同一部分は同一符号を持つ
て示し、その説明は省略する。第１図の実施例において
は、変調されるデータが４ビツトである場合を例として
説明する。クロツク回路２は一定周波数のクロツクパル
スをカウンタ１に出力し、カウンタ１はクロツクパルス
の入力数を出力端子Q1，Q2，Q3，Q4から出力する。この
入力数ＱはＱ＝Q1＋Q2×２＋Q3×22＋Q4×23である。カ
ウンタ１の出力信号のうち最上位ビツトQ4から最下位ビ
ツトQ1までの出力信号は、コンパレータ３の最下位ビツ
ト入力端子B1から最上位ビツト入力端子B4に順次入力さ
れる。すなわち、Q4をB1に、Q3をB2に、Q2をB3に、Q1を
B4に各々接続している。コンパレータ３はカウンタ１か
ら供給されたデイジタル信号Ｂ（Ｂ＝B1＋B2×２＋B3×
22＋B4×23）と被変調データのデイズタル信号Ａ（Ａ＝
A1＋A2×２＋A3×22＋A4×23）を比較し、Ａ＞Ｂの場合
は「Ｈ」レベル信号を出力し、それ以外は「Ｌ」レベル
信号を出力する。
次に上記のように構成された回路の動作を述べる。カウ
ンタ１の出力Ｑはクロツクパルスの入力に対応して0000
(2)＝0(10)から1111(2)＝15(10)までの値を順次更新す
るが、これに対応するコンパレータ３の入力Ｂは、カウ
ンタ１の端子Ｑとは逆の順序に接続されているため次の
第２表のように別の値を示す。
ンタ１の出力Ｑはクロツクパルスの入力に対応して0000
(2)＝0(10)から1111(2)＝15(10)までの値を順次更新す
るが、これに対応するコンパレータ３の入力Ｂは、カウ
ンタ１の端子Ｑとは逆の順序に接続されているため次の
第２表のように別の値を示す。
従来のパルス幅変調回路、例えば第８図の回路ではカウ
ンタ１の出力Ｑの変化に応じてコンパレータ３の入力Ｂ
が０から15まで順番に変化するが、本発明の第１図回路
では上記第２表の如く入力Ｂが０から15になるまでの順
番が適当に分散されている。すなわち０の次が８（０と
15の中間）、８の次が４（８と０の中間）、４の次が12
（８と15の中間）といつた順番に変化する。このような
コンパレータ３の入力Ｂの変化を時系列的なグラフで表
わすと第２図のように示される。この第２図は横軸に１
周期の時間変化を示し、縦軸にコンパレータ３の入力Ｂ
を示している。第２図によれば、クロツクパルスの入力
数の変化に対応してコンパレータ３の入力Ｂの値が適当
に分散されているのが理解できる。次に第２図に示され
るようなコンパレータ３の入力Ｂと、被変調データの入
力Ａと、それら信号ＡとＢがＡ＞Ｂであるときの出力信
号とを第３図(a)，(b)に示す。第３図(a)において、横
軸は１周期の時間変化を示し、グラフの実線はコンパレ
ータ３の入力Ｂを示し、破線はコンパレータ３の入力Ａ
が例えばＡ＝８であることを示している。また第３図
(b)はコンパレータ３の入力ＡがＡ＝８である場合の出
力信号を示している。すなわちコンパレータ３は第３図
(a)の破線が実線で示すグラフよりも上にあるとき（Ａ
＞Ｂの関係にあるとき）だけ第３図(b)の如く「Ｈ」レ
ベル信号を出力し、それ以外のときは「Ｌ」レベル信号
を出力する。このようにしてコンパレータ３の入力信号
Ａと入力信号Ｂを比較して得られるパルス幅変調信号
（コンパレータ３の出力信号）を第４図(a)，(b)におい
て従来のパルス幅変調回路によつて得られるパルス幅変
調信号と比較してみる。第４図(a)は本発明の第１図回
路によつて得られるパルス幅変調信号であり、被変調入
力データ(A)がＡ＝１，Ａ＝４，Ａ＝８，Ａ＝12の場合
を各々示している。第４図(b)は従来の回路によつて得
られるパルス幅変調信号であり、被変調入力データ(A)
がＡ＝１，Ａ＝４，Ａ＝８，Ａ＝12の場合を各々示して
いる。第４図(a)，(b)によれば第４図(b)の信号波形が
１周期中に「Ｈ」レベルと「Ｌ」レベルが片寄つて存在
するのに対し、第４図(a)の信号波形は１周期中に
「Ｈ」レベルと「Ｌ」レベルが規則正しく分散されてい
ることが理解できる。また、「Ｈ」レベルである時間と
「Ｌ」レベルである時間が何クロツク分連続して現われ
るかという面からみると、従来回路による変調信号（第
４図(b)は「Ｈ」レベルと「Ｌ」レベルの時間が各々１
〜数クロツク分ずつ存在するのに対し、本発明による変
調信号（第４図(a)）は「Ｈ」レベル，「Ｌ」レベルの
うちいずれか一方のみは１〜数クロツク分ずつ存在する
が、他方は必ず１クロツクで反転している。このことは
第４図(a)の信号を低域ろ波器で平滑化した時のリツプ
ルが前記１クロツク分のパルスのみに影響されることを
意味し、すなわちリツプル含有率を計算する際のサイク
ルタイムTCを等価的に２クロツク分とすることができる
ことになる。
ンタ１の出力Ｑの変化に応じてコンパレータ３の入力Ｂ
が０から15まで順番に変化するが、本発明の第１図回路
では上記第２表の如く入力Ｂが０から15になるまでの順
番が適当に分散されている。すなわち０の次が８（０と
15の中間）、８の次が４（８と０の中間）、４の次が12
（８と15の中間）といつた順番に変化する。このような
コンパレータ３の入力Ｂの変化を時系列的なグラフで表
わすと第２図のように示される。この第２図は横軸に１
周期の時間変化を示し、縦軸にコンパレータ３の入力Ｂ
を示している。第２図によれば、クロツクパルスの入力
数の変化に対応してコンパレータ３の入力Ｂの値が適当
に分散されているのが理解できる。次に第２図に示され
るようなコンパレータ３の入力Ｂと、被変調データの入
力Ａと、それら信号ＡとＢがＡ＞Ｂであるときの出力信
号とを第３図(a)，(b)に示す。第３図(a)において、横
軸は１周期の時間変化を示し、グラフの実線はコンパレ
ータ３の入力Ｂを示し、破線はコンパレータ３の入力Ａ
が例えばＡ＝８であることを示している。また第３図
(b)はコンパレータ３の入力ＡがＡ＝８である場合の出
力信号を示している。すなわちコンパレータ３は第３図
(a)の破線が実線で示すグラフよりも上にあるとき（Ａ
＞Ｂの関係にあるとき）だけ第３図(b)の如く「Ｈ」レ
ベル信号を出力し、それ以外のときは「Ｌ」レベル信号
を出力する。このようにしてコンパレータ３の入力信号
Ａと入力信号Ｂを比較して得られるパルス幅変調信号
（コンパレータ３の出力信号）を第４図(a)，(b)におい
て従来のパルス幅変調回路によつて得られるパルス幅変
調信号と比較してみる。第４図(a)は本発明の第１図回
路によつて得られるパルス幅変調信号であり、被変調入
力データ(A)がＡ＝１，Ａ＝４，Ａ＝８，Ａ＝12の場合
を各々示している。第４図(b)は従来の回路によつて得
られるパルス幅変調信号であり、被変調入力データ(A)
がＡ＝１，Ａ＝４，Ａ＝８，Ａ＝12の場合を各々示して
いる。第４図(a)，(b)によれば第４図(b)の信号波形が
１周期中に「Ｈ」レベルと「Ｌ」レベルが片寄つて存在
するのに対し、第４図(a)の信号波形は１周期中に
「Ｈ」レベルと「Ｌ」レベルが規則正しく分散されてい
ることが理解できる。また、「Ｈ」レベルである時間と
「Ｌ」レベルである時間が何クロツク分連続して現われ
るかという面からみると、従来回路による変調信号（第
４図(b)は「Ｈ」レベルと「Ｌ」レベルの時間が各々１
〜数クロツク分ずつ存在するのに対し、本発明による変
調信号（第４図(a)）は「Ｈ」レベル，「Ｌ」レベルの
うちいずれか一方のみは１〜数クロツク分ずつ存在する
が、他方は必ず１クロツクで反転している。このことは
第４図(a)の信号を低域ろ波器で平滑化した時のリツプ
ルが前記１クロツク分のパルスのみに影響されることを
意味し、すなわちリツプル含有率を計算する際のサイク
ルタイムTCを等価的に２クロツク分とすることができる
ことになる。
ここで本発明の第１図回路によつて得られたパルス幅変
調回路を復調した場合に伝搬遅れTSを10ミリ秒以内、リ
ツプル率を１％以内に抑えることできるか否かを調べて
見る。まず前記のような条件を満たすには前述した第１
表および第７図からわかるように時定数TDをTD＝１ミリ
秒、サイクルタイムTCをTC＝40マイクロ秒以下にする必
要がある。この点においては前記第４図(a)の説明で述
べたようにサイクルタイムTCを等価的に２クロツク分と
することができるため、分解能に拘らずクロツク周波数
を１／（40マイクロ秒／２）＝50KHzとすれば良い。こ
のためクロツクの安定性，回路の伝搬遅れの影響等の問
題を残すことなく回路を実現することができる。また１
／1000の分解能を実現しようとする場合、クロツク周波
数は１／（１ミリ秒×１／1000）＝１MHzとなり実現可
能である。このときTD／TCは１ミリ秒／（１／1MHz×
２）＝500となり、第１表から明らかなようにリツプル
含有率は０．３％以下に抑制されるので、前記設計条件
を充分に満足することができる。
調回路を復調した場合に伝搬遅れTSを10ミリ秒以内、リ
ツプル率を１％以内に抑えることできるか否かを調べて
見る。まず前記のような条件を満たすには前述した第１
表および第７図からわかるように時定数TDをTD＝１ミリ
秒、サイクルタイムTCをTC＝40マイクロ秒以下にする必
要がある。この点においては前記第４図(a)の説明で述
べたようにサイクルタイムTCを等価的に２クロツク分と
することができるため、分解能に拘らずクロツク周波数
を１／（40マイクロ秒／２）＝50KHzとすれば良い。こ
のためクロツクの安定性，回路の伝搬遅れの影響等の問
題を残すことなく回路を実現することができる。また１
／1000の分解能を実現しようとする場合、クロツク周波
数は１／（１ミリ秒×１／1000）＝１MHzとなり実現可
能である。このときTD／TCは１ミリ秒／（１／1MHz×
２）＝500となり、第１表から明らかなようにリツプル
含有率は０．３％以下に抑制されるので、前記設計条件
を充分に満足することができる。
H.発明の効果 以上のように本発明によれば次のような効果が得られ
る。
る。
(1)本発明の回路によるパルス幅変調信号は１周期内に
パルスを分散したかたちとなり、復調時に発生するリツ
プル率を低減することができる。具体的には従来回路で
は24.5％のリツプル率であつたが本発明の回路では０．
３％以下に抑制することができる。
パルスを分散したかたちとなり、復調時に発生するリツ
プル率を低減することができる。具体的には従来回路で
は24.5％のリツプル率であつたが本発明の回路では０．
３％以下に抑制することができる。
(2)従来の回路では、復調時に発生するリツプル率を低
減できること、伝搬遅れを小さくできること、分解能を
高くとれること等の条件を満足できなかつたが、本発明
の回路によればそれら総ての条件を満足することができ
る。
減できること、伝搬遅れを小さくできること、分解能を
高くとれること等の条件を満足できなかつたが、本発明
の回路によればそれら総ての条件を満足することができ
る。
(3)クロツク回路，カウンタおよびコンパレータから成
る簡単な回路で構成することができる。
る簡単な回路で構成することができる。
第１図〜第４図(a)はともに本発明の一実施例を示し、
第１図は回路図、第２図および第３図(a)，(b)はともに
動作を説明するためのグラフ、第４図(a)は本発明の回
路による出力信号波形図、第４図(b)は従来回路による
出力信号波形図、第５図はパルス幅変調方式を説明する
為の信号波形図、第６図は低域ろ波器の一例を示す回路
図、第７図(a)，(b)はパルス幅変調信号とその復調時の
信号を説明する為の信号波形図、第８図は従来のパルス
幅変調回路の一例を示す回路図である。 １……カウンタ、２……クロツク回路、３……コンパレ
ータ。
第１図は回路図、第２図および第３図(a)，(b)はともに
動作を説明するためのグラフ、第４図(a)は本発明の回
路による出力信号波形図、第４図(b)は従来回路による
出力信号波形図、第５図はパルス幅変調方式を説明する
為の信号波形図、第６図は低域ろ波器の一例を示す回路
図、第７図(a)，(b)はパルス幅変調信号とその復調時の
信号を説明する為の信号波形図、第８図は従来のパルス
幅変調回路の一例を示す回路図である。 １……カウンタ、２……クロツク回路、３……コンパレ
ータ。
Claims (1)
- 【請求項１】一定周波数のクロツクパルスを計数する計
数部と、この計数部の出力信号と変調すべきデイジタル
入力信号を比較する比較部とを備え、前記計数部の出力
信号のうち最上位ビツトから最下位ビツトに至る出力信
号を前記比較部の最下位ビツト入力端から最上位ビツト
入力端にかけて順次供給することを特徴とするパルス幅
変調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60132480A JPH0652863B2 (ja) | 1985-06-18 | 1985-06-18 | パルス幅変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60132480A JPH0652863B2 (ja) | 1985-06-18 | 1985-06-18 | パルス幅変調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61289719A JPS61289719A (ja) | 1986-12-19 |
| JPH0652863B2 true JPH0652863B2 (ja) | 1994-07-06 |
Family
ID=15082357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60132480A Expired - Lifetime JPH0652863B2 (ja) | 1985-06-18 | 1985-06-18 | パルス幅変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0652863B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2797415B2 (ja) * | 1989-04-27 | 1998-09-17 | 日本電気株式会社 | パルス幅変調装置 |
| KR100390384B1 (ko) * | 2001-02-09 | 2003-07-07 | 주식회사 엘리코파워 | 펄스 분산기법을 이용한 펄스폭 변조기 및 임의 주파수발생기 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57155834A (en) * | 1981-03-23 | 1982-09-27 | Toshiba Corp | Digital-to-analog converting circuit |
-
1985
- 1985-06-18 JP JP60132480A patent/JPH0652863B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57155834A (en) * | 1981-03-23 | 1982-09-27 | Toshiba Corp | Digital-to-analog converting circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61289719A (ja) | 1986-12-19 |
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