JPH01254025A

JPH01254025A - 波形エンコーダ及びデコーダ装置

Info

Publication number: JPH01254025A
Application number: JP1046707A
Authority: JP
Inventors: David J Mccabe; デイビット　ジェームス　マッコウブ
Original assignee: Shaye Communications Ltd
Current assignee: Shaye Communications Ltd
Priority date: 1988-03-01
Filing date: 1989-03-01
Publication date: 1989-10-11
Also published as: EP0331441A3; FI890921A0; EP0331441A2; US4996696A; GB8804811D0; NO890781D0; FI890921A; NO890781L

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明は、波形エンコーダ及びデコーダ装置、即ちコ
ーデックに関する。

波形エンコーダ及びデコーダ装置の一般的な一形式を添
付する図面の第１図に示す。波形エンコーダ及びデコー
ダ装置はローカル・エンコーダｌを備えている。このロ
ーカル・エンコーダｌは、符号化されるべき波形、例え
ば音声波形が印加される入力端子２と、無線即ち赤外線
リンク、又は導線若しくは光リンク等からなる伝送路４
に接続された出力端子３とを有する。出力端子３の出力
データはディジタル・データ・ストリームの形式をなす
。遠端において、リモート・デコーダ５は、その出力端
子６にディジタル・データ・ストリームを復号化してロ
ーカル・エンコーダ１の入力端子２の入力信号を予測し
た予測信号を発生する。

ローカル・エンコーダ１はローカル・デコーダ７を備え
ている。このローカル・デコーダ７は、リモート・デコ
ーダ５と同一であり、出力ディジタル・データ・ストリ
ームから入力端子２の入力信号を予測した予測信号を再
構築する働きをする。これらの信号は、共に同一データ
として機能するので、伝送誤りがなければ、ローカル・
デコーダ７の出力はリモート・デコーダ５の出力と同一
となる。引算回路８はローカル・デコーダ７により再構
築された予測信号を実際の入力信号と組み合わせる。引
算回路８から構成される装置信号は量子化回路９に転送
される。量子化回路９は、引算回路８実際の入力信号と
予測信号と比較してディジタル・ワードを出力する。こ
のディジタル・ワードは、ローカル・デコーダ７に印加
されたときに予測信号と実際の入力信号との間の差を減
少させる形式のものである。前述のように、リモート・
デコーダ５は、ローカル・デコーダ７と同一であり、同
一ディジタル信号について動作し、入力端子２の入力信
号を予測した信号を出力端子６から送出する。

第１図に示す型式の複合装置では、量子化回路９及びリ
モート・デコーダ５を共に適応させたもの（可変フィー
ドバック・ループ利得）でもよく、出力データとして多
数ビットの複数ワード形式でもよい。

添付する図面のうちの第２図は、いわゆるデルタ変調装
置を示す。このデルタ変調装置は第１図に示す概要装置
の最も簡単と思われる実施例である。第２図の構成にお
いて、引算回路８は比較器１０の形式をなし、比較器１
０から誤差の符号に対応する１データ・ビットが出力さ
れる。このデータ・ビットは量子化回路９によりサンプ
リングされる。量子化回路９はＤ型フリップ・フロップ
１１の形式をなす。サンプリング速度は線１２を介して
Ｄ型フリップ・フロップ１１に印加されるシステム・ク
ロック信号により決定される。ローカル・デコーダ７は
積分回路１３の形式をなす。積分回路１３は出力端子３
のディジタル・データ・ストリームにより駆動されてい
る。このフィードバック、・ループは、入力端子２の実
際の入力信号が予測信号より大きいために負の誤差信号
を発生するときには論理レベル１ビツトを出力して積分
回路１３の出力を正方向へ立ち上がらせ、これによって
誤差を減少させるように構成されている。実際の入力信
号が予測信号より小さいときは、その逆となる。従って
、線１４の予測信号は入力端子２の入力信号を追跡する
ことになる。この追跡の様子を第３図Ａに示す。第３図
Ａにおいて、点線は入力信号、例えば音声信号を示し、
また実線は積分回路１３から出力される予測信号を表わ
す。第３図Ｂは線１２のクロック信号を表わし、第３図
Ｃは出力端子３に対するＤ型フリップ・フロップ１１か
ら出力されるディジタル・データ・ストリームを示す。

リモート・デコーダ５は積分回路１３と同一の積分回路
１５により実現される。従って、ここでも（かつ伝送誤
りがない限り）、出力端子６の出力信号は、線１４の出
力信号即ち第３図Ａの実線と同一となる。

単純な型式のエンコーダには種々の問題がある。そのう
ちの２つを添付する図面のうちの第４図及び第５図を参
照して説明する。第４図Ａに示す問題は、デルタ勾配過
負荷として知られているものであり、符号化している信
号（点線より、示す。）の一区間の変化が積分回路１３
にとって速過ぎるので、第４図Ａの矢印により示す誤差
が累積する結果となっている。対応するデータ・ストリ
ーム信号を第４図Ｂに示す。第５図Ａに示す問題はデル
タ・アイドル・パターンとして知られており、入力信号
（点線）の振幅が小さな振幅、例えば積分回路１３の出
力信号のステップ以下となる静止信号となるときに発生
する。これらの条件において、積分回路１３の出力信号
は、入力信号を追跡するように各クロック・パルスで方
向を変、更し、線１４上で三角波状の出力信号（実線）
となる。出力データ・ストリーム信号（第４図Ｂ）の１
０１０１０・・・のパターンはアイドル・パターンとし
て知られている。第５図Ａから、出力信号は入力信号と
比較すると、全体的に間違ったものとなっていることが
解る。

第２図に示す単純な装置では、比較的に小さな範囲に制
限された入力信号の振幅（良好な符号化が達成される場
合に、アイドル・パターンより大、かつ勾配過負荷より
小）のみが存在する。添付する図面の第６図は入力信号
の振幅に対する信号対雑音比を示す。左側の傾斜はアイ
ドル・パターン雑音による低下を表わし、右側の傾斜は
勾配過負荷による低下を表わしている。その結果の受け
入れ可能なダイナミック・レンジは実際の音声符号化に
は狭す過ぎる。

第７図は第２図に示す基本的なデルタ変調エンコーダの
ダイナミック・レンジを改良する公知のシステム設計を
示す。第７図にはローカル・エンコーダ１のみを示し、
前述のように、ローカル・デコーダ７と同一の他のエン
コーダを伝送路４の遠端にも設けていると仮定している
ことに注意すべきである。

第７図の構成において、積分回路１３の入力は可変係数
により掛算されるので、積分回路１３は可変スルー・レ
ートを示し、フィードバック・ループは可変利得を示す
。この可変係数は入力信号の振幅に従って調整される。

即ち、大入力信号には係数が太き（なり、かつ高、いス
ルー・レートとなる。これによって、積分回路１３の出
力を入力信号に更に密接に追従させる。さもなければ、
この入力信号により勾配過負荷となってしまう。

小入力信号では、係数が小さ（、スルー・レートを低下
させる。これがアイドル・パターンの存在で積分回路１
３の出力信号の振幅を減少させるように働く。これらの
影響はダイナミック・レンジを改善する。

リモート・デコーダ３が入力信号を正確に再生できるよ
うにするために、これらのスルー・レートの変更情報は
、出力端子３から出力されるビット・ストリームによら
なければならない。これを達成するために、シフト・レ
ジスタ１６を用いてＤ型フリップ・フロップ１１から出
力されるデータ・ビットをカウントさせる。シフト・レ
ジスタ１６のクロック入力には線１２のシステム・クロ
ック信号が印加される。シフト・レジスタ１６の出力に
は３つのゲート１７．１８．１９が接続され、連続する
同一の４ビツト（全てＯ又は全て１）がＤ型フリップ・
フロップ１１から出力されるのを検出するように構成さ
れている。これは、勾配過負荷条件を表わすものである
（第４図Ｂを参照すること）。ゲート１９の出力はコン
デンサＣ１及び抵抗Ｒ１からなるＣＲ回路網に人力され
る。こＯＣＲ回路網はスルー・レートを制御するために
用いられる電圧を発生している。この電圧は、アナログ
掛算器２０により得られる。アナログ掛算器２０は、コ
ンデンサＣ１の電圧をＤ型フリップ・フロップ１１の出
力と掛算して積分回路１３のスルー・レートを設定する
出力電圧を発生する。

勾配過負荷でないときは、コンデンサＣ１がある最小電
圧まで放電するので、積分回路１３の最小スルー・レー
トが設定される。この回路には、音声の特性に一致させ
るために、利得を急速に低下させたり、緩やかに低下さ
せたりする図示なしの手段がしばしば付加される。

第７図に示す回路が有する主な問題は、アナログ掛算器
２０により実現するのが困難であり、またアナログ回路
では部品の許容誤差のような変動より影響を受けること
である。その結果、遠端に同一のデコーダを設けるのが
非常に困難となり、従ってシステムの誤り原因となる。

この発明は、完全にディジタル部品により可変勾配デル
タ変調システムを実現することにより、前記問題を除去
することを目的としている。この発明の波形エンコーダ
により前記問題の除去な達成するために、フィードバッ
ク・ループにおける所要利得の変更をフィードバック信
号のパルス幅変調により達成している。

この発明の実施例において、エンコーダは、復号化され
るべきアナログ入力信号と入力信号の予測を表わす予測
信号とを比較する比較器と、前記比較の出力なディジタ
ル化してアナログ入力信号を表わすディジタル出力信号
を得るディジタル化手段と、前記ディジタル化手段に接
続されて前記ディジタル出力信号から前記予測信号を発
生する可変利得フィードバック手段とを備え、前記可変
利得フィードバック手段は前記ディジタル出力信号を選
択的にゲートさせるように動作するゲート手段と、前記
ゲート手段のゲート出力を受け取って前記入力信号の予
測を表わすアナログ信号に変換するフィルタ手段と、前
記ディジタル化手段に接続されて前記ディジタル出力信
号の予め定めた特性により幅が検出される対象のパルス
を発生するように動作するパルス幅発生手段と、前記ゲ
ート手段のエネーブル時間を制御するために前記ゲ−ト
手段の制御端子に前記可変幅のパルスを印加して前記フ
ィードバックの利得を変化させる手段と備えている。

好ましいものとして、前記パルス幅発生手段は、ディジ
タル出力信号の所望の特性を検出する検出手段と、前記
検出手段から受け取った情報に従って上下に適当に変更
可能なディジタル形式の値を保持する状態機械即ちカウ
ンタと、前記ゲート手段に入力する制御パルス信号を発
生するパルス幅発生器とを備え、前記制御パルス信号の
パルス幅は前記状態機械に保持されている変更可能なデ
ィジタル形式の値から独立している。

好ましいものとして、前記検出手段は、前記実際の信号
からずれて、前記ディジタル出力信号において予め定め
た数で連続する同一ビット、例えば４ビツトが発生する
ことにより示されたときを検出する勾配過負荷検出器を
備えている。好ましいものとして、前記ディジタル化手
段は、前記アナログ入力信号における低振幅レベルを検
出し、ループ・ゲインを低下させて補償させるアイドル
・パターン検出器も備えている。次の条件のときに利得
を低下させることができる。

（ａ）利得を増加又は低下させる勾配過負荷の表示が最
後に発生してから（いずれが最後になっても）、選択し
たビット数期間が経過したとき。これは、第７図に示す
従来装置における抵抗Ｒ１及びコンデンサＣ１の作用を
ディジタル的に軽減させる。又は、（ｂ）利得を増加又は低下させるために必要とする連続
的なｌ又は０よりも短い連続的なｌ又は０が最後に発生
してから（いずれが最後であっても）、選択したビット
数期間が経過したとき。短いシーケンスを用いたときの
利点は、利得が長いシーケンスのときよりも高い頻度で
利得を保持することができることである。このシーケン
スの長さとして２を選択したときは、選択したビット数
のアイドル・パターン（交播する複数ビット）を検出す
ることと等価である。

例えば、最後の４ビツトが同一であったときはその装置
の利得を増加させることができ、また６ビツトについて
同一の２ビツトが発生しなかったとき、即ち前の低下事
象が発生したときは利得を低下させることができる。

入力レベルが変動しても一定の信号対雑音比を保持する
ために、各増加の前後で利得の比を生起し得る利得値の
全範囲に亙って一定にすることが好ましい。これは、各
事象で現在利得の一定部分を加算することにより達成さ
れる。

利得：；利得＋（利得／８）一定部分を引算する低下事象にも同一のことが成立する
。増加及び低下のときはこの一定部分を同一にする必要
はない。

一方、伝送誤りが存在する際の安定性を改善するために
、前述した一定部分を加算又は引算することと共に、増
加及び低下の両事象のときに小さな一定値を加算するこ
とが好ましい。これによって、利得を高く保つために、
低い利得状態の場合よりも頻繁に利得増加事象を必要と
するようにしている。

例えば、利得の増加毎に、利得：＝利得＋（利得／８）＋１また、利得の低下毎に、利得二二利得−（利得／１６）＋１の式により利得を再計算ことができる。

この発明の好ましい実施例においては、前記ゲート手段
がトライステート・ゲートの形式を取り、そのイネーブ
ル・モードはパルス幅発生器によりパルス幅が変調され
ている。

また、従来技術において用いられていた積分回路の代り
に、ＣＲコロ−パス・フィルタ回路網としてフィルタ手
段を用いる。しかし、通常の積分回路を用いることもで
きる。

特に、ＣＲ回路網を用いたときに発生する問題として、
比較器の直流動作点がゲート手段の切換により乱れるこ
とである。これは、入力信号のレベルとして直流動作点
が変動して、音声信号とと共に聴こえる「サンブス（ｔ
ｈｕｍｐｓ）　Ｊを発生させる。このような問題を解決
するために、この発明の実施例では、ディジタル化手段
から比較器の入力に並行する２つのフィードバック・ル
ープが設けられている。その第１は、符号化している音
声周波数を通過させるように設計されると共に、前記予
測信号を発生して、前記比較器に印加するように動作す
る利得適合機能を備えた交流結合ループである。その第
２は音声周波数にわずかしか影響を与えず、かつ利得機
能をもたないロー・バス・ループであり、単にバイアス
・レベルを正しく設定するように動作する。

この発明をよ（理解するために、この発明の一実施例を
添付する図を参照して説明しよう。

第８図を参照すると、線２１を介するエンコーダのフィ
ードバック信号をパルス幅変調することにより、利得を
変化させている。積分回路１３は２極ＣＲ回路網２２に
より置換されている。２極ＣＲ回路網２２はロー・パス
・フィルタとして機能するものであり、線１４を介して
比較器１０の入力の予測信号を再構築するように動作す
る。線２１のフィードバック信号は、トライステート・
ゲート２３を介して２極ＣＲ回路網２２に人力される。

トライステート・ゲート２３は線２１のフィードバック
信号をサンプリングして２極ＣＲ回路網２２に入力する
ように動作する。このサンプリングの期間は線２４のゲ
ート制御入力のパルスの幅により制御されている。これ
は、Ｄ型フリップ・フロップ１１の出力から見た入力信
号の特性により制御されている。トライステート・ゲー
ト２３のエネーブル期間は低利得で短（、高利得で長い
。これによって、２極ＣＲ回路網２２に流れ込む電流量
、即ちステップの幅を制御している。

第７図の構成のように、Ｄ型フリップ・フロップ１１の
出力に同一の４ビツトを検出したときは、利得を増加さ
せる。Ｄ型フリップ・フロップ１１の出力から予め定め
た長さのアイドル・パターンを検出したときは、利得を
低下させる。これを達成するために、第８図のエンコー
ダは勾配過負荷検出器２５及びアイドル・パターン検出
器２６を備えている。両者は線１２のシステム・クロッ
ク信号により制御され、Ｄ型フリップ・フロップ１１の
出力にそれぞれの入力を接続している。トライステート
・ゲート２３のイネーブル時間を制御するために用いら
れる利得係数は、ディジタル状態機械２７に保持される
。更に、ディジタル状態機械２７はパルス幅発生器２８
を制御する。両者は！１１２のシステム・クロック信号
により制御されている。パルス幅発生器２８は線５０を
介してパルス幅クロック信号を入力している。

ディジタル状態機械２７はデータ・バス２９にディジタ
ル利得値を送出している。このディジタル利得値は、パ
ルス幅発生器２８によりパルス幅信号に変換されて線２
４に送出され、トライステート・ゲート２３を制御して
いる。データ・バス２９のディジタル利得値は、以下で
詳細に説明するが、勾配過負荷検出器２５．２６からの
出力により制御されている。

第８図に示すエンコーダの実際的な問題として、トライ
ステート・ゲート２３の実効インピーダンスが発生した
パルス幅に逆比例するということがある。比較器１０が
かなりのバイアス電流を流すときは、直流動作点は入力
レベルと共に変化し、従って利得が変化する。この結果
、音声信号と共に「サンプ」が聞えてしまう。これを解
決するために、第９図に示す構造を採用してもよい。

この構成では、並行な２つのループを用いる。即ち、音
声波形を符号化するために先に説明したものと同一の交
流結合ループと、利得を変化させることなく、正しいバ
イアス・レベルを設定するロー・パス・フィルタとを用
いる。このロー・パス・フィルタはフィードバック経路
Ｒ１、Ｃ１、Ｒ２及びＲ３、Ｃ２、Ｒ４により形成され
る。これらは、音声帯域では殆ど応答しない十分に大き
な時定数が得られる定数値を有する。トライステート・
ゲート２３の出力はコンデンサＣ５により絶縁されてお
り、バイアスに影響を与えることはない。抵抗Ｒ５、Ｒ
６及びコンデンサＣ３、Ｃ４は再構築フィルタ回路網、
即ち２極ＣＲ回路網２２を形成する。

入力端子２には、直流遮断用のリモート・デコーダ５が
接続されている。

ここで、第１０図を参照して、第８図のエンコーダの動
作を更に詳細に説明しよう。この第１０図に示す回路の
設計パラメータは、以下のようである。これらは、単な
る例であることを理解すべぎである。

出力データ速度　　　　　３２　ＫＢｉｔ／ｓ利得獲得
範囲　　　　　　１９２：１利得増加アルゴリズム　　連続する同一の４ビツトの利
得：・利得１１．２５＋１最大利得】９１（パルス幅＝１９２）利得低下アルゴリズム　　４ビツトのアイドル・パター
ン、非連続利得：＝　０．７５−１パルス幅クロック周波数　７．２ＭＨｚブロック図の右
端の回路には勾配過負荷検出器２５及びアイドル・パタ
ーン検出器２６が含まれている。Ｄ型フリップ・フロッ
プ１１からのフィードバック信号は３ビツトシフト・レ
ジスタ３０に人力される。３ビツトのシフト・レジスタ
３０は、このフィードバック信号の入力を含め、前の４
ビツトを利用できるようにしている。ゲート３１．３２
．３３はシフト・レジスタ３０の出力を受け取り、これ
らの４ビツトが全て同一の場合、即ち全て０又は全てｌ
の場合を復号化する。

前述のように、同一の４ビツトが検出されたときは、ゲ
ー１３３がハイ・レベルとなる勾配過負荷信号を出力す
る。アイドル・パターンはシフト・レジスタ３０の出力
に接続されているゲート３４により検出される。前の２
ビツトが同一のときは、ゲート３４は論理レベル１を出
力し、これによってカウンタ３５をリセット状態に保持
し、かつそのカウントをＯにする。前の２ビツトが異な
るときは、カウンタ３５は線１２を介する次のシステム
・クロック信号の正方向の遷移でカウント・アップする
ことができる。交播する４ビツトがＤ型フリップ・フロ
ップ１１から出力されたときは、カウンタ３５はその最
終カウントの３になり、カウンタ３５の出力に接続され
ているゲート３６はハイ・レベルになる。ゲート３６は
１クロ。

ツク期間ハイ・レベルを保持し、アイドル・パターンで
あることを表わす。これらのビットが交播し続けると、
カウンタ３５は反復して０から３に戻り、連続してアイ
ドル・パターンを表わす。ゲート３６の出力はカウント
中に論理レベル”θパに復帰する。

２つの表示の間の差、即ち連続する同一の８ビツトは、
勾配過負荷を最後の５ビツトについて表示させ、一方交
播する８ビツトは２つのアイドル表示（第４ビツト及び
第８ビツトにおいて）のみを表示させることに注意すべ
きである。これは、所望により利得の増加を低下の場合
よりも速く発生させる。勾配過負荷信号及びアイドル・
パターン信号は図の右下に示すディジタル状態機械２７
に保持されている利得値を制御する。

ディジタル状態機械２７から出力される利得はラッチ３
７に保持された８ビツト数により表わされる。このラッ
チ３７は線１２のシステム・クロック信号により駆動さ
れるので、データ・バス２９に出力された利得値は各ク
ロック・ビットによりリフレッシュされる。通常、この
利得値はビット間で変化しない。しかし、勾配過負荷は
高い値を出力させ、アイドル・パターンは低い値を出力
させる。利得値は範囲０〜１９１内となるように拘束さ
れ、パルス幅が範囲０〜１９１のパルス幅期間だけトラ
イステート・ゲート２３を制御するものとなる。

利得値の操作はゲート回路３８及び加算器３９により行
なわれる。勾配過負荷検出器２５及びアイドル・パター
ン検出器２６の出力は、ゲート４０の各入力に印加され
る。勾配過負荷信号もアイドル・パターン信号も付勢さ
れていないときは、ゲート４０の出力はハイ・レベルで
あり、ゲート回路３８は加算器３９に論理レベル０を出
力する。これにより、加算器３９は現在利得値に０を加
算するので、利得値は変更されない。勾配過負荷信号が
付勢されたときは、ゲート３６の出力はロー・レベルと
なり、ゲート４０の出力もロー・レベルとなる。これら
の条件においては、ゲート回路３８のセット入力及び相
補入力が共にロー・レベルとなる。また、加算器３９の
入力は利得値を表わしているが、ビットがそれらの通常
位置から右ヘシフトされて、４により割算された利得値
を表わようにしている。ゲート３３の出力は加算器３９
のキャリー人力に印加されている。

従って、勾配過負荷信号が検出されたときは、キャリー
人力はハイ・レベルになるので、その出力は必要に応じ
て（利得＋利得／４＋１）即ち（利得＄１．２５＋１）
となる。

アイドル・パターンを検出したときは、ゲート３６の出
力はハイ・レベルとなり、ゲート回路３８は前述のシフ
ト処理によりビットの補正をし、２最上位ビットを１に
セットさせる。次いで、これが利得値に加算され、実質
的に利得から（利得／４＋１）を引算して（０，７５１
利得−１）を出力する。

追加の＋１及び−１は、ディジタル状態機械２７が利得
値が４以下となったときに、「遅れ」となるのを防止す
るものである。この場合に、利得／４は０であるから、
増加も低下もしない。このようなことをディジタル状態
機械２７のビットを増加させることにより、防止するこ
ともできる。上位の１のみがパルス幅に影響するが、全
て演算論理処理に用いられる。

ゲート４１は加算器３９の出力に接続されており、範囲
外れの結果を検出する。ゲート４１の出力は更にゲート
４２．４３に入力として印加される。ゲート４２．４３
の他方の入力はそれぞれゲート３６．３３の出力に接続
されている。ゲート４２．４３の出力はゲート回路４４
のセット入力にそれぞれ印加されている。ゲート回路４
４の主入力には加算器３９の出力が８ビツトのデータ・
バス２９を介して印加される。

ゲート回路４４及びゲート４１〜４３は加算器３９の加
算結果が０〜１９１の有効範囲内となるように動作する
。ゲート４２は、ゲート４１により検出された範囲外れ
の結果が利得低下（アイドル・パターンに対応する。）
を原因としていたときを検出し、その出力を論理レベル
０にセットする。同様に、ゲート４３は、範囲外れの結
果が増加（勾配過負荷に対応する。）を原因としていた
ときを検出し、ゲート回路４４の出力を１９２に強制的
にセットさせる。ゲート回路４４の出力はクロック信号
の各正方向の遷移で８ビツトのデータ・バス２９を介し
てラッチ３７にゲート入力される。

パルス幅の変更は図の左下に示すブロックにより行なわ
れる。８ビツトのカウンタ４５は各システム・クロック
信号の期間において０〜２２４をカウントする（２５５
状態、　７．２ＭＨｚパルス幅クロック３２ＫＨ２／シ
ステム・クロック信号＝２２５）。このカウンタ４５は
クロック駆動されている微分回路４６によりビット・ク
ロックに同期しており、微分回路４６はシステム・クロ
ック信号が正に遷移する度に、■パルス幅のクロック期
間からなる１パルスを出力する。これはカウンタ４５を
Ｏにリセットする。

カウンタ４５はその数値を比較器４７の利得値と比較す
る。出力５１（ＡはＢに等しいか、又は小さい。）は、
各ビットで（利得＋１）パルス幅の複数クロック期間に
等しい１期間だけハイ・レベルになる。このパルスはフ
リップ・フロップ４８により再同期されて比較器４７の
動作に基づ（好ましくないスパイクを除去する。フリッ
プ・フロップ４８の出力は、トライステート・ゲート２
３のエネーブルを制御して利得の設定を実行する。

比較器１０の一方の入力において複数ビットの順序を回
転させることにより、エネーブル信号のスペクトル特性
を変更させ、音声フィルタの仕様を軽減させてもよい。

第１１図は対応するデコーダの同様のブロック図である
。これは、以下の例外を除くと、実質的に第１０図のエ
ンコーダと同一である。即ち、比較器１０を必要としな
い。Ｄ型フリップ・フロップ１１が伝送路４から復号化
する人力データを受け取っている。２極ＣＲ回路網２２
の出力が増幅器４９によりバッファリングされており、
その出力端子６の出力がアナログ音声信号となっている
。

フィルタ処理がアナログ入力の前、及びアナログ出力の
後の両方に適用できるようにされている。

以上説明した波形エンコーダ及びデコーダ装置の主な特
徴は、（ａ）エネーブル・モードのトライステートのゲート及
びパルス幅変調を用いて利得を設定すること。従って、
利得の制御がディジタル的になると共に、利得の増加及
び低下が共にエンコーダの一ビット・ストリーム出力の
り定のシーケンスに基づいている。エンコーダをディジ
タル的に実現することにより、再現性がアナログ利得制
御方法より改善され、特に便利かつ低コストとなって実
施されること、（ｂ）状態機械又はカウンタを用いて利得値、及び予測
される数倍の利得の変化を保持すること。

（ｃ）真のアイドル・パターンを検出して利得を低下さ
せること、（ｄ）並行な非適応ループを用いて入力の比較器で一定
のバイアス条件を得ることである。

【図面の簡単な説明】

第１図は概要的な波形エンコーダ及びデコーダ装置のブ
ロック図、第２図は第１図の波形エンコーダ及びデコーダ装置の従
来例のブロック図、第３図Ａ、Ｂ、Ｃは第２図の波形エンコーダ及びデコー
ダ装置の波形図、第４図及び第５図は第２図の波形エンコーダ及びデコー
ダ装置に発生し得る問題を示す波形図、第６図は第２図
の波形エンコーダ及びデコーダ装置の入力信号の振幅に
対する信号対雑音比のグラフ、第７図は第２図の波形エンコーダ及びデコーダ装置に関
連した問題を解決するために設計された従来のエンコー
ダのブロック図、第８図はこの発明により構築されたエンコーダのブロッ
ク図、第９図は第８図のエンコーダの一部分の回路図、第１０図は第８図のエンコーダを詳細に示す回路図、第１１図は遠端のデコーダの図示を省略した第１０図に
対応する回路図である。９・・・量子化回路、１０．４７・・・比較器、１３．１５・・・積分回路、２２・・２極ＣＲ回路網、２３・・　トライステート・ゲート、２８・・・パルス幅発生器、２５・・・勾配過負荷検出器、２６・・・アイドル・パターン検出器、２７・・・ディ
ジタル状態機械、４６・・・微分回路。

Claims

【特許請求の範囲】

（１）波形エンコーダ及びデコーダ装置において、前記
エンコーダは復号化されるアナログ入力信号と前記アナ
ログ入力信号の予測を表わす予測信号とを比較する比較
器と、前記比較器の出力をディジタル化して前記アナロ
グ入力信号を表わすディジタル出力信号を得るディジタ
ル化手段と、前記ディジタル化手段に接続されて前記デ
ィジタル出力信号から前記予測信号を発生する可変利得
フィードバック手段とを備えると共に、前記可変利得フ
ィードバック手段は前記ディジタル出力信号の予め定め
た一定の特性から独立して前記可変利得フィードバック
手段の利得を調整するディジタル利得制御手段を備えて
いることを特徴とする波形エンコーダ及びデコーダ装置
。
（２）請求項１記載の波形エンコーダ及びデコーダにお
いて、前記ディジタル利得制御手段は前記ディジタル化
手段の出力を受け取るように接続されたパルス幅変調器
を備えていることを特徴とする波形エンコーダ及びデコ
ーダ装置。
（３）請求項２記載の波形エンコーダ及びデコーダにお
いて、前記パルス幅変調器は前記ディジタル出力信号を
選択的にゲートさせるように動作するゲート手段と、前
記ディジタル化手段の出力に接続されると共に、前記デ
ィジタル出力信号の予め定めた特性によってパルス幅が
検出される対象の複数のパルス信号を発生するように動
作するパルス幅発生手段と、前記ゲート手段の制御端子
に前記可変幅の複数パルスを印加し、前記ゲート手段の
エネーブル時間を制御することにより前記フィードバッ
クの利得を変化させる手段と備えていることを特徴とす
る波形エンコーダ及びデコーダ装置。
（４）請求項３記載の波形エンコーダ及びデコーダにお
いて、前記パルス幅発生手段は、前記ディジタル出力信
号の所望の特性を検出する検出手段と、前記検出手段か
ら受け取った情報に従って上下に適当に変更可能なディ
ジタル形式の値を保持する状態機械即ちカウンタと、前
記ゲート手段に入力する制御パルス信号を発生するパル
ス幅発生器とを備え、前記制御パルス信号のパルス幅は
前記状態機械に保持されている変更可能なディジタル形
式の値から独立していることを特徴とする波形エンコー
ダ及びデコーダ装置。
（５）請求項４記載の波形エンコーダ及びデコーダにお
いて、前記検出手段は、前記予測信号が前記実際の信号
からずれて、前記ディジタル出力信号内に予め定めた数
で連続する同一のビットを発生することにより示された
ときを検出する勾配過負荷手段を備えていることを特徴
とする波形エンコーダ及びデコーダ装置。
（６）請求項４記載の波形エンコーダ及びデコーダにお
いて、前記検出手段は前記アナログ入力信号における低
振幅レベルを検出し、かつループ・ゲインを低下させて
補償をするアイドル・パターン検出器を備えていること
を特徴とする波形エンコーダ及びデコーダ装置。
（７）請求項３記載の波形エンコーダ及びデコーダにお
いて、前記ゲート手段はエネーブル・モードが前記パル
ス幅発生器手段によりパルス幅変調されているトライス
テート・ゲートの形式にあることを特徴とする波形エン
コーダ及びデコーダ装置。
（８）前記請求項のうちのいずれかの項記載の波形エン
コーダ及びデコーダにおいて、更に前記ゲート手段のゲ
ート出力を受け取って前記入力信号の予測値を表わすア
ナログ信号に変換するフィルタ手段を備えていることを
特徴とする波形エンコーダ及びデコーダ装置。
（９）請求項８記載の波形エンコーダ及びデコーダにお
いて、前記フィルタ手段はコンデンサ及び抵抗（ＣＲ）
回路網の形式にあることを特徴とする波形エンコーダ及
びデコーダ装置。
（１０）前記請求項のうちのいずれかの項記載の波形エ
ンコーダ及びデコーダにおいて、２つの前記フィードバ
ック手段は前記ディジタル化手段の出力と前記比較器手
段の入力との間に設けられ、その第１のフィードバック
手段は符号化している信号の周波数を通過させるように
動作する交流結合手段を備え、その第２のフィードバッ
ク手段は必要な直流バイアス・レベルを通過させるよう
に動作するロー・パス・フィルタを備えていることを特
徴とする波形エンコーダ及びデコーダ装置。
（１１）請求項１０記載の波形エンコーダにおいて、前
記第１のフィードバック手段は前記ディジタル利得制御
手段を備え、前記第２のフィードバック手段は前記利得
制御手段を備えていないことを特徴とする波形エンコー
ダ及びデコーダ装置。