JP3551351B2 - クロック再生用ｐｌｌ装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ（位相ロックループ）装置、特に、磁気記録再生装置などから伝送されてくるディジタル信号からクロックを抽出するに際して温度変化の影響を低減できるＰＬＬ装置に関する。
【０００２】
【従来の技術】
ディジタル信号を記録再生するための磁気記録再生装置において、信号の記録時には、ディジタル信号の“１”または“０”に応じて磁区が形成されるので、そのまま直接的に信号記録が行われるが、記録した信号の再生時には、磁区の変化部でのみ得られる信号、すなわち磁気記録信号のエッジ部分の微分波形として得られる信号に基づいて再生信号が形成される。
【０００３】
図４は、（ａ）のクロック（ＣＬＫ）に対応して記録された、（ｂ）のような磁気記録信号Ｓｒに対して、（ｃ）のような再生信号Ｓｄが得られることを示している。
【０００４】
実際の磁気記録においては、クロック自体は記録されないので、それは再生信号Ｓｄから生成する必要がある。本発明は、そのようなクロック再生のために用いられるＰＬＬ装置に関するものである。
【０００５】
図５は、従来のＰＬＬ装置のブロック図である。このＰＬＬ装置は、再生信号入力端子１に入力された再生信号に基づいて、ＣＬＫ出力端子１０からＣＬＫ出力信号を抽出するための装置である。再生信号入力端子１に入力された再生入力信号Ｓｄは、Ａ／Ｄ（アナログ／ディジタル）変換器２において、ＣＬＫ出力信号に同期してディジタル信号に変換される。このディジタル信号は、次段の位相比較器３に与えられる。Ａ／Ｄ変換器２からのディジタル信号の位相を、ＣＬＫ出力信号と位相と比較する。
【０００６】
位相比較器３は、位相比較の結果としてディジタルの位相誤差信号Ｓｅを出力する。この位相誤差信号ＳｅはＣＬＫ出力信号に基づいて動作するＤ／Ａ（ディジタル／アナログ）変換器４を介してアナログ信号に変換され、差動アンプ７の第１の入力端子に入力される。
【０００７】
他方、基準電圧データ入力端子５から基準電圧データが電子式ボリューム調整器と称される電子式電圧調整器（ＥＶＲ）６に入力されると、ＥＶＲ６はそれに対応するアナログの直流基準電圧を発生してそれを差動アンプ７の第２の入力端子に入力する。差動アンプ７は、Ｄ／Ａ変換器４からの位相誤差信号をＥＶＲ６からの基準電圧と比較し、両者の差に相当する電圧を出力する。差動アンプ７の出力電圧は、十分大きな時定数を有するロウパスフィルタ（ＬＰＦ）８を介して波形整形され、電圧制御発振器（ＶＣＯ）９に対し、位相誤差を減少させるための制御信号として入力される。ＶＣＯ９は、入力された制御電圧に応じてＣＬＫの出力周波数を制御し、ＣＬＫ出力端子１０から出力する。
【０００８】
さて、以上のようなＰＬＬ装置において、位相誤差の検出は、位相比較器３により行われるが、次に、その動作について説明する。
【０００９】
図６は位相比較器３の詳細構成を示すものである。この位相比較器３は、入力端子１１、第１の遅延回路１２、第２の遅延回路１３、レベル判別器１４、減算器１５、乗算器１６、および出力端子１７を備えている。
【００１０】
図６の位相比較器３の作用について説明するのに先立ち、図４および図７〜図９を参照して位相誤差検出の原理について説明する。
【００１１】
図７は、図４において再生信号Ｓｄにつき最初の微分出力を生じた“Ａ”部の拡大図である。図４に示すように、再生信号Ｓｄに対し正負２つのしきい値ＴＨおよびＴＬを設定し、レベル信号ａとして、
Ｓｄ＞ＴＨのとき、ａ＝“＋１”を出力し、 …（１）
Ｓｄ＜ＴＬのとき、ａ＝“−１”を出力し、 …（２）
ＴＬ≦Ｓｄ≦ＴＨのとき、ａ＝“０”を出力する …（３）
ことにする。位相比較器３では、ａ＝“＋１”または“−１”の時のみ、ある値を持った位相誤差信号δを出力し、ａ＝“０”の時は、δ＝０の出力となる。
【００１２】
位相比較器３に入力される再生信号Ｓｄに関し、レベル信号ａ＝“＋１”となる最初の信号部分“Ａ”を拡大したものが図７〜図９である。図７では、サンプリング周期をＴとし、サンプリング時刻ｔでレベル信号ａ＝“＋１”が得られたものとし、時刻ｔを基準としてその前後のサンプリング時刻ｔ−Ｔ，ｔ＋Ｔにおける入力再生信号Ｓｄの瞬時値Ｓｄ（ｔ−Ｔ），Ｓｄ（ｔ＋Ｔ）を比較し、
Ｓｄ（ｔ−Ｔ）−Ｓｄ（ｔ＋Ｔ）＝０ …（４）
の関係にあるので、位相ロックが正常に行われている（すなわち、位相誤差なし）と判断する。
それに対して、図８では、
Ｓｄ（ｔ−Ｔ）−Ｓｄ（ｔ＋Ｔ）＞０ …（５）
であって、この場合は、ＣＬＫに対して再生信号が位相進みの状態にあるものと判断する。
図９では、
Ｓｄ（ｔ−Ｔ）−Ｓｄ（ｔ＋Ｔ）＜０ …（６）
であって、この場合は、ＣＬＫに対して再生信号が位相遅れの状態にあるものと判断する。
【００１３】
さて、入力再生信号Ｓｄは、遅延時間Ｔを有する遅延回路１２を介して、一方ではレベル判別器１４に入力され、他方では第２の遅延回路１３に入力される。第２の遅延回路１３も第１の遅延回路１２と同一の遅延時間Ｔを有する。ここで遅延時間Ｔは、ディジタル回路におけるサンプリング周期Ｔに対応する時間である。入力端子１１に入力信号を与え、それが遅延回路１２を通して得られる信号の発生時点ｔを基準として、その時点ｔの再生信号をＳｄ（ｔ）と表すことにすると、その時点ｔで入力端子１１に入力される再生信号は１サンプリング周期Ｔだけ後の時点ｔ＋Ｔで入力される再生信号Ｓｄ（ｔ＋Ｔ）であり、同様に遅延回路１３の出力端で得られる再生信号は時点ｔ−Ｔに入力端子１１に入力された再生信号Ｓｄ（ｔ−Ｔ）である。
【００１４】
減算器１５に入力される信号は、時刻ｔ＋Ｔでの再生信号Ｓｄ（ｔ＋Ｔ）および時刻（ｔ−Ｔ）での再生信号Ｓｄ（ｔ−Ｔ）であり、ここで、Ｓｄ（ｔ＋Ｔ）−Ｓｄ（ｔ−Ｔ）の演算を行い、その差を乗算器１６に第１の入力として与える。レベル判別器１４は、時刻ｔでの再生信号Ｓｄ（ｔ）のレベル判別を行い、（１）〜（３）式に従って、０（ゼロ）または正または負の内容を持ったレベル信号ａを出力し、乗算器１６の第２の入力として与える。
【００１５】
以上の結果、乗算器１６の出力信号として得られる位相誤差信号δは、
δ＝ａ｛（Ｓｄ（ｔ−１）−Ｓｄ（ｔ＋１）｝ …（７）
となる。
【００１６】
図６の位相比較器においては、減算器１５に入力される再生信号の両サンプリング時刻（ｔ−Ｔ，ｔ＋Ｔ）と、レベル判別の時刻（ｔ）との間にサンプリング周期相当の時間Ｔだけの時間差が存在するが、図５において説明したように、位相誤差信号δを処理する信号経路には十分大きい時定数を有するＬＰＦ８が設けられるので、実用回路としては、図６の回路構成で十分実用的な演算結果を得ることができる。
【００１７】
以上のようにして算出された位相誤差信号δが位相比較器３から出力される。
【００１８】
図７〜図９に示すように、磁気記録再生における個々の再生波形はほぼ左右対称となることが知られている。したがって、時刻ｔに対して、時刻ｔ−Ｔの時点の信号レベルと、時刻ｔ＋Ｔの時点の信号レベルは、位相ロックしている限り、同一値をとる。つまり、図７に示すように、ロック状態においては、（Ｓｄ（ｔ＋１）−Ｓｄ（ｔ−１）＝０であり、したがって、減算器１５の出力は“０”であり、乗算器１６から出力される位相誤差信号δも、δ＝０である。
【００１９】
一方、図８に示すように、位相進み状態では、減算器１７から出力される信号は、（Ｓｄ（ｔ−１）−Ｓｄ（ｔ＋１）＞０であり、位相誤差に対応するプラスの値となる。また、図９に示すように、位相遅れ状態では、（Ｓｄ（ｔ−１）−Ｓｄ（ｔ＋１）＜０であり、位相誤差に対応するマイナスの値となる。
【００２０】
以上のようにして得られた位相誤差信号δは、位相誤差出力端子１７からＤ／Ａ変換器４に出力され、ここでアナログ信号に変換され、差動アンプ７に入力される。
【００２１】
差動アンプ７は、位相誤差信号δをＥＶＲ６からの基準電圧と比較演算し、位相比較器３からの位相誤差信号δが“０”となるように、つまりロック状態となるように、差動アンプ７で制御電圧を発生し、ＬＰＦ８を介してＶＣＯ９に与えることにより、位相ロックしたＣＬＫ出力信号を得て、ＣＬＫ出力端子１０に出力する。
【００２２】
【発明が解決しようとする課題】
以上のように構成された従来のＰＬＬ装置は、以下に述べるような問題点がある。
【００２３】
位相比較器３で得られる位相誤差信号δは、入力信号の振幅に対して、微少振幅の信号どうしの差を取るため、振幅が非常に小さいものである。このため、位相誤差信号を制御電圧に変換するためには、利得の大きな増幅器を用いる必要がある。また、位相誤差信号の直流成分から増幅するため、増幅器としては、直流の基準電圧に基づいて動作する差動アンプを用いる必要がある。
【００２４】
以上のような理由から、ＶＣＯ９の制御電圧を得るために、差動アンプ７を適用しており、基準電圧データ入力端子５から基準電圧データを入力するＥＶＲ６から参照電圧を与えている。
【００２５】
ところが、Ｄ／Ａ変換器４は、直流電圧に対し温度依存性を持つものが多く、出力電圧が温度によって変動してしまうという問題点がある。これに対して、基準電圧を発生するＥＶＲ６は、ほとんど温度依存性を持たないため、結果的に差動アンプ７の出力に相当する制御電圧は温度依存性を持ってしまうことになる。その結果、ＶＣＯ９は、温度によって大幅に変動する制御電圧を与えられることになり、発生するＣＬＫ出力信号の位相ロックを保持することができない状態、つまり温度による位相外れ状態を引き起こしてしまうという問題点があった。
【００２６】
したがって本発明は、温度依存性によるＰＬＬロック外れを防止し、また基準電圧自体も、位相誤差信号よりも細かな分解能で、精度良く生成させることの可能なＰＬＬ装置を提供することを目的とする。
【００２７】
【課題を解決するための手段】
上記目的を達成するために本発明は、
入力信号をディジタル変換するＡ／Ｄ変換手段と、制御信号に基づいてクロック信号を発生する発振手段と、Ａ／Ｄ変換手段の出力とクロックとの間の位相差をディジタル演算してディジタル位相誤差データを発生する位相比較手段と、位相誤差データをアナログ量の位相誤差信号に変換する第１のＤ／Ａ変換手段と、ディジタル基準電圧データを与える基準電圧発生手段と、基準電圧データをアナログ量の基準電圧信号に変換する第２のＤ／Ａ変換手段と、位相誤差信号を基準電圧信号と比較演算する演算手段と、演算手段が出力する演算結果を時間軸方向に平準化して、制御信号として発振手段に供給するフィルタ手段とを備え、第１のＤ／Ａ変換手段および第２のＤ／Ａ変換手段が、ほぼ同じ温度特性を有する、ＰＬＬ装置を提供するものである。
【００２８】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施の形態を説明する。
図１は、本発明の実施の形態によるＰＬＬ装置のブロック図である。
【００２９】
図において、データ変調（ＤＭ）回路１９は、基準電圧データに対しデータ変調処理をする回路である。ＤＭ回路１９の出力は、第２のＤ／Ａ変換器２０を通じてアナログ変換され、差動アンプ７に与えられる。ここで、Ｄ／Ａ変換器２０としては、温度特性が第１のＤ／Ａ変換器４のそれとまったく、または、ほとんど同じものが用いられる。その他の構成部分については、図５に示した従来の装置と同様である。
【００３０】
図１のＰＬＬ装置の動作について説明する。
まず、ＤＭ回路１９の作用について説明する。ＤＭ回路１９は、限られたビット数のデータを、時間変化と共に変化させ、その時間軸方向でとった平均値で、本来の出力ビットでは表現できない細かな量までを、その出力に盛り込むことを目的に配置される。
【００３１】
ここでＤＭ回路１９の出力データ、および位相比較器３の出力データが共に８ビットであり、Ｄ／Ａ変換器４および２０が共に８ビットのデータをアナログ変換するものとする。一方、基準電圧データは、１２ビットであるものとする。
【００３２】
ＤＭ回路１９は、１２ビットのデータに基づいて、ＤＭ変調される８ビットのデータを生成し、Ｄ／Ａ変換器２０の入力とする。なお、この場合、Ｄ／Ａ変換器２０の出力は、８ビットのデータがＤＭ変調されているので、時間軸で変化するアナログ量となるが、この量は、時間軸方向で平準化することにより、１６ビットに相当する分解能のアナログ量に変換することができる。
【００３３】
ここで、データ変調のやり方について説明する。
１２ビットのデータを８ビットのデータに変換する最も簡単なやり方は、上位８ビットだけを表現することにし、下位４ビットを切り捨てることであるが、それでは不満足である。しかし、データ変調により、時間軸方向の平均値により、下位４ビット分を表現することが可能である。つまり、下位４ビット分で表される量を、時間分割して表現することにより、平均値として８ビットのデータの最下位ビット以下の量を表現することができる。
【００３４】
下位４ビット分のデータを時間分割で表現するためには、１６進法による１６個の数値０（ＨＥＸ）〜Ｆ（ＨＥＸ）の時間単位の中に、下位４ビット分を表現することになる。したがって、１２ビットの上位の８ビットのデータの最下位ビットの“１”を、１６個の時間単位の中に、下位４ビットのデータで表される比率で出現させることにより、１６個の時間単位で構成される時間フレームの中に、８ビットのデータの最下位ビット以下の量を表現することができる。
【００３５】
さて、本実施の形態では、時間単位として１クロック分の時間を割り当て、１６クロック幅を１つの時間フレームとしている。そして、データの差が、１ＬＳＢ（リーストシグニフィカントビット＝最下位桁）となる２個の８ビットデータを用いてデータ変調変換を行う。
【００３６】
ここで、ＤＭ回路１９の動作について、図２および図３のタイミングチャートに基づいて説明する。
【００３７】
いま、入力端子５に入力される基準電圧データが、８０３（ＨＥＸ）であったとする。この場合、上位の８ビットの８０（ＨＥＸ）と、これに“１”を加算した８１（ＨＥＸ）のデータでデータ変調を行う。一方、下位の４ビットのデータは、３（ＨＥＸ）なので、１６クロックの内の、８１（ＨＥＸ）のデータを３クロック、８０のデータを１３クロック分それぞれ出力する。この様子は、図２に示すとおりである。
【００３８】
次に、基準電圧データが、８１Ｄ（ＨＥＸ）であったとする。この場合、上位の８ビットの８１（ＨＥＸ）と、これに“１”を加算した８２（ＨＥＸ）のデータでデータ変調を行う。他方、下位の４ビットのデータは、Ｄ（ＨＥＸ）なので、１６クロックの内の、８２（ＨＥＸ）のデータを１３クロック、８１のデータを３クロック分それぞれ出力する。この様子は、図３に示すとおりである。
【００３９】
以上のようにしてデータ変調により得られた８ビットのデータは、Ｄ／Ａ変換器２０に与えられるが、このようなデータ変調されたデータのＡ／Ｄ変換値は、ＬＰＦ８による平滑処理により、平均値を取ると、元の１６ビット相当のデータとなる。
【００４０】
このことを、８０３（ＨＥＸ）で説明すると、データ８０（ＨＥＸ）が３クロック分、８１（ＨＥＸ）が１３クロックであるので、１６クロックの間の平均レベルを求めると、｛８００（ＨＥＸ）×３＋８１０（ＨＥＸ）×１３｝／１６であり、８０３（ＨＥＸ）となる。
【００４１】
同様に、８１Ｄ（ＨＥＸ）で説明すると、データ８２（ＨＥＸ）が１３クロック分、８１（ＨＥＸ）が３クロックであるので、１６クロックの間の平均レベルを求めると、｛８２０（ＨＥＸ）×３＋８１０（ＨＥＸ）×１３｝／１６であり、８１Ｄ（ＨＥＸ）となる。
【００４２】
以上述べたようにしてＤＭ回路１９で得られた基準電圧は、温度特性がＤ／Ａ変換器４と全く同じＤ／Ａ変換器２０でアナログ変換処理されるので、温度が変化しても、その変化量は、Ｄ／Ａ変換器４と全く同様であり、位相誤差との差分は変わらない。このため、温度変化があっても、差動アンプ７で生成されるＶＣＯ９の制御電圧は変化しない。
【００４３】
一方、ＬＰＦ８で処理された制御電圧は、平均レベルで、１２ビット相当の基準電圧データに基づいて得られたものと等価である。このため、位相比較器３で得られた位相誤差に対して、より高い分解能の基準値でＶＣＯ９を制御することになるため、より精度の高いＰＬＬ装置を実現することができる。
【００４４】
なお、本実施の形態では、基準電圧データとして、１２ビットを用い、Ｄ／Ａ変換器２０の入力として扱うデータを、８ビットとした場合を例示したが、これは装置の要求仕様に応じて、任意に選択可能なものであることは言うまでもない。
【００４５】
また、ＤＭ回路１９では、上位８ビットデータの最下位ビットの“１”を時間分割で表現する場合を例示したが、データ変調によるデータの表現方法には種々のものがあり、例えば、より上位の高い周波数のクロックを用いて、時間分割したり、最下位ビットを、１つの時間フレームの中に、分散させて表現するようにすることにより、より質の高い、平滑処理に向いたアナログ量を得ることができる。
【００４６】
【発明の効果】
本発明のＰＬＬ装置は、ディジタルデータで得られる微少な位相誤差信号に対して、等価的に、より分解能の高い基準電圧を用いてＶＣＯの制御電圧を発生させるので、精度の高いＰＬＬ動作が可能である。他方、ＶＣＯの制御電圧を発生するために用いられる演算増幅器に、同じ温度特性を持つＤ／Ａ変換器を通じて、基準電圧と誤差電圧を与えるように構成したので、温度による特性変動の少ないＰＬＬ動作を可能にすることができる。
【図面の簡単な説明】
【図１】本発明によるＰＬＬ装置の実施の形態を示すブロック図である。
【図２】図１のデータ変調回路の動作の一例を示すタイミングチャートである。
【図３】図１のデータ変調回路の動作の他の例を示すタイミングチャートである。
【図４】一般的な磁気記録再生信号の波形図である。
【図５】従来のＰＬＬ装置のブロック図である。
【図６】図５の位相比較器の内部構成を示すブロック図である。
【図７】図４の再生信号波形から領域Ａを抜き出して示した位相ロック状態の波形図である。
【図８】再生信号が位相進み状態にある場合の波形図である。
【図９】再生信号が位相遅れ状態にある場合の波形図である。
【符号の説明】
１ 信号入力端子
２ Ａ／Ｄ変換器
３ 位相比較器
４ Ｄ／Ａ変換器
５ 基準電圧データ入力端子
７ 差動アンプ
８ ＬＰＦ
９ ＶＣＯ
１０ クロック出力端子
１２ 遅延回路
１３ 遅延回路
１４ レベル判別器
１５ 減算器
１６ 乗算器
１９ データ変調（ＤＭ）回路
２０ Ｄ／Ａ変換器

Claims (4)

1. 入力信号をディジタル変換するＡ／Ｄ変換手段と、制御信号に基づいてクロック信号を発生する発振手段と、前記Ａ／Ｄ変換手段の出力と前記クロックとの間の位相差をディジタル演算してディジタル位相誤差データを発生する位相比較手段と、前記位相誤差データをアナログ量の位相誤差信号に変換する第１のＤ／Ａ変換手段と、ディジタル基準電圧データを与える基準電圧発生手段と、前記基準電圧データをアナログ量の基準電圧信号に変換する第２のＤ／Ａ変換手段と、前記位相誤差信号を前記基準電圧信号と比較演算する演算手段と、前記演算手段が出力する演算結果を時間軸方向に平準化して、前記制御信号として前記発振手段に供給するフィルタ手段とを備え、
   前記第１のＤ／Ａ変換手段および前記第２のＤ／Ａ変換手段が、ほぼ同じ温度特性を有する、
   ことを特徴とするクロック再生用ＰＬＬ装置。
2. 前記基準電圧発生手段が、前記第２のＤ／Ａ変換手段の入力ビット数よりも、ビット数の多い元データから、前記第２のＤ／Ａ変換手段の入力ビットに対応したビット数の基準電圧データを生成するデータ変換手段を有する、請求項１に記載のクロック再生用ＰＬＬ装置。
3. 前記データ変換手段が、前記元データから上位の第１のビット数分を抜き出し、これに下位の第２のビット数分のデータに基づく変調をかけて、時間的に変化するデータに変換し、時間軸方向の平均値で、前記元データの分解能の量を表現する、請求項２に記載のクロック再生用ＰＬＬ装置。
4. 前記第１のビット数と、前記第２のビット数の合計が、前記元データのビット数に相当する、請求項３に記載のクロック再生用ＰＬＬ装置。

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